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JPH0851318A - 利得可変回路とその集積回路 - Google Patents

利得可変回路とその集積回路

Info

Publication number
JPH0851318A
JPH0851318A JP6185748A JP18574894A JPH0851318A JP H0851318 A JPH0851318 A JP H0851318A JP 6185748 A JP6185748 A JP 6185748A JP 18574894 A JP18574894 A JP 18574894A JP H0851318 A JPH0851318 A JP H0851318A
Authority
JP
Japan
Prior art keywords
electrode
transistor
resistor
control
mesfet
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP6185748A
Other languages
English (en)
Inventor
Masaaki Kasashima
正明 笠島
Hiroshi Nakamura
浩 中村
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Oki Electric Industry Co Ltd
Original Assignee
Oki Electric Industry Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Oki Electric Industry Co Ltd filed Critical Oki Electric Industry Co Ltd
Priority to JP6185748A priority Critical patent/JPH0851318A/ja
Priority to US08/507,149 priority patent/US5694069A/en
Priority to EP95305365A priority patent/EP0696845A3/en
Priority to FI953703A priority patent/FI953703A/fi
Priority to KR1019950024453A priority patent/KR960009392A/ko
Publication of JPH0851318A publication Critical patent/JPH0851318A/ja
Pending legal-status Critical Current

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    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03G—CONTROL OF AMPLIFICATION
    • H03G1/00—Details of arrangements for controlling amplification
    • H03G1/0005—Circuits characterised by the type of controlling devices operated by a controlling current or voltage signal
    • H03G1/0035—Circuits characterised by the type of controlling devices operated by a controlling current or voltage signal using continuously variable impedance elements
    • H03G1/007—Circuits characterised by the type of controlling devices operated by a controlling current or voltage signal using continuously variable impedance elements using FET type devices
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03G—CONTROL OF AMPLIFICATION
    • H03G3/00—Gain control in amplifiers or frequency changers
    • H03G3/20—Automatic control
    • H03G3/30—Automatic control in amplifiers having semiconductor devices
    • H03G3/3036—Automatic control in amplifiers having semiconductor devices in high-frequency amplifiers or in frequency-changers
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
    • H03H11/00—Networks using active elements
    • H03H11/46—One-port networks
    • H03H11/53—One-port networks simulating resistances; simulating resistance multipliers

Landscapes

  • Control Of Amplification And Gain Control (AREA)
  • Amplifiers (AREA)

Abstract

(57)【要約】 【目的】 高周波動作に適し、かつ低電圧動作が可能な
利得変換回路を構成する。 【構成】 入力信号ＲＥinはMESFET１１によって増幅さ
れる。MESFET１２と負荷抵抗１３はMESFET１１の負荷と
なり、制御電圧ＶａｇｃによってMESFET１２のオン抵抗
が変化してMESFET１１で利得が変化する。この増幅に際
し、抵抗１４は、MESFET１１，１２におけるセルフバイ
アスとなり、キャパシタ１５はMESFET１１，１２のソー
スを高周波的に接地する。また、抵抗１６は、MESFET１
１のゲートを接地電位GROUNDにバイアスする。MESFET１
２のオン抵抗の変化は、MESFET１１の負荷、MESFET１１
のドレイン・ソース間の電位差、及びMESFET１１のゲー
トバイアスを変化させ、この利得可変回路の利得を大き
く変化させる。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、高周波信号に対し利得
（ゲイン）を調整して増幅を行う増幅器等として用いら
れる利得可変回路に関するものである。
【０００２】
【従来の技術】従来、このような分野の技術としては、
例えば次のような文献に記載されるものがあった。 文献；Alan B.Grebene“BIPOLAR AND MOS ANALOG INTEG
RATED CIRCUIT DESIGN”(1984)John Wiley & Sons,INC.
（米）ｐ．４４３−４４９ 一般に、利得可変回路としては、上記文献に示されるよ
うな、差動型あるいはギルバートセル型の増幅器が用い
られる。また、特に高周波用の利得可変回路としては、
バイアス電圧を変化させることにより、利得を変化させ
る方法もよく用いられる。例えば、ソース接地の電界効
果トランジスタ（以下、ＦＥＴという）がゲートに入力
された高周波信号ＲＦを増幅する回路において、そのＦ
ＥＴのゲートに対するバイアス電位を変化させることに
より、利得を変化させている。
【０００３】
【発明が解決しようとする課題】しかしながら、従来の
利得可変回路では、次のような課題があった。差動型あ
るいは差動型が合成されかつ電流源を組込んだギルバー
トセル型のような縦積み回路では低電圧化が困難であ
り、さらに、回路構成も複雑になるので高周波動作には
適していなかった。さらに、差動型あるいはギルバート
セル型の回路を縦積みした回路では、広い利得可変範囲
を実現することが困難であった。一方、バイアス電圧を
変化させる方法の場合にも、広い利得可変範囲を実現す
ることが困難であり、入力信号が大きいときに減衰量を
大きく取ると、出力に歪みが生じるという課題があっ
た。
【０００４】
【課題を解決するための手段】第１の発明は、前記課題
を解決するために、制御電極と該制御電極の電位に基づ
き導通状態の変化する第１電極及び第２電極を有し、入
力端子から該制御電極に与えられた入力信号を増幅する
第１のトランジスタと、前記第１のトランジスタの第１
電極と電源間に接続された負荷抵抗と、前記第１のトラ
ンジスタの制御電極と接地間に接続され、該制御電極に
対する直流バイアス電位を接地電位にする第１の抵抗
と、前記制御電極と第１電極と第２電極とを有し該第１
電極と第２電極とが前記第１のトランジスタの第１電極
と第２電極とにそれぞれ接続され、該制御電極に与えら
れた制御信号の電位に基づいて前記第１のトランジスタ
の増幅における利得を制御する第２のトランジスタと
を、利得可変回路に備えている。さらに、この利得可変
回路は、前記第１及び第２のトランジスタの第２電極と
前記接地間に接続され、該第１及び第２のトランジスタ
のセルフバイアスを構成する第２の抵抗と、前記第１及
び第２のトランジスタの第２電極と前記接地間に接続さ
れた交流バイパス用キャパシタとを、設けている。第２
の発明は、第１発明における利得可変回路に、前記第１
のトランジスタの第１電極と前記第２のトランジスタの
第１電極との間に直列に接続され、該第１のトランジス
タの第１電極と第２電極間の短絡電流の増加を防いで該
第１のトランジスタのピンチオフを防止する第３の抵抗
と第４の抵抗を設けている。第３の発明は、第１発明に
おける利得可変回路に、前記第１及び第２の抵抗と接地
間に接続され、前記第２のトランジスタの第２電極の電
位をバイアスして該第２のトランジスタがピンチオフす
るときの前記制御信号の電位を設定するピンチオフ電位
設定用抵抗を設けている。
【０００５】第４の発明は、第１の発明における利得可
変回路に、前記制御電極と第１及び第２電極とを有し該
制御電極が前記第１のトランジスタの第１電極と前記負
荷抵抗の一端の接続ノードに接続されて該第２電極が該
負荷抵抗の他端に接続され、該第１のトランジスタの出
力を増幅する第３のトランジスタと、前記第３のトラン
ジスタの第１電極と前記電源間に接続された前記負荷抵
抗とは異なる第２の負荷抵抗と、前記第３のトランジス
タの第２電極と接地との間に接続された前記バイパス用
キャパシタとは異なる第２のバイパス用キャパシタとを
設けている。そして、前記第２のトランジスタの第１電
極は、前記第３のトランジスタの第１電極と前記第２の
負荷抵抗との接続ノードに接続された構成としている。
第５の発明は、制御電極と該制御電極の電位に基づき導
通状態の変化する第１電極及び第２電極を有して該第２
電極が接地されかつ第１電極が負荷抵抗を介して電源に
接続された第１のトランジスタと、２つの電極を有し該
電極のうち一方が前記第１のトランジスタの第１電極と
負荷抵抗の接続ノードに接続された交流結合用キャパシ
タと、前記制御電極と第１電極と第２電極とを有し、該
制御電極には制御信号の電位が与えられ該第１電極が前
記電源に接続されかつ該第２電極が前記交流結合用キャ
パシタの他方の電極に接続され、前記第１のトランジス
タの増幅結果を減衰させて利得を制御する第２のトラン
ジスタと、前記第２のトランジスタの第１電極と第２電
極間に接続され、前記負荷抵抗に対して大きな抵抗値を
有し該第２のトランジスタの第２電極を前記電源の電位
に設定する第２の抵抗とを、備えている。第６の発明
は、第５の発明における利得可変回路に、前記交流結合
用キャパシタと前記第２のトランジスタの第２電極の間
に接続された第３の抵抗と、前記第２のトランジスタの
第１電極と前記電源間に接続された第４の抵抗とを設け
ている。そして、前記第３及び第４の抵抗は、前記第２
のトランジスタのオン抵抗と相俟って前記第１のトラン
ジスタの出力信号を分圧する構成としている。
【０００６】第７の発明は、第５の発明における利得可
変回路に、前記第２のトランジスタの第２電極に一方の
端子が接続された第３の抵抗と、前記制御電極と第１電
極と第２電極とを有し前記第３の抵抗の他方の端子に該
第２電極が接続され制御電極には前記制御信号とは異な
る第２の制御信号の電位が入力された第３のトランジス
タと、前記第３のトランジスタの第１電極と前記第２の
トランジスタの第１電極間に接続された第４の抵抗とを
設けている。そして、前記第３及び第４の抵抗と第３の
トランジスタとは、前記第２のトランジスタの出力信号
を分圧する構成としている。第８の発明は、第５の発明
の利得可変回路において、前記制御電極と第１電極と第
２電極をそれぞれ有し該各第１電極と第２電極が前記第
２のトランジスタの第１電極と第２電極にそれぞれ接続
された複数の第３のトランジスタと、前記各第３のトラ
ンジスタの制御電極と前記第２のトランジスタの制御電
極間にそれぞれ接続され、前記電源と制御信号の電圧を
分圧して該第２のトランジスタ及び複数の第３のトラン
ジスタの制御電極にそれぞれ供給する複数の分圧用抵抗
とを、設けている。第９の発明は、第５発明の利得可変
回路を複数段縦続接続して搭載した集積回路において、
前記各段の利得可変回路の電源端子を別々に引き出す構
成にしている。第１０の発明は、第５の発明の利得可変
回路を複数段縦続接続して搭載した集積回路において、
入力初段の前記利得可変回路中の前記第１のトランジス
タの制御電極に一方が接続され該制御電極を接地電位に
保つための抵抗の他端を他の接地端子とは別に引き出す
構成としている。第１１の発明は、第８の発明の利得可
変回路を搭載した集積回路において、前記第２のトラン
ジスタ及び第３のトランジスタの前記第１電極と第２電
極とを交互に配置し、前記第２のトランジスタ及び第３
のトランジスタの各制御電極を抵抗を介して接続してい
る。第１２の発明は、第８の発明の利得可変回路を搭載
した集積回路において、前記集積回路に前記第２のトラ
ンジスタ及び第３のトランジスタの各制御電極に対応し
て形成された電極に所定の抵抗値をそれぞれ持たせ該電
極の両端は外部回路とそれぞれ接続可能な構成とし、前
記分圧用抵抗は前記各電極で構成している。
【０００７】
【作用】第１の発明によれば、以上のように利得可変回
路を構成したので、入力信号は、第１のトランジスタで
増幅される。その際、第２のトランジスタは、制御電極
に与えられた制御信号の電位に基づいて前記第１のトラ
ンジスタの増幅における利得を制御する。即ち、負荷抵
抗と第２のトランジスタのオン抵抗が第１のトランジス
タの負荷を構成し、制御信号の電位で第１のトランジス
タの増幅における利得が制御される。また、第１の抵抗
は第１のトランジスタの制御電極に対する直流バイアス
電位を接地電位にし、第２の抵抗は第１及び第２のトラ
ンジスタのセルフバイアスを構成する。交流バイパス用
キャパシタは、第１及び第２のトランジスタの第２電極
と接地間を高周波的に接続する。第２の発明によれば、
第３の及び第４の抵抗が第１の発明における第１のトラ
ンジスタの第１電極と第２電極間の短絡電流の増加を防
ぎ、第１のトランジスタのピンチオフを防止する。第３
の発明によれば、ピンチオフ電位設定用抵抗は、第１の
発明における第２のトランジスタの第２電極の電位をバ
イアスして該第２のトランジスタがピンチオフするとき
の制御信号の電位を設定する機能を果たす。第４の発明
によれば、第１の発明における第１のトランジスタの出
力信号が、第３のトランジスタでさらに増幅され、第２
のトランジスタがその増幅に対する利得を制御する。第
５の発明によれば、第１のトランジスタにより、制御電
極に入力した入力信号は増幅される。交流結合用キャパ
シタは第１のトランジスタの出力信号の低周波成分を除
去して伝達する。第１のトランジスタの増幅結果は、第
２のトランジスタによって減衰される。ここで、第２の
抵抗は、第２のトランジスタの第２電極の電位を電源電
位に設定する。第６の発明によれば、第５の発明におけ
る第１のトランジスタの交流結合用キャパシタを介した
出力信号は、第３の抵抗と第４の抵抗と第２のトランジ
スタのオン抵抗で分圧されて出力される。第７の発明に
よれば、第５の発明における第１のトランジスタの交流
結合用キャパシタを介した出力は、第２のトランジスタ
で減衰され、第２のトランジスタの出力信号は、第３及
び第４の抵抗と第３のトランジスタのオン抵抗で分圧さ
れて出力される。
【０００８】第８の発明によれば、第２及び第３のトラ
ンジスタの制御電極には電源と制御信号間の電圧を分圧
した電圧がそれぞれ与えられ、それらの電圧に応じて各
第２及び第３のトランジスタの導通状態がそれぞれ変化
する。そのため、第１のトランジスタの増幅における利
得が、各第２及び第３のトランジスタの合成した導通状
態で制御される。第５の発明の利得可変回路における第
２のトランジスタによる利得可変特性を変化させる。第
９の発明によれば、第５の発明の利得可変回路を複数段
縦続接続して搭載した集積回路の電源を共通にすると、
各段の利得可変回路出力は第２のトランジスタのチャネ
ルが開いているときに次段の電源へ影響を与えるが、各
利得可変回路の電源端子を別々に引き出すことにより、
次段への影響が回避される。第１０の発明によれば、第
５の発明の利得可変回路を複数段縦続接続して搭載した
集積回路において、入力初段の利得可変回路中の第１の
トランジスタの制御電極を接地電位に保つための抵抗と
接地端子とを別々に引き出す構成としているので、その
接地電位に保つための抵抗の接続された接地端子の有す
るインダクタンスに応じて次段に漏洩する信号が防止さ
れる。第１１の発明によれば、第８の発明の利得可変回
路を搭載した集積回路において、第２のトランジスタ及
び第３のトランジスタの第１電極と第２電極とを交互に
配置することで、第２のトランジスタ及び第３のトラン
ジスタの占有する面積を減少できる。第１２の発明によ
れば、第８の発明の利得可変回路を搭載した集積回路に
おいて、第２のトランジスタ及び第３のトランジスタの
各制御電極に対応して形成された電極は所定の抵抗値を
それぞれ有し、各分圧用抵抗がそれら電極でそれぞれ構
成されることになる。従って、前記課題を解決できるの
である。
【０００９】
【実施例】第１の実施例 図１は、本発明の第１の実施例を示す利得可変回路の回
路図である。図１の破線で示された同一チップ上に形成
された利得可変回路１０は、電源端子Ｔ１と接地端子Ｔ
２と入力端子Ｔ３と制御端子Ｔ４と出力端子Ｔ５を有
し、第１，第２のトランジスタである２個のディプレッ
ション型のGaAs MESFET(GaAs Metal Semiconductor Fie
ld Effect Transistor；以下、単にMESFETという）１
１，１２を備えている。MESFET１１は端子Ｔ３からゲー
トに入力された高周波信号を増幅するものであり、MESF
ET１２はゲインコントロールのための可変抵抗として用
いられるものである。MESFET１１の第１電極のドレイン
は負荷抵抗１３を介して端子Ｔ１に接続され、そのMESF
ET１１の第２電極のソースは、互いに並列の第２の抵抗
である抵抗１４及び交流バイパス用キャパシタ１５を介
して端子Ｔ２に接続されている。抵抗１４は各MESFET１
１，１２のセルフバイアスを構成するものであり、キャ
パシタ１５は、MESFET１１，１２のソースを高周波的に
接地する機能を有している。端子Ｔ２とMESFET１１のゲ
ート間には、MESFET１１の制御電極のゲートを接地する
ための第１の抵抗である高抵抗１６が備えられている。
MESFET１２のドレインは、MESFET１１のドレインと抵抗
１３の接続ノードＮ１に接続され、そのノードＮ１が端
子Ｔ５に接続されている。MESFET１２のゲートは端子Ｔ
４に接続され、MESFET１２のソースが、MESFET１１のソ
ースに抵抗１４及びキャパシタ１５と共に接続されてい
る。次に、図１の利得可変回路の動作を説明する。
【００１０】端子Ｔ１が電源電位Ｖｄｄに接続され、端
子Ｔ２が接地Groundに接続され、端子４からは制御信号
として制御電圧Ｖａｇｃが入力されいるものとする。入
力端子Ｔ３から印加された高周波信号ＲＦinはMESFET１
１で増幅され、その増幅された高周波信号ＲＦout が出
力端子Ｔ５から出力される。この増幅において、MESFET
１２のオン抵抗Ｒonと抵抗１３の抵抗値Ｒ13がMESFET１
１に対する負荷Ｒとなり、その負荷Ｒは（ｉ）式のよう
になる。この利得可変回路の電圧ゲインはMESFET１１の
相互コンダクタンスと負荷Ｒの積として表すことができ
る。
【００１１】
【数１】 オン抵抗Ｒonが小さくなるとゲインは小さくなり、オン
抵抗Ｒonが抵抗値Ｒ13に比べて十分に大きい場合には、
ゲインはMESFET１１の相互コンダクタンスと抵抗値Ｒ13
の積として表すことができる。制御電圧Ｖａｇｃの電位
を調整し、MESFET１２のゲート・ソース間電圧をMESFET
１２のピンチオフ電圧よりもプラスにバイアスすると、
オン抵抗Ｒonが減少して利得可変回路の電圧ゲインが減
少する。また、オン抵抗Ｒonが減少すると、電源端子Ｔ
１から抵抗１３→MESFET１２→抵抗１４の経路で電流が
供給される。オン抵抗Ｒonが減少するにつれて電流が増
大し、各抵抗１３，１４の両端の電位差がそれぞれ増加
する。ここで、電源電位Ｖｄｄが一定であるため、、ME
SFET１１のドレイン・ソース間の電位差は減少し、MESF
ET１１の相互コンダクタンスが減少する。そのため、利
得可変回路の電圧ゲインは減少する。さらに、抵抗１４
に流れる電流が増加すれば、MESFET１１のソース電位が
上昇し、MESFET１１をピンチオフする方向、つまり、ME
SFET１１のゲートに対するバイアス電圧がマイナス方向
にずれるため、MESFET１１の相互コンダクタンスは減少
し、この利得可変回路のゲインは一層減少する。ちなみ
に、制御電圧Ｖａｇｃの電位を調整してMESFET１２をピ
ンチオフすると、この利得可変回路は最大のゲインをえ
ることができる。また、制御電圧Ｖａｇｃの電位を徐々
に小さくしていくとゲインは徐々に減少し、利得可変回
路はアッテネータとして機能するようになる。
【００１２】以上のように本実施例の利得可変回路で
は、次の（１）〜（４）ような利点を有している。 （１）MESFET１２のゲートに入力される制御電圧Ｖａｇ
ｃの電位を調整することでMESFET１２のオン抵抗Ｒonが
調整される。このMESFET１２のオン抵抗Ｒonの調整のみ
で、MESFET１１の負荷Ｒの調整と、MESFET１１における
ドレイン・ソース間の電圧の調整と、MESFET１１におけ
るゲートバイアスの調整との、３つが同時にできる。そ
のため、シンプルな回路でありながら、ゲインを大きく
変化させることのできる利得可変回路となっている。 （２）回路構成が単純なため、より高い周波数の信号の
増幅を可能としている。 （３）縦積み等のないシングルエンド型の単純な回路構
成としているので、低電圧動作の可能な利得可変回路と
なっている。 （４）キャパシタ１１は各MESFET１１，１２における高
周波的な接地を兼ねる構成としている。そのため、例え
ばＩＣ等の高集積化にさいして、面積を占有しやすいキ
ャパシタを１つだけで構成することができ、チップの低
コスト化を実現できる。第２の実施例 図２は、本発明の第２の実施例を示す利得可変回路の回
路図であり、図１と共通する要素には共通の符号が付さ
れている。この利得可変回路は、図１に示された第１の
実施例の利得可変回路における各MESFET１１，１２のド
レイン間に直列の第３及び第４の抵抗である２個の抵抗
２１，２２を設けている。抵抗２１がMESFET１１のドレ
インに接続され、抵抗２２がMESFET１２のドレインに接
続されている。出力端子Ｔ５は抵抗２１，２２の接続ノ
ードＮ２に接続されている。次に、図２の利得可変回路
の動作を説明する。
【００１３】基本的動作は第１の実施例と同様である。
MESFET１２のオン抵抗Ｒonがゼロあるいは抵抗１３，１
４のそれぞれの抵抗値Ｒ13，Ｒ14に比べて十分小さくな
ったとき、抵抗２１，２２の抵抗値をそれぞれＲ21，Ｒ
22とすると、MESFET１１のドレイン・ソース間の電圧Ｖ
ｄｓは、（ii）式となる。
【００１４】
【数２】 即ち、２つの抵抗２１，２２は、制御電圧Ｖａｇｃの電
位の調整によってオン抵抗Ｒonがゼロに近くなっても、
MESFET１１のドレイン・ソース間の電圧Ｖｄｓが小さく
なり過ぎることを防止する。抵抗値Ｒ21，Ｒ22の値を任
意の大きさにすることにより、MESFET１２のオン抵抗Ｒ
onがゼロに近くなったときでも、抵抗１４に供給される
電流が過剰となってMESFET１１がピンチオフするのを、
その電流を制限することで防止できる。以上のように本
実施例の利得可変回路では、第１の実施例の利点（１）
〜（４）に加えて、さらに次の（５）〜（７）のような
利点を有している。 （５）各MESFET１１，１２のドレイン間に抵抗２１，２
２を設けることにより、MESFET１１のドレイン・ソース
間の電圧Ｖｄｓを必要以上に小さくすることを防止して
いる。そのため、安定したゲインコントロールが可能と
なる。 （６）各MESFET１１，１２のドレイン間に抵抗２１，２
２を設けることにより、MESFET１１のセルフバイアス抵
抗１４に流れ込む電流を制限することができ、安定した
ゲインコントロールが可能となる。 （７）各MESFET１１，１２のドレイン間に抵抗２１，２
２を設け、出力高周波信号ＲＦout を抵抗２１，２２の
接続ノードＮ２から取り出す構成であるので、最大減衰
量をより大きくできる。第３の実施例 図３は、本発明の第３の実施例の利得可変回路の回路図
であり、図１または図２と共通する要素には共通の符号
が付されている。
【００１５】本実施例の利得可変回路は、図１に示され
る第１の実施例における抵抗１４及び抵抗１６と端子Ｔ
２との間に、ピンチオフ電位設定用抵抗３１を設けてい
る。即ち、２つの抵抗１４，１６が、抵抗３１を介して
接地電位Gruundに接続される構成となっている。次に、
図３の利得可変回路の動作を説明する。第１の実施例と
同様、２個のMESFET１１，１２のソースはキャパシタ１
５によって高周波的に接地され、MESFET１２のゲート・
ソース間には抵抗１４の両端電圧に相当するバイアスが
設定される。但し、MESFET１２のソースは直列に接続さ
れた抵抗１４，３１の両端に発生する電圧でバイアスさ
れることになる。MESFET１２のオン抵抗Ｒonが十分に大
きく、MESFET１２を介して抵抗１４，３１に電流が流れ
ないとき、直列の抵抗１４，３１の両端に発生する電圧
がMESFET１２のピンチオフ電圧よりも大きくなるように
抵抗３１の抵抗値を定めると、制御電圧Ｖａｇｃの電位
が０ＶのときMESFET１２はピンチオフする。その結果、
図３の利得可変回路は最大のゲインを得ることになる。
仮に抵抗３１を挿入していない場合、プラスの電源電位
Ｖｄｄに対してマイナスの電位の制御電圧Ｖａｇｃを端
子Ｔ４から印加しなければ、MESFET１２をピンチオフす
ることができない。以上のように、本実施例では、２つ
の抵抗１４，１６と端子Ｔ２との間に抵抗３１を設けて
いるので、ティプレッション型のMESFETを使いながら、
電源電圧Ｖｄｄと同じ符号の制御電圧Ｖａｇｃの電圧だ
けでゲインを大きく変化させることができる。
【００１６】第４の実施例 図４は、本発明の第４の実施例を示す利得可変回路の回
路図であり、図１と共通の要素には共通の符号が付され
ている。本実施例は、第１の実施例では１段増幅回路で
あったのに対し、本実施例では２段増幅回路を構成して
いる。即ち、図４の利得可変回路は、第１の実施例にお
ける抵抗１３と端子Ｔ１の間に第３のトランジスタであ
るMESFET４１と第２の負荷抵抗である負荷抵抗４２を設
け、そのMESFET４１のソースは、抵抗１３に直列に接続
されると共に第２の交流バイパス用キャパシタ４３を介
して端子Ｔ２で接地電位Groundに接続されている。MESF
ET４１のドレインは抵抗４２を介して端子Ｔ１で電源電
位Ｖｄｄに接続され、MESFET４１のゲートがMESFET１１
のドレインに接続されている。なお、MESFET１２のドレ
インはMESFET４１のドレインと抵抗４２の接続ノードＮ
４に接続され、そのノードＮ４が出力端子Ｔ５に接続さ
れている。次に、図４の利得可変回路の動作を説明す
る。MESFET１２がピンチオフしているとき、本回路は最
大のゲインを得る。制御電圧Ｖａｇｃの電位を調整する
ことで、MESFET１２のオン抵抗Ｒonが減少する。そのた
め、各MESFET１１，４１のドレイン・ソース間の電圧が
それぞれ小さくされ、それらMESFET１１，４１における
相互コンダクタンスが減少すると同時にMESFET１１のソ
ース電位が上昇する。MESFET１１のソース電位が上昇す
ることにより、そのMESFET１１の相互コンダクタンス
が、さらに減少する。また、MESFET１２のオン抵抗Ｒon
は並列の抵抗４２と共にMESFET４１の負荷を構成してい
るので、オン抵抗Ｒonが小さくなれば、２段目のゲイン
も減少する。以上のように、本実施例では、縦積み型の
２段増幅回路を構成することになるので、第１の実施例
に対して、さらに、ゲインコントロール範囲を広くでき
る。
【００１７】第５の実施例 図５は、本発明の第５の実施例を示す利得可変回路の回
路図であり、図１と共通する要素には共通の符号が付さ
れている。この利得可変回路は、第１の実施例と同様に
高周波信号を増幅するMESFET１１を有し、負荷抵抗１３
とセルフバイアス用抵抗１４とMESFET１１のソースを高
周波的に接地するキャパシタ１５と高抵抗１６とが、図
１と同様に備えられている。抵抗１３とMESFET１１のド
レインとの接続ノードＮ１には交流結合用キャパシタ５
１の一方の電極が接続され、キャパシタ５１の他方の電
極が出力端子Ｔ５に接続されている。端子Ｔ５には第３
のトランジスタのMESFET５２のソースが接続され、その
MESFET５２ドレインが電源端子Ｔ１に接続されている。
MESFET５２のゲートは制御端子Ｔ４に接続され、制御電
圧Ｖａｇｃを入力する構成である。また、MESFET５２の
ソース電位を電源電位Ｖｄｄに固定するための第２の抵
抗である高抵抗５３が、MESFET５２に対して並列に設け
られている。次に、図５の利得可変回路の動作を説明す
る。入力端子Ｔ３から印加された高周波信号ＲＦinはME
SFET１１で増幅され、キャパシタ５１を介してその増幅
された高周波信号ＲＦout が出力端子Ｔ５から出力され
る。このとき、MESFET５２のオン抵抗Ｒon＊と抵抗１３
の抵抗値Ｒ13とがMESFET１１に対する負荷Ｒ＊となり、
その負荷Ｒ＊は（iii)式のようになる。
【００１８】
【数３】 この時の利得可変回路の電圧ゲインはMESFET１１の相互
コンダクタンスと負荷Ｒ＊の積として表すことができ
る。ただし、抵抗５３の抵抗値Ｒ53は抵抗１３の抵抗値
Ｒ13に比べて十分に大きく、キャパシタ５２のインピー
ダンスは抵抗値Ｒ13に比べて十分小さいものとする。制
御電圧Ｖａｇｃの電位を調整し、MESFET５２のゲート・
ソース間の電圧をMESFET５２のピンチオフ電圧よりもマ
イナスにバイアスしたとき、オン抵抗Ｒon＊は最大とな
って抵抗値Ｒ13に比べて十分大きくなる。そのため、負
荷Ｒ＊は抵抗値Ｒ13だけと見なせる。このとき、この利
得可変回路は、最大のゲインを得ることになる。
【００１９】制御電圧Ｖａｇｃの電位を調整し、MESFET
５２のゲート・ソース間電圧をMESFET５２のピンチオフ
電圧よりもプラスにバイアスすると、オン抵抗Ｒon＊が
減少して利得可変回路の電圧ゲインが減少する。オン抵
抗Ｒon＊が十分減少すると、図５の回路は、アッテネー
タとして機能する。このように、制御電圧Ｖａｇｃの電
位を変化させることにより、MESFET１１の負荷が連続的
に変化するので入力信号ＲＦinの増幅に対するゲインを
調整して出力することができる。以上のように、本実施
例では、次の（８）〜（１２）のような利点を有してい
る。 （８）増幅用のMESFET１１とゲインコントロール用MESF
ET５２をキャパシタ５１を介して接続している。そのた
め、ゲインをコントロールしてもMESFET１１の直流バイ
アスが不変であるため、ゲインを変化させても歪特性の
劣化が生じない。 （９）抵抗５３とMESFET５２のドレインを電源に接続す
ることにより、ディプレッション型のＦＥＴを用いて電
源電位Ｖｄｄと同じプラスの制御電位のみで、ゲインコ
ントロールが可能なる。 （１０）回路構成が単純なため、第１の実施例と同様に
高周波信号の適用に優れている。 （１１）抵抗５３がMESFET５２のドレイン・ソース間の
電位差をゼロに保つので、ゲインコントロール部におけ
る消費電力がゼロとなり、低消費電力の動作が可能であ
る。 （１２）第１の実施例と同様に、シングルエンド型の単
純な回路構造であり、低電圧動作が可能である。
【００２０】第６の実施例 図６は、本発明の第６の実施例を示す利得可変回路の回
路図であり、図５と共通する要素には、共通の符号が付
されている。本実施例では第５の実施例の利得可変回路
を変形している。この利得可変回路では、図５における
キャパシタ５１とMESFET５２のソース間に第３の抵抗で
ある抵抗６１を設け、さらに、MESFET５２のドレインと
電源電位Ｖｄｄ間に第４の抵抗である抵抗６２を設けて
いる。MESFET５２のソースと抵抗６１の接続ノードが出
力端子Ｔ５に接続されている。次に、図６の利得可変回
路の動作を説明する。第５の実施例と同様の動作で入力
信号ＲＦinに対する増幅が行われるが、２個の抵抗６
１，６２のそれぞれの抵抗値Ｒ61，Ｒ62の和が、抵抗Ｒ
13と同程度あるいはそれよりも大きく、ピンチオフする
ときのMESFET５２のオン抵抗Ｒon＊よりも十分小さいと
き、MESFET１１で一旦増幅された信号は抵抗値Ｒ61と抵
抗値（Ｒ62＋Ｒon＊）で分圧される。MESFET５２がピン
チオフしているとき、オン抵抗Ｒon＊が最大となり、ME
SFET１１で増幅された信号は、減衰せずに出力端子Ｔ５
から出力される。MESFET５２のゲート・ソース間の電圧
をピンチオフ電圧よれもプラスにバイアスすると、MESF
ET１１で増幅された信号は、抵抗値Ｒ61と抵抗値（Ｒ62
＋Ｒon＊）での分圧で減衰されて出力端子Ｔ５から出力
される。このように、一旦MESFET１１で増幅された信号
は、ゲインコントロールのために端子Ｔ４から入力され
た制御電圧Ｖａｇｃの電位により連続的に分圧比が変化
する回路を、通過して出力される。よって、任意のゲイ
ンを得ることが可能となる。以上のように、本実施例で
は、第５の実施例における（８）〜（１２）の利点を有
する他に、さらに、次のような利点を有している。オン
抵抗Ｒon＊に比べて、抵抗値Ｒ61を十分大きくしかつ抵
抗値Ｒ62を小さく設定すると、第５の実施例よりも大き
な減衰量を得ることができる。また、オン抵抗Ｒon＊の
最小値に比べて、各抵抗値Ｒ61，Ｒ62を十分小さく設定
することにより、利得可変回路における最大の減衰量を
MESFET５２のばらつきの影響を受けずに、任意に設定す
ることが可能となる。
【００２１】第７の実施例 図７は、本発明の第７の実施例を示す利得可変回路の回
路図であり、図１〜図６と共通する要素には共通の符号
が付されている。本実施例は第５の実施例におけるMESF
ET５２に対して第６の実施例の分圧回路をさらに設けた
構造となっている。図７の利得可変回路は、図５のMESF
ET５２のソースに接続された第３の抵抗である抵抗７１
を設けている。抵抗７１には直列に第３のトランジスタ
であるMESFET７２のソースが接続され、MESFET７２のド
レインは抵抗７３を介して電源端子Ｔ１に接続されてい
る。そして、MESFET７２のゲートには第２の制御信号と
して制御電圧Ｖａｇｃ2 が制御端子Ｔ６から入力される
構成である。次に、図７の利得可変回路の動作を説明す
る。第５の実施例と同様に、MESFET１１は入力信号ＲＦ
inを増幅し、MESFET５２がその増幅された信号に対して
制御電圧Ｖａｇｃに基き減衰を加える。減衰された信号
はMESFET７２のオン抵抗Ｒon**と各抵抗７１，７３の抵
抗値Ｒ71，Ｒ73で分圧されて出力される。即ち、制御電
圧Ｖａｇｃ2 によってオン抵抗Ｒon**が設定され、減衰
された信号が抵抗値Ｒ71と抵抗値（Ｒ73＋Ｒon**）で分
圧されて出力端子Ｔ５から出力される。以上のように、
本実施例では、第５の実施例に対して抵抗７１，７３と
MESFET７２を設けているので次のような効果が期待でき
る。例えば、第６の実施例の利得可変回路の後段に入力
インピーダンスの低い回路が接続された場合、抵抗６１
の抵抗値を大きく設定し過ぎると、常に信号が減衰する
ことになり十分な最大ゲインを得ることが困難となる。
本実施例では、MESFET５２とMESFET７２の２段で信号を
減衰させることになり、抵抗７１の抵抗値Ｒ71を必要以
上に大きくする必要がなくなる。よって十分な減衰量を
得ることができる。
【００２２】第８の実施例 図８は、本発明の第８の実施例を示す利得可変回路の回
路図であり、図１〜図７と共通する要素には共通の符号
が付されている。本実施例では、図５の第５の実施例を
変形したものであり、３個の第３のトランジスタである
MESFET８１〜８３を設けている。各MESFET８１〜８３は
MESFET５２に対して並列であり、各MESFET８１〜８３及
びMESFET５２のドレイン同士は共通に接続され、各MESF
ET８１〜８３及びMESFET５２のソースも共通に接続され
ている。MESFET５２のゲートは電源端子Ｔ１に抵抗８４
を介して接続され、MESFET８１のゲートはMESFET５２の
ゲートに抵抗８５を介して接続されている。同様に、ME
SFET８２のゲートは抵抗８６を介してMESFET８１のゲー
トに接続され、MESFET８３のゲートは抵抗８７を介して
MESFET８２のゲートに接続されている。MESFET８３のゲ
ートが制御端子Ｔ４に接続されている。即ち、抵抗８４
〜８７は分圧用抵抗であり、各MESFET８１〜８３及びME
SFET５２のゲートに対して電源電位Ｖｄｄと制御電圧Ｖ
ａｇｃの電位差を分圧して供給する接続である。次に、
図８の動作を説明する。図８の利得可変回路は、第５の
実施例と同様の動作で入力端子Ｔ３から印加された高周
波信号ＲＦinに対する増幅が行われる。ここで、一旦増
幅された信号は４個のMESFET５２，８１〜８３の合成の
オン抵抗で減衰する。減衰量制御用の端子Ｔ４は、４個
の抵抗８４〜８７を介して電源に接続されているので、
端子Ｔ４に与えられた制御電圧Ｖａｇｃは抵抗８４〜８
７で分圧されて各MESFET８１〜８３及びMESFET５２のゲ
ートに与えられる。電源電圧Ｖｄｄが正の電圧でMESFET
８１〜８３及びMESFET５２がデプレッション型の場合、
制御電圧Ｖａｇｃを０Ｖからプラス側に大きくしていく
と、まずMESFET５２のチャネルが開き始める。即ち、ME
SFET１１のオン抵抗が小さくなる。次に、MESFET８１の
チャネルが開き始め、さらにMESFET８２，８３のチャネ
ルもタイミングをずらして開く。各MESFET５２及びMESF
ET８１〜８３のチャネルの開くタイミングは、抵抗８４
〜８７の調整によって設定される。電圧Ｖａｇｃが電圧
Ｖｄｄと同じ電位になると、MESFET５２及びMESFET８１
〜８３のチャネルがすべて開き、減衰量が最大となる。
【００２３】図９は、図８の利得可変特性を示す図であ
る。図９中には、図８における端子Ｔ４に与えられた電
圧Ｖａｇｃに対応する利得変化９１が示されている。第
５の実施例に示した利得可変回路の場合の利得変化９２
は図９のように、ある電圧で突然減衰が開始されるが、
本実施例の利得変化９１は滑らかである。また、抵抗８
４〜８７の抵抗値を調整することで、任意の可変利得特
性が得られ、また、MESFET８１〜８３の段数を増すこと
で利得特性をより滑らかにすることができる。以上のよ
うに、本実施例では、MESFET８１〜８３をMESFET５２に
追加して設け、各MESFET８１〜８３及びMESFET５２のゲ
ートに印加される電圧をそれぞれ異なるようにしている
ので、利得可変回路における利得可変特性を任意に設定
できるようになる。
【００２４】第９の実施例 図１０は、本発明の第９の実施例を示す集積回路の回路
図であり、図５と共通する要素には共通の符号が付され
ている。この集積回路は、図５の第５の実施例の利得可
変回路を１段目１００と２段目１０とに用いた２段縦続
接続の利得可変回路であり、それらが同一チップに集積
して搭載されている。ただし、２段目の利得可変回路１
１０の電源端子Ｔ７を設け、その電源端子Ｔ７は１段目
の利得可変回路１００の電源端子Ｔ１とは別々に引き出
され、それぞれ電源電圧Ｖｄｄ１，Ｖｄｄ２が供給され
る構成となっている。図１０の集積回路は、１段目と２
段目の利得可変回路１００，１１０を用いて１段の場合
よりも、利得可変範囲を広くしている。図１１は、図１
０と同様に図５を２段接続した場合の信号の流れを説明
する図である。図１１のように各利得可変回路の電源端
子を共通にした場合、MESFET１１で一旦増幅された信号
Ｓ１０は、MESFET５２のチャネルが閉じているとき、Ｓ
１３の方向に伝達される。MESFET５２の開いていると
き、電源端子Ｔ１を介してさらに集積回路のすぐ近くに
設けられたデカップリングコンデンサ１１３を介してグ
ランド電位に落とされる。しかしながら、電源端子Ｔ１
とデカップリングコンデンサ１１３の間にはワイヤボン
ドやリードフレームが存在し、これらがインダクタンス
を有しているため、信号ＲＦinの周波数が高いほどＳ１
１の方向に流れる信号が増加する。Ｓ１１の方向に流れ
た信号は後段側の利得可変回路１１０のMESFET５２を介
して出力端子Ｔ５に出力されるので、出力に歪みが生じ
て結果的に減衰量を大きくできなくなる。図１０の集積
回路においては、電源端子Ｔ７と電源端子Ｔ１とは別々
に引き出されているので、この現象が防止される。以上
のように、本実施例においては、各段の利得可変回路１
００，１１０ごとに電源端子Ｔ１，Ｔ７を設けているの
で、１段目で一旦増幅された信号が２段目の出力に戻ら
なくなり、より大きな減衰量を得ることができる。
【００２５】第１０の実施例 図１２は、本発明の第１０の実施例を示す集積回路の回
路図であり、図５及び図１０と共通する要素には共通の
符号が付されている。この集積回路は、図５の第５の実
施例の利得可変回路を１段目１００と２段目１１０とに
用いた２段縦続接の利得可変回路であり、それらが同一
チップに集積して搭載されている。第９の実施例と同様
に２段目の利得可変回路１１０の電源端子Ｔ７を設け、
その電源端子Ｔ７は１段目の利得可変回路１００の電源
端子Ｔ１とは別々に引き出され、それぞれ電源電圧Ｖｄ
ｄ１，Ｖｄｄ２が供給される構成となっている。なお、
入力初段にあたる利得可変回路１００においてMESFET１
１のゲートを接地電位にする抵抗１６は、他の接地端子
Ｔ２とはことなる接地端子Ｔ８に引き出され、その接地
端子Ｔ８を介して接地されている。次に、図１２の動作
を、図１１を参照しつつ説明する。図１２の利得可変回
路は、２段の利得可変回路１００，１１０を用いて１段
の場合よりも利得可変範囲を広げる。ここで、利得可変
回路１００の抵抗１６は、MESFET１１のゲート電位を接
地電位Groundに保つ機能と高周波的な入力のマッチング
を行う機能を有している。図１１のように、入力端子Ｔ
３に加えられた信号Ｓ２０はMESFET１１のゲートに加わ
ると共に、抵抗１６及び端子Ｔ２を介して接地される。
しかしながら、接地端子Ｔ２と接地との間にはワイヤボ
ンドあるいはリードフレームが存在し、これらがインダ
クタンスを有しいてるために、高周波信号が阻害されて
ルートＳ２４で次第に漏洩する。そのため、大きな減衰
量が得られなくなる。本実施例では、接地端子Ｔ８を独
立に設けているので、入力信号の次段への漏洩が防止さ
れる。以上のように、本実施例においては、入力初段の
利得可変回路１００中の抵抗１６を他の各部を接地する
端子Ｔ２と独立の接地端子Ｔ８を介して接地しているの
で、入力信号が次段以降に直接漏洩することが回避さ
れ、より大きな減衰量を得ることができる。
【００２６】第１１の実施例 図１３は、本発明の第１１の実施例を示す集積回路の説
明図である。この集積回路では、図１３の（ａ）のよう
にMESFETのソース電極１２１とドレイン電極１２２が交
互に配置された領域を有している。ソース電極１２１と
ドレイン電極１２２の間には各MESFETのゲート電極１２
３〜１２６が形成され、ゲート電極１２３は抵抗抵抗１
２７を介してドレイン電極１２２に接続されている。ゲ
ート電極１２３はさらに抵抗１２８を介してゲート電極
１２４に接続され、そのゲート電極１２４は抵抗１２９
を介してゲート電極１２５に接続されている。同様に、
ゲート電極１２５は抵抗１３０を介してゲート電極１２
６に接続されている。図１３中で１３１で示された領域
は活性領域であり、ドレイン電極１２２とソース電極１
２１の間にゲート電極１２３〜１２５が配置された領域
は、MESFETとして動作する。各ゲート電極１２３〜１２
５は活性領域から引き出され、注入抵抗あるいは薄膜抵
抗で構成された抵抗１２７〜１３０に接続される構成で
ある。図１３の（ｂ）は同図（ａ）の回路図であり、同
図（ａ）に示されたＴ１２１，Ｔ１２２，Ｔ１２３が、
図１３の（ｂ）における各端子に相当する。本実施例の
集積回路を図８の利得可変回路に適応すると、図１３の
ように構成された部分はMESFET５２及びMESFET８１〜８
３と抵抗８４〜８７に対応させることができる。これに
より、例えば４個のMESFETを形成するにあたり、MESFET
におけるドレイン電極とソース電極領域の数が、各３個
でよいことになる。以上のように、本実施例では、MESF
ETのドレイン電極とソース電極を交互に配置し、MESFET
のゲート電極にあたる電極１２３〜１２５を抵抗を介し
て接続しているので、少ない面積で効率よく第８の実施
例の利得可変回路を構成することができる。
【００２７】第１２の実施例 図１４は、本発明の第１２の実施例を示す集積回路の説
明図である。この集積回路には、ドレイン電極１３１と
ソース電極１３２とゲート電極１３３からなるMESFETが
形成されている。図１４中で１３６で示された領域は、
活性領域である。ゲート電極１３１はＷ・Ａｌ（タング
ステン・アルミニウム）のような抵抗の大きな材料が用
いられ、かつ膜厚はできるだけ薄く、ゲート長は短く形
成されている。ゲート電極１３１の両端には外部回路に
接続するためのパッドＴ１３４，Ｔ１３５が形成されて
いる。本実施例におけるMESFETのゲート電極１３３は抵
抗値を有することになるので、このMESFETを第１１の実
施例に用いると抵抗１２７〜１３０を省略することがで
きる。即ち、抵抗１２７〜１３０の代わりに、MESFETの
ゲート電極１３３の抵抗値を用いることが可能となる。
そのため、各MESFETの抵抗値が分圧用抵抗を兼ねる構成
となり、第８の実施例の利得可変回路の構成面積をさら
に減少することが可能となる。なお、本発明は、上記実
施例に限定されず種々の変形が可能である。その変形例
としては、例えば次のようなものがある。 （ａ） 第１〜第１２の実施例におけるMESFET１１〜ME
SFET８３は、いずれもGaAsディプレッション型の MESFE
T としているが、シリコンあるいはリン・インジウムの
半導体を用いたトランジスタとしてもよく、また、Ｊ−
ＦＥＴ、ＭＯＳＦＥＴ、あるいはＨＥＭＴ構造のトラン
ジスタとしても上記実施例と同様の効果を発揮すること
ができる。 （ｂ） 第１〜第７の実施例におけるMESFET１１〜MESF
ET７２は、シングルゲート型のものを用いているが、デ
ュアルゲート型としてもよい。 （ｃ） 第１〜第１２の実施例では、電源電位Ｖｄｄを
プラスとしているが、マイナスの電位を印加することも
可能であり、マイナスの電源電位を印加する場合には、
ゲイン制御電圧Ｖａｇｃ，Ｖａｇｃ2 をマイナスにすれ
ばよい。 （ｄ） 図１〜図１４では、すべての回路素子を同一基
板上に集積形成しているが、その基板上に他の機能の素
子を追加することや、複数回路を形成することが可能で
ある。また、各MESFET、キャパシタ、及び抵抗等は、個
別部品回路で構成することも当然可能である。 （５） 第９及び第１０の実施例では利得可変回路の縦
続接続数を２段としているが、段数に限定されず３段以
上を接続した構成としてもよい。
【００２８】
【発明の効果】以上詳細に説明したように、第１の発明
によれば、入力信号を増幅する第１のトランジスタに対
し、制御電圧の電位に応じて第１のトランジスタにおけ
る増幅の利得を制御する第２のトランジスタを設けてい
るので、シンプルな構成でありながら利得を大きく変化
させる事のできる利得可変回路を構成できる。また、そ
の利得可変回路の構成がシンプルなため、利得可変回路
はより高周波に適したものとなり、かつ低電圧動作も可
能なものとなる。第２の発明によれば、第１の発明にお
ける第１及び第２のトランジスタの第１電極に第３及び
第４の抵抗を設けているので、制御電圧の電位の調整に
よって第２のトランジスタのオン抵抗がゼロに近くなっ
ても、第１のトランジスタの第１電極と第２電極間の電
圧が小さくなり過ぎることを防止する。そのため、第１
のトランジスタがピンチオフされるのが防げられ、安定
した利得コントロールが可能となる。また、第３の抵抗
と第４の抵抗の接続ノードから出力信号を取り出す構成
とすれば、さらに、利得コントロールにおける最大減衰
量を大きくすることができる。第３の発明によれば、第
１の発明の利得可変回路において、第１の抵抗及び第２
の抵抗６と接地の間にピンチオフ電位設定用抵抗を設け
ているので、例えば、ティプレッション型のトランジス
タを使いながら、電源電圧と同じ符号の制御電圧の電圧
だけでゲインを大きく変化させることができる。第４の
発明によれば、第１の発明の利得可変回路において、第
１のトランジスタの出力を増幅する第３のトランジスタ
と第２の負荷抵抗を設けているので、縦積み型の２段増
幅回路を構成することになるので、利得コントロール範
囲を広くできる。
【００２９】第５の発明によれば、増幅用の第１のトラ
ンジスタと利得コントロール用第２のトランジスタを交
流結合用キャパシタを介して接続している。そのため、
利得をコントロールしても第１のトランジスタの直流バ
イアスが不変であるため、利得を変化させても歪特性の
劣化が生じない。第２のトランジスタの第２電極を電源
電位に設定する第２の抵抗を設けているので、第２のト
ランジスタの第１電極を電源電位に接続することによ
り、例えば、ディプレッション型のＦＥＴを用いて電源
電位と同じ極性の制御電位のみで、利得コントロールが
可能なる。また、回路構成が単純なため、第１の発明と
同様に高周波信号の適用に優れ、低電圧動作の可能な利
得可変回路を構成できる。さらに、第２の抵抗が、第２
のトランジスタの第１及び第２電極間の電位差を零に保
とうとするので、低消費電力の動作が可能となる。第６
の発明よれば、第５の発明の利得可変回路における第２
のトランジスタのオン抵抗と相俟って第１のトランジス
タの出力を分圧する第３及び第４の抵抗を設けている。
そのため、第５の発明の効果を有したまま、利得コント
ロールに最大の減衰量を任意に設定することが可能とな
る。第７の発明によれば、第５の発明における第２のト
ランジスタの第１及び第２電極間に、第３及び第４の抵
抗と第３のトランジスタを直列に設け、該第３のトラン
ジスタの制御電極には第２の制御電圧が入力される構成
としている。そのため、第１のトランジスタの出力信号
を第２のトランジスタが減衰し、第２のトランジスタの
出力を第３のトランジスタと第３及び第４の抵抗とが分
圧する。そのため、第１のトランジスタの出力を２段で
減衰させることができ、減衰量を大きくとることができ
る。
【００３０】第８の発明によれば、第２のトランジスタ
の他に複数の第３のトランジスタを設け、該第２及び第
３のトランジスタの合成した導通状態で第１のトランジ
スタの増幅における利得が制御される。そのため、第５
の発明の利得可変回路における第２のトランジスタによ
る利得可変特性をより滑らかにすることができる。第９
の発明によれば、第５の発明の利得可変回路を複数段縦
続接続して搭載した集積回路の電源端子を別々に引き出
しているので、複数段縦続接続することによって利得可
変範囲を広げた集積回路の減衰量を大きくすることが可
能となる。第１０の発明によれば、第５の発明の利得可
変回路を複数段縦続接続して搭載した集積回路におい
て、入力初段の利得可変回路中の第１のトランジスタの
制御電極を接地電位に保つための抵抗を他の接地端子と
別に引き出す構成としているので、複数段縦続接続する
ことによって利得可変範囲を広げた集積回路の減衰量を
大きくすることが可能となる。第１１の発明によれば、
第８の発明の利得可変回路を搭載した集積回路におい
て、第２のトランジスタ及び第３のトランジスタの第１
電極と第２電極とを交互に配置しているので、集積回路
における第２のトランジスタ及び第３のトランジスタの
占有する面積を減少でき、チップの低コスト化を実現で
きる。第１２の発明によれば、第８の発明の利得可変回
路を搭載した集積回路において、第２のトランジスタ及
び第３のトランジスタの各制御電極に所定の抵抗値を持
たせているので、各分圧用抵抗がそれら電極でそれぞれ
構成されることになり、回路構成面積を小さくすること
ができる。
【図面の簡単な説明】
【図１】本発明の第１の実施例を示す利得可変回路の回
路図である。
【図２】本発明の第２の実施例を示す利得可変回路の回
路図である。
【図３】本発明の第３の実施例を示す利得可変回路の回
路図である。
【図４】本発明の第４の実施例を示す利得可変回路の回
路図である。
【図５】本発明の第５の実施例を示す利得可変回路の回
路図である。
【図６】本発明の第６の実施例を示す利得可変回路の回
路図である。
【図７】本発明の第７の実施例を示す利得可変回路の回
路図である。
【図８】本発明の第８の実施例を示す利得可変回路の回
路図である。
【図９】本発明の図８の利得可変特性を説明する図であ
る。
【図１０】本発明の第９の実施例を示す集積回路の回路
図である。
【図１１】図５を２段接続した場合の信号の流れを説明
する図である。
【図１２】本発明の第１０の実施例を示す集積回路の回
路図である。
【図１３】本発明の第１１の実施例を示す集積回路の説
明図である。
【図１４】本発明の第１２の実施例を示す集積回路の説
明図である。
【符号の説明】
１１，１２，５２，５３，８１〜８３ 第１〜
第３のMESFET １３，４２ 負荷抵
抗 １４，１６，５３ 第１ま
たは第２の抵抗 １５，４３ 交流バ
イパス用キャパシタ ２１，２２，３１，６１，６２，７１，７３ 第３ま
たは第４の抵抗 ５１ 交流結
合用キャパシタ ８４〜８７，１２７〜１３０ 分圧用
抵抗 １２１，１３２ ソース
電極 １２２，１３１ ドレイ
ン電極 １２３〜１２６，１３３ ゲート
電極 Ｖａｇｃ，Ｖａｇｃ1 ，Ｖａｇｃ2 制御電
圧 ＲＦin 入力信
号 ＲＦout 出力信
号 Ｔ１，Ｔ７ 電源端
子 Ｔ２，Ｔ８ 接地端
子

Claims (12)

    【特許請求の範囲】
  1. 【請求項１】 制御電極と該制御電極の電位に基づき導
    通状態の変化する第１電極及び第２電極を有し、入力端
    子から該制御電極に与えられた入力信号を増幅する第１
    のトランジスタと、 前記第１のトランジスタの第１電極と電源間に接続され
    た負荷抵抗と、 前記第１のトランジスタの制御電極と接地間に接続さ
    れ、該制御電極に対する直流バイアス電位を接地電位に
    する第１の抵抗と、 前記制御電極と第１電極と第２電極とを有し該第１電極
    と第２電極とが前記第１のトランジスタの第１電極と第
    ２電極とにそれぞれ接続され、該制御電極に与えられた
    制御信号の電位に基づいて前記第１のトランジスタの増
    幅における利得を制御する第２のトランジスタと、 前記第１及び第２のトランジスタの第２電極と前記接地
    間に接続され、該第１及び第２のトランジスタのセルフ
    バイアスを構成する第２の抵抗と、 前記第１及び第２のトランジスタの第２電極と前記接地
    間に接続された交流バイパス用キャパシタとを、 備えたことを特徴とする利得可変回路。
  2. 【請求項２】 前記第１のトランジスタの第１電極と前
    記第２のトランジスタの第１電極との間に直列に接続さ
    れ、該第１のトランジスタの第１電極と第２電極間の短
    絡電流の増加を防いで該第１のトランジスタのピンチオ
    フを防止する第３の抵抗と第４の抵抗を設けた、ことを
    特徴とする請求項１記載の利得可変回路。
  3. 【請求項３】 前記第１及び第２の抵抗と接地間に接続
    され、前記第２のトランジスタの第２電極の電位をバイ
    アスして該第２のトランジスタがピンチオフするときの
    前記制御信号の電位を設定するピンチオフ電位設定用抵
    抗を設けたことを特徴とする請求項１記載の利得可変回
    路。
  4. 【請求項４】 前記制御電極と第１及び第２電極とを有
    し該制御電極が前記第１のトランジスタの第１電極と前
    記負荷抵抗の一端の接続ノードに接続されて該第２電極
    が該負荷抵抗の他端に接続された、該第１のトランジス
    タの出力を増幅する第３のトランジスタと、 前記第３のトランジスタの第１電極と前記電源間に接続
    された前記負荷抵抗とは異なる第２の負荷抵抗と、 前記第３のトランジスタの第２電極と接地との間に接続
    された前記バイパス用キャパシタとは異なる第２の交流
    バイパス用キャパシタとを設け、 前記第２のトランジスタの第１電極は、前記第３のトラ
    ンジスタの第１電極と前記第２の負荷抵抗との接続ノー
    ドに接続された、 ことを特徴とする請求項１記載の利得可変回路。
  5. 【請求項５】 制御電極と該制御電極の電位に基づき導
    通状態の変化する第１電極及び第２電極を有して該第２
    電極が接地されかつ第１電極が負荷抵抗を介して電源に
    接続された第１のトランジスタと、 ２つの電極を有し該電極のうち一方が前記第１のトラン
    ジスタの第１電極と負荷抵抗の接続ノードに接続された
    交流結合用キャパシタと、 前記制御電極と第１電極と第２電極とを有し、該制御電
    極には制御信号の電位が与えられ該第１電極が前記電源
    に接続されかつ該第２電極が前記交流結合用キャパシタ
    の他方の電極に接続され、前記第１のトランジスタの増
    幅結果を減衰させて利得を制御する第２のトランジスタ
    と、 前記第２のトランジスタの第１電極と第２電極間に接続
    され、前記負荷抵抗に対して大きな抵抗値を有し該第２
    のトランジスタの第２電極を前記電源の電位に設定する
    第２の抵抗とを、 備えたことを特徴とする利得可変回路。
  6. 【請求項６】 前記交流結合用キャパシタと前記第２の
    トランジスタの第２電極の間に接続された第３の抵抗
    と、前記第２のトランジスタの第１電極と前記電源間に
    接続された第４の抵抗とを設け、前記第３及び第４の抵
    抗は、前記第２のトランジスタのオン抵抗と相俟って前
    記第１のトランジスタの出力信号を分圧する構成とした
    こと特徴とする請求項５記載の利得可変回路。
  7. 【請求項７】 前記第２のトランジスタの第２電極に一
    方の端子が接続された第３の抵抗と、 前記制御電極と第１電極と第２電極とを有し前記第３の
    抵抗の他方の端子に該第２電極が接続され制御電極には
    前記制御信号とは異なる第２の制御信号の電位が入力さ
    れた第３のトランジスタと、 前記第３のトランジスタの第１電極と前記第２のトラン
    ジスタの第１電極間に接続された第４の抵抗とを設け、 前記第３及び第４の抵抗と第３のトランジスタとは、前
    記第２のトランジスタの出力信号を分圧する構成とした
    こと特徴とする請求項５記載の利得可変回路。
  8. 【請求項８】 前記制御電極と第１電極と第２電極をそ
    れぞれ有し該各第１電極と各第２電極が前記第２のトラ
    ンジスタの第１電極と第２電極にそれぞれ接続された複
    数の第３のトランジスタと、 前記各第３のトランジスタの制御電極と前記第２のトラ
    ンジスタの制御電極間にそれぞれ接続され、前記電源と
    制御信号間の電圧を分圧して該第２のトランジスタ及び
    複数の第３のトランジスタの制御電極にそれぞれ供給す
    る複数の分圧用抵抗とを、 設けたことを特徴とする請求項５記載の利得可変回路。
  9. 【請求項９】 請求項５記載の利得可変回路を複数段縦
    続接続して搭載した集積回路において、前記各段の利得
    可変回路の電源端子を別々に引き出すことを特徴とする
    集積回路。
  10. 【請求項１０】 請求項５記載の利得可変回路を複数段
    縦続接続して搭載した集積回路において、入力初段の前
    記利得可変回路中の前記第１のトランジスタの制御電極
    に一方が接続され該制御電極を接地電位に保つための抵
    抗の他端を、他の接地端子とは別に引き出すことを特徴
    とした集積回路。
  11. 【請求項１１】 請求項８記載の利得可変回路を搭載し
    た集積回路において、前記第２のトランジスタ及び第３
    のトランジスタの前記第１電極と第２電極とを交互に配
    置し、前記第２のトランジスタ及び第３のトランジスタ
    の各制御電極を抵抗を介して接続することを特徴とする
    集積回路。
  12. 【請求項１２】 請求項８記載の利得可変回路を搭載し
    た集積回路において、 前記集積回路に前記第２のトランジスタ及び第３のトラ
    ンジスタの各制御電極に対応して形成された電極に所定
    の抵抗値をそれぞれ持たせ該電極の両端は外部回路とそ
    れぞれ接続可能な構成とし、前記分圧用抵抗はそれら各
    電極で構成することを特徴とする集積回路。
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US08/507,149 US5694069A (en) 1994-08-08 1995-07-26 Variable resistor and gain control circuit and integrated circuit having the variable resistor
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FI953703A FI953703A (fi) 1994-08-08 1995-08-03 Muutuvan vastuksen ja vahvistuksen ohjauspiiri ja integroitu piiri, jossa on muuttuva vastus
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Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2757848B2 (ja) * 1996-01-23 1998-05-25 日本電気株式会社 電界効果型半導体装置
JP3508401B2 (ja) * 1996-07-12 2004-03-22 富士通株式会社 増幅回路および多段増幅回路
JPH10191646A (ja) * 1996-12-26 1998-07-21 Hitachi Ltd インバータ装置
US6384433B1 (en) 2000-03-23 2002-05-07 Rf Micro Devices, Inc. Voltage variable resistor from HBT epitaxial layers
US6717463B2 (en) * 2000-11-03 2004-04-06 Qualcomm Incorporated Circuit for linearizing electronic devices
ATE354215T1 (de) * 2002-07-11 2007-03-15 Koninkl Philips Electronics Nv Optische empfängerschaltung
KR100468355B1 (ko) * 2002-11-25 2005-01-27 인티그런트 테크놀로지즈(주) 가변 이득 증폭기의 이득 파형의 기울기 및 오프셋 제어회로
KR100528347B1 (ko) * 2003-10-02 2005-11-15 삼성전자주식회사 이중 게이트 캐스코드 앰프
FR2888428B1 (fr) * 2005-07-05 2007-10-12 St Microelectronics Sa Dispositif et procede de mixage de signaux
US8159283B2 (en) * 2005-08-09 2012-04-17 Hitachi Metals, Ltd. High frequency switch circuit comprising a transistor on the high frequency path

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3624530A (en) * 1969-07-25 1971-11-30 Hughes Aircraft Co Electronically controlled variable resistance device
US3702443A (en) * 1971-01-27 1972-11-07 Nippon Musical Instruments Mfg Audio-frequency signal level control circuit
CA913734A (en) * 1971-02-03 1972-10-31 R. Strong Douglas Switched gain constant frequency response amplifier
GB1410592A (en) * 1971-10-04 1975-10-22 Dolby Laboratories Inc Controlled impedance devices
US4255716A (en) * 1977-09-10 1981-03-10 Tokyo Shibaura Denki Kabushiki Kaisha Automatic gain control circuit
DE3204839C2 (de) * 1982-02-11 1984-04-26 Siemens AG, 1000 Berlin und 8000 München Fotodiodenverstärker mit großem Dynamikbereich
NZ218022A (en) * 1985-10-22 1991-01-29 Fujitsu Ltd Compensated regulation of light output from semiconductor laser
FR2589652A1 (fr) * 1985-11-05 1987-05-07 Labo Electronique Physique Dispositif semi-conducteur du type melangeur
US4975604A (en) * 1987-05-29 1990-12-04 Triquint Semiconductor, Inc. Automatic return-loss optimization of a variable fet attenuator
US4875023A (en) * 1988-05-10 1989-10-17 Grumman Aerospace Corporation Variable attenuator having voltage variable FET resistor with chosen resistance-voltage relationship
US5055711A (en) * 1989-02-21 1991-10-08 Linear Technology Corporation Impedance control circuit for an integrated circuit node
US5039879A (en) * 1990-02-02 1991-08-13 Grumman Aerospace Corp. Digitally programmable gain normalization circuit
JPH0548354A (ja) * 1991-08-19 1993-02-26 Matsushita Electric Ind Co Ltd 利得制御回路および半導体装置
FR2685578A1 (fr) * 1991-12-23 1993-06-25 Philips Electronique Lab Circuit integre comprenant un amplificateur a gain variable.
US5180988A (en) * 1991-12-31 1993-01-19 Intel Corporation Resistorless trim amplifier using MOS devices for feedback elements
US5386109A (en) * 1992-08-19 1995-01-31 Fujitsu Limited Pre-amplifier for optical receiving and optical receiver using the same
US5309048A (en) * 1992-09-24 1994-05-03 Itt Corporation Distributed digital attenuator
US5281928A (en) * 1992-10-26 1994-01-25 M/A-Com, Inc. Electronic attenuator

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Publication number Publication date
EP0696845A3 (en) 1998-04-01
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KR960009392A (ko) 1996-03-22
EP0696845A2 (en) 1996-02-14
US5694069A (en) 1997-12-02
FI953703A0 (fi) 1995-08-03

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