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KR100305549B1 - 신호전송시스템,신호전송시스템의리시버회로및신호전송시스템이적용되는반도체기억장치 - Google Patents

신호전송시스템,신호전송시스템의리시버회로및신호전송시스템이적용되는반도체기억장치 Download PDF

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KR100305549B1
KR100305549B1 KR1019980017365A KR19980017365A KR100305549B1 KR 100305549 B1 KR100305549 B1 KR 100305549B1 KR 1019980017365 A KR1019980017365 A KR 1019980017365A KR 19980017365 A KR19980017365 A KR 19980017365A KR 100305549 B1 KR100305549 B1 KR 100305549B1
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KR
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data
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signal
bus
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KR1019980017365A
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미요시 사이또
준지 오가와
Original Assignee
아끼구사 나오유끼
후지쯔 가부시끼가이샤
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Publication date
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Abstract

본 발명은 PRD 방식의 데이터 버스 증폭기를 사용해도, 로컬 데이터 버스의 전환등으로 연속적인 판독 동작이 곤란하고, 또 기입 동작의 고속화에 대해서도 문제가 있는 것을 해결하기 위한 것이다. 해결 수단은 신호 전송로가 분기 또는 계층화에 의해서 전환 가능한 복수 계통의 신호 전송로로 구성되고, 복수 계통의 각 신호 전송로에는 각각 데이터를 판독할 대상 유닛이 접속되고, 또 상기 신호 전송로에는 부호간 간섭 성분을 제거하는 회로를 갖는 판독 회로가 접속되고, 상기 부호간 간섭 성분을 제거하는 회로는 상기 복수계통의 신호 전송로가 전환될 때에 받는 노이즈를 저감하고, 부호간 간섭 제거 동작을 원활화하여 끊임 없이 데이터의 전송을 계속할 수 있도록 구성한다.

Description

신호 전송 시스템, 신호 전송 시스템의 리시버 회로 및 신호 전송 시스템이 적용되는 반도체 기억 장치
본 발명은 신호 전송 시스템, 상기 신호 전송 시스템의 리시버 회로 및 상기 신호 전송 시스템이 적용되는 반도체 기억장치에 관한 것으로, 특히 PRD(Partial Response Detection)방식을 적용한 신호 전송 시스템, 상기 신호 전송 시스템의 리시버 회로, 및 상기 신호 전송 시스템이 적용되는 반도체 기억장치에 관한 것이다.
최근에 반도체 기술의 진보에 수반하여, 프로세서(MPU : Micro Processor Unit)의 스피드는 비약적으로 고속화하고 있다. 또한 DRAM(Dynamic Random, Access Memory)으로 대표되는 반도체 기억 장치(memory)도 어느 정도는 고속화하고 있지만, 프로세서의 속도 향상에 비하면, 그 차는 커져만 가고 있다. 따라서, 이 대로는 프로세서의 스피드가 향상해도 시스템 전체의 스피드는 전혀 올라가지 않는 사태를 초래하여, 정보 산업의 정체로 이어질 가능성도 있다. 따라서 반도체 기억 장치의 고속화, 특히 반도체 기억 장치에서의 데이터 전송의 고속화가 요망되고 있다.
종래, DRAM(반도체 기억장치) 및 프로세서의 성능은 시대와 더불어 크게 향상되어 왔다. 즉 프로세서는 속도 면의 성능 향상이 현저함에 비하여 DRAM은 주로 용량 증가 면의 성능 향상이 현저했다. 그러나, DRAM에서의 동작 속도의 향상은 용량의 증가만큼 크지 않고, 그 결과 DRAM과 프로세서 사이의 속도갭이 커져서, 최근에는 이 속도갭이 시스템(컴퓨터)의 성능 향상에 장애가 되고 있다. 또, 칩의 대형화에 따라서, 1개의 LSI 칩(반도체 기억장치)내의 소자나 구성 회로간의 신호 전송 속도도 칩의 성능을 제한하는 큰 요인이 되고 있다.
제1도는 종래의 반도체 기억장치(프리 차지 동작이 필요한 반도체 기억장치)의 일 예를 모식적으로 나타낸 블록도이다. 제1도에서 참조 부호 1은 메모리셀 어레이, 2는 워드 디코더(워드 디코더열), 3은 센스 증폭기(센스 증폭기열), 4는 로컬 데이터 버스, 5는 글로벌 데이터 버스, 106은 데이터 버스 증폭기, 7은 로컬 데이터 버스 프리차지 회로, 8은 글로벌 데이터 버스 프리차지 회로, 9는 로컬 버스 스위치, 그리고 10은 라이트 증폭기를 나타내고 있다.
제1도에 나타낸 바와 같이 종래의 반도체 기억장치(DRAM의 메모리셀 어레이부)는 복수의 메모리셀 어레이(1), 워드 디코더(워드 디코더열)(2), 센스 증폭기(센스 증폭기열)(3), 로컬 데이터 버스(4) 및 글로벌 데이터 버스(5)를 구비하고 있다. 또, 종래의 반도체 기억장치는 데이터 판독시에 글로벌 데이터 버스(5)의 데이터를 증폭하는 데이터 버스 증폭기(106), 로컬 데이터 버스(4)를 프리 차지하는 로컬 데이터 버스 프리 차지 회로(7), 글로벌 데이터 버스(5)를 프리 차지하는 글로벌 데이터 버스 프리 차지 회로(8), 글로벌 데이터 버스(GDB, /GDB)(5)와 로컬 데이터 버스(LDB, /LDB)(4)와의 접속을 제어하는 로컬 버스 스위치(9) 및 메모리셀에 데이터를 기입하기 위한 라이트 증폭기(10)를 구비하고 있다.
제2도는 제1도의 반도체 기억 장치에서 센스 증폭기(3)의 일예를 나타낸 회로도이다.
제2도에 나타낸 바와 같이 센스 증폭기(3)는 래치형 센스 증폭기부(31), 컬럼 트랜스퍼 게이트(32), 비트선 쇼트 프리 차지 회로(33) 및 비트선 트랜스퍼 게이트(34)를 구비하여 구성되어 있다. 여기서, 참조 부호 BL, /BL은 상보 비트선, LDB, /LDB는 상보 로컬 데이터 버스, 그리고 CL은 컬럼 선택선을 나타내고 있다.
제3도는 제1도의 반도체 기억장치에서 데이터 버스 증폭기의 일예를 나타낸 회로도이고, 또 제4도는 제1도의 반도체 기억장치에서 데이터 버스 쇼트 프리 차지 회로(글로벌 데이터 버스 프리 차지 회로(8), 로컬 데이터 버스 프리 차지 회로(7))의 일예를 나타낸 회로도이다.
제3도와 제4도에 나타낸 바와 같이, 데이터 버스 증폭기 (106)와 글로벌 데이터 버스 프리 차지 회로(8)(로컬 데이터 버스 프리 차지 회로(7))는 각각 복수의 P 채널형 MOS 트랜지스터(PMOS 트랜지스터) 및 N 채널형 MOS 트랜지스터(NMOS 트랜지스터)로 구성되어 있다. 여기서, 참조 부호 DB, /DB는 상보의 데이터 버스(상보의 글로벌 데이터 버스(GDB, /GDB) 또는 상보의 로컬 데이터 버스 (LDB, /LDB)), PRE, /PRE는 상보의 프리 차지 제어 신호, Vpr은 프리 차지용 기준 전압, 그리고 ES는 이네이블 신호를 나타내고 있다. 또 참조부호 Vii는 고 전위 전원 전압(Vcc)을 나타내고 있고, 또한 Vss는 저전위 전원 전압을 나타내고 있다.
제5도는 제1도의 반도체 기억장치에서 데이터의 판독 시퀀스의 일예를 설명하기 위한 파형도이다. 여기서, 제5도에서는 데이터 버스 증폭기(106)가 디스에이블시에는 출력이 고레벨 “H”(데이터 『1』)가 되는 경우를 나타내고 있다. 또한 버스트(burst) 판독은 하나의 워드선으로 이어져 있는 메모리셀 데이터를 계속하여 판독하는 것으로, 예를 들어 싱크로너스 DRAM (SDRAM)에 채용되고 있는 판독 방식이다.
제5도에 나타낸 바와 같이, 종래의 반도체 기억장치에 있어서의 데이터의 버스트 판독 처리에서, 예를 들어 반도체 기억장치가 상보의 데이터 버스(DB, /DB) 및 상보의 비트선(BL, /BL)(BL0, /BL0∼BL3, /BL3)을 구비하여 구성되는 경우에는, 우선 비트선(BL, /BL)및 데이터 어스(DB, /DB)를 소정의 프리 차지 기간(Tpr)만 소정의 레벨(프리 차지용 기준 전압(Vpr))로 프리 차지해 놓고, 특히 상보의 비트선 또는 상보의 데이터 버스를 쌍을 이루는 상대와 동일한 전위로 프리 차지한다.
또한, 제4도 및 제5도에 나타낸 바와 같이, 데이터를 판독시에는 데이터가 비트선 쌍(BL, /BL)(BL0, /BL0∼BL3, /BL3)에 나타나면, 이것에 의하여 동일한 전위이었던 비트선쌍(BL, /BL)에 차전위가 발생하고, 이 차전위를 센스 증폭기(3)(래치형 센스 증폭기부(31))에서 어느 정도 증폭한 후에, 선택된 컬럼 어드레스에 대응하는 컬럼 트랜스퍼 게이트(32)를 열도록(온 상태로 함)되어 있다. 즉 컬럼 선택 신호(CL01∼CL3)를 순차적으로 부여함으로써 각 비트선쌍(BL0, /BL0∼BL3, /BL3)의 전위가 처음에는 프리 차지되어 동 전위이었던 로컬 데이터 버스쌍(DB, /DB)(LDB, /LDB : 4)으로 전송된다. 이 차전위는 로컬 데이터 버스 스위치(9)를 경유하여, 처음에는 프리 차지되어 동 전위이었던 한쌍의 글로벌 데이터 버스 DB, /DB (GDB, /GDB : 5)로 전송되어, 글로벌 데이터 버스 증폭기(데이터 버스 증폭기(106))에 의해 증폭되고, 또한 버퍼나 다른 증폭기 등을 통하여 외부로 판독 데이터로서 출력된다.
또한, 다음 데이터를 판독하는 경우에는 센스 증폭기(3)를 활성화 한 채로 로컬 데이터 버스(쌍)(4) 및 글로벌 데이터 버스(쌍)(5)를 프리 차지하여 계(系)를 초기화 한다. 그 후 컬럼 트랜스퍼 게이트(32)를 열고, 이 차전위를 로컬 데이터 버스(4) 및 글로벌 데이터 버스(5)에 전송하고, 글로벌 데이터 버스 증폭기(106)에 의해 증폭하여, 이하 마찬가지로 외부로 판독 데이터를 출력한다.
한편, 데이터를 기입하는 경우에는, 통상 미리 프리 차지된 글로벌 데이터 버스쌍(GDB, /GDB)(5) 및 로컬 데이터 버스쌍(LDB, /LDB)(4)의 상태로 부터 기입신호를 받아 활성화된 라이트 증폭기(10)가 글로벌 데이터 버스쌍을 구동하여, 예를 들어 데이터 『1』, 『0』에 따라서, 글로벌 데이터 버스(GDB, /GDB)(DB, /DB : 5)를 각각 고전위 전원 전압(Vii)(Vcc) 및 저전위 전원 전압(Vss)으로 완전히 진폭시킨다. 이 글로벌 데이터 버스쌍의 정보(『1』, 『0』)는 선택된 로컬 데이터 버스 스위치(9)를 경유하여 로컬 데이터 버스쌍(LDB, /LDB)(DB, /DB : 4 )으로 통상 레벨 손실이 생기지 않게 전송되고, 상기 한쌍의 로컬 데이터 버스는, 예를 들어 데이터 『1』, 『0』에 따라서, 로컬 데이터 버스(LDB, /LDB)를 각각 고전위 전원 전압(Vii) 및 저전위 전원 전압(Vss)으로 완전히 진폭시킨다.
또한, 이 로컬 데이터 버스쌍의 정보( 『1』, 『0』)는 컬럼 어드레스에 대응하여 선택된 컬럼 트랜스퍼 게이트(32)를 거쳐서 선택된 센스 증폭기(3)에 전송된다. 실제로는 컬럼 트랜스퍼 게이트(32)를 사이에 끼우고, 데이터 버스와 센스 증폭기중 몇개의 비(용량비·트랜지스터의 Gm 비)를 만족하도록 되어 있고, 이 데이터 버스의 정보에 의해 센스 증폭기(3)의 반전(기입)이 행해지게 된다. 그 결과, 센스 증폭기에 연결하는 비트선 쌍이 반전하고, 비트선에 연결되어 있고 워드선에 의해 선택되어 있는 메모리셀에 데이터가 기입된다.
그런데, 본 발명자들(본 출원인)은 판독의 고속화의 관점에서, 일본국 특원평 9-262507호에서 데이터 버스의 데이터 전송에 파셜 리스폰스 디텍션(PRD : Partial Response Detection PRD) 방식을 채용하여, 상기 컬럼의 연속한 기간중의 프리 차지가 불필요한 고속 판독방식을 제안하였다.
PRD는 본 발명자들이 발명한 칩 사이의 데이터 전송의 고속화를 위한 인터페이스(interface)방식이고, 예를 들어, H. Tamura, M. Saito, K. Gotoh, S. Wakaya ma, J. Ogawa, Y. Kato, M. Taguch i, T. Imamura, “Partial Response Detection Technique for Driver Power Redution in High-Speed Memory-to-Processor Comunications”, 1997 IEEE International Solid-State Conference, ISSC97/SESSION 20/CLOCKING AND I/O/PAPER SA 20. 7, pp 342-343이 참조된다.
여기서, PRD 방식이란 전술한 바와 같이, 대역 제한된 전송로에 대역 이상의 신호를 전송하고자 하면 신호의 부호간 간섭 성분에 의해 신호가 교란되어 버리지만, 부호간 간섭 성분을 제거(추정)함으로써, 교란된 신호를 재생하는(즉, 교란된 신호로부터 데이터를 정확하게 생성한다) 방식이다. 이 PRD 방식은 부호간 간섭 성분을 제거함과 동시에 부호간 간섭 성분의 제거 과정에서 자기 자신이 참조레벨을 만들어 내기 때문에, 숨겨진 특성으로 전송로의 프리 차지를 행하지 않고 데이터를 전송하는 것도 가능하게 된다. 따라서 이 프리 차지 없이 데이터를 전송할 수 있는 특성을, 데이터 버스의 프리 차지 시간을 데이터 리드 사이클로부터 제거하는 것에 적용한다.
또한, PRD 방식을 사용하면, 앞 사이클의 데이터가 전송로상에 남아 있더라도, 그 앞의 데이터가 수신측에 도달한 후에, 다음 데이터가 도달하기만 하면, 데이터가 어느 정도 오버랩되는 것도 허용된다. 즉, 이 특성을 메모리의 버스에 적용할 경우, 어느 정도의 컬럼 선택 게이트의 선택 오버랩도 허용되게 된다. 또 PRD 방식은 버스의 진폭이 작아지고, 또한 프리 차지도 원리적으로는 없앨(없애지 않더라도 좋지만) 수 있기 때문에, 버스의 충방전에 의한 소비전력을 저감할 수도 있다. 또한 PRD 방식에 의해 데이터 속도의 증대를 회로상의 설계로 가능하게 되고, 더욱이 종래의 메모리의 코어부(센스 증폭기, 메모리셀 어레이, 워드디코더 등)에 큰 변경을 가할 필요도 없다.
제6도는 관련 기술인 PRD 방식의 상보형 증폭기의 동작을 설명하기 위한 도면이고, 제6(a)도는 부호간 간섭 성분 제거 준비 동작겸 오토 제로 동작을 나타낸 것이고, 제6(b)도는 신호 판정 동작을 나타내고 있다. 여기서, PRD 방식의 상보형 증폭기(206)는 인터리브 동작을 하는 2개의 PRD 증폭기(261, 262)와 한쪽 PRD 증폭기의 출력을 교대로 선택하는 멀티플렉서(MUX)(266)를 구비하여 구성되어 있다. 또한 각 PRD 증폭기(261)(262)는 차동 증폭기(264), 증폭기용 프리 차지 회로(265) 및 PRD 기능 부분(266)을 구비하여 구성되어 있다.
우선, 제6(a)도에 나타낸 바와 같이 제 1 타이밍(인터리브의 한쪽 기간)에서, 부호간 간섭 성분의 추정 동작과 함께 차동 증폭기(264)의 한쪽 입력과 출력을 전기적으로 단락함으로써 차동 증폭기(264) 자신의 입력 옵셋을 제거하는 동작을 행한다. 이 때 차동 증폭기(264)의 다른쪽 입력은, 동시에 프리 차지 회로(264)에 의해서 이 차동 증폭기(264)가 고감도가 되는 레벨(Vpr)로 프리 차지된다.
다음에 제6(b)도에 나타낸 바와 같이, 제 2 타이밍(인터리브의 다른쪽 기간)에는 데이터의 판정 동작(부호간 간섭 성분 제거 동작)이 행해진다. 이 때에는 차동증폭기(264)의 입출력 사이의 단락은 끊어지고, 또 프리 차지 회로(265)에 의한 프리 차지도 정지되어 있다.
이와 같이, 제6도에 나타낸 PRD 방식의 상보형 증폭기의 동작에서는 상보형 차동 증폭기의 결점인 입력 옵셋의 제거 기능(오토 제로 기능)이 설정되고, 이 입력 옵셋의 제거에 의해서 미소한 신호를 검출하여 재생 및 증폭할 수 있게 되어있다.
제7도는 종래 및 관련 기술의 반도체 기억 장치의 판독 동작을 설명하기 위한 도면이고, 제7(a)도는 제1도에 나타낸 종래의 반도체 기억장치(종래의 데이터 버스 증폭기(6)를 사용한 것)의 판독 동작을 나타내고, 또 제7(b)도는 제6도에 나타낸 관련 기술인 반도체 기억장치(PRD 방식의 데이터 버스 증폭기(206)를 사용한 것)의 판독동작을 나타내고 있다.
우선, 제7(a)도에 나타낸 바와 같이, 일반적인 데이터 버스 증폭기(106)를 사용한 종래의 반도체 기억 장치에서는 버스(로컬 데이터 버스 및 글로벌 데이터 버스)의 프리 차지, 즉 초기화 동작을 판독하여 데이터 마다 매회 행해야 한다. 이 때문에, 클록에 동기하여 데이터를 출력할 경우에도 이들 버스는 통상 용량이 크고 프리 차지에 Tpr의 시간이 필요하게 되고, 예를 들어 클록 주기의 약 절반의 시간이 버스의 프리 차지 시간으로 되어 있다.
이것에 대해서 제7(b)도에 나타낸 바와 같이, PRD 방식 데이터 버스 증폭기(206)를 사용한 관련 기술인 반도체 기억 장치에서는 제7(a)도의 프리 차지 시간(Tpr)이 불필요하고, 또한 시간적인 각 컬럼 선택 게이트의 선택(컬럼 선택 신호(CL0, CL1, CL2‥‥을 출력하는 타이밍)를 오버랩시킴으로써, 반도체 기억 장치로부터 판독되는 데이터 속도를 대폭 향상시킬 수 있게 되어 있다.
제8도는 관련 기술인 PRD 방식의 데이터 버스를 적용한 반도체 기억장치의 일예를 모식적으로 나타낸 블록도이다. 제8도에 있어서, 참조 부호 1은 메모리셀 어레이, 2는 워드 디코더(워드 디코더 열), 3은 센스 증폭기(센스 증폭기 열), 4는 로컬 데이터 버스, 5는 글로벌 데이터 버스, 7은 로컬 데이터 버스 프리 차지 회로, 8은 글로벌 데이터 버스 프리 차지 회로, 9는 로컬 데이터 버스 스위치, 10은 라이트 증폭기, 11은 센스 증폭기 드라이버, 12는 컬럼 디코더(컬럼 디코더열), 그리고 206은 PRD 방식 데이터 버스 증폭기(PRD 방식의 상보형 글로벌 데이터 버스 증폭기)를 나타내고 있다.
제8도에 나타낸 바와 같이, 본 관련 기술인 반도체 기억 장치(DRAM의 메모리셀 어레이부)는 복수의 메모리셀 어레이(1), 워드 디코더(2), 센스 증폭기(3), 로컬 데이터 버스(4) 및 글로벌 데이터 버스(5)를 구비하고 있다. 또, 본 관련 기술인 반도체 기억장치는 데이터 판독시에 글로벌 데이터 버스(7)의 데이터를 증폭하는 PRD 방식 데이터 버스 증폭기(206), 로컬 데이터 버스(4)를 프리 차지하는 로컬 데이터 버스 프리 차지 회로(7), 글로벌 데이터 버스(5)를 프리 차지하는 글로벌 데이터 버스 프리 차지 회로(8), 글로벌 데이터 버스(5)와 로컬 데이터 버스(4)와의 접속을 제어하는 로컬 데이터 버스 스위치(9) 및 메모리셀에 데이터를 기입하기 위한 라이트 증폭기(10)를 구비하고 있다. 또한, 본 반도체 기억장치는 후술한 바와 같이, 컬럼 트랜스퍼 게이트를 선택하는 컬럼 디코더(112) 및 센스 증폭기(3)를 구동하는 센스 증폭기 드라이버(111)를 구비하여 구성되어 있다. 여기서, 로컬 데이터 버스 스위치(9)는 예를 들어 NMOS 및 PMOS의 상보의 트랜스퍼 게이트로 구성되어 있다.
제9도는 제8도의 반도체 기억 장치에서 버스 증폭기(206)의 일예를 나타낸 도면이다. 여기서, 제8도의 글로벌 데이터 버스(5)는 제9도에서의 상보 버스(B, /B)에 대응하고 있다.
제9도에 나타낸 바와 같이, 버스 증폭기(PRD 방식 데이터 버스 증폭기)(206) 상보형의 차동 버스 증폭기로서 구성되어, 제 1 및 제 2 PRD 증폭기(261, 262)와 멀티플렉서(MUX)(263)를 구비하여 구성되어 있다. 여기서, 버스 증폭기(206)는 2개의 PRD 증폭기(261, 262)를 인터리브시켜서, 교대로 신호의 재생 및 증폭을 행하여 고속으로 신호 전송을 행하게 되어 있다. 즉, 한쪽의 PRD 증폭기(제 1 PRD 증폭기(261))에서 부호간 간섭 성분의 추정을 행하는 동시에, 다른쪽의 PRD 증폭기(제 2 PRD 증폭기(262))에서 데이터의 판정을 행하고, 다음 타이밍에서는 한쪽의 PRD 증폭기(제 1 PRD 증폭기(261))에서 데이터의 판정을 행하는 동시에, 다른쪽의 PRD 증폭기(제 2 PRD 증폭기(262))에서 부호간 간섭 성분의 추정을 행하는 인터리브 동작에 의해 고속 데이터 전송을 가능하게 하고 있다.
여기서, 부호간 간섭 성분 추정 동작을 행하고 있는 쪽의 PRD 증폭기에서는 그 PRD 증폭기의 프리 차지도 동시에 행하고 있다. 이 프리 차지 시간은 인터리브의 데이터 판독후의 시간에서 행하고 있고, 데이터 전송 사이클에는 영향을 주는 일은 없다. 제10도는 제9도의 버스 증폭기에서 PRD 증폭기의 구성 단위(261, 262)의 일예를 나타낸 회로도이다.
제10도에 나타낸 바와 같이, 각 PRD 증폭기(261, 262)는 제어 신호(ø 1, ø 2, /ø 1, /ø 2)에 의해 스위치 제어되는 4개의 트랜스퍼 게이트 및 4개의 커패시터(C10a, C10b, C20a, C20b)를 구비한 PRD 기능 부분(266), 상기 PRD 기능 부분(266)의 후단에 설치된 차동 증폭기(264) 및 증폭기용 프리 차지 회로(265)를 구비하여 구성되어 있다. 여기서, 차동 증폭기(264)는 커런트 미러형의 차동 증폭기로 구성되어 있고, 이네이블 신호(en)(en1, en2)에 의해 제어되는 PMOS 트랜지스터의 소스에 대하여 소정의 프리 차지 전압(Vpr′)이 인가되도록 되어 있다. 또한 프리 차지 회로(265)는 커런트 미러형의 차동 증폭기(264)의 한쪽 입력에만 설치되고, 다른쪽 입력과 출력을 제어신호(ø 1, /ø 1)에 의해서 스위치 제어되는 트랜스퍼 게이트에 접속하도록 되어 있다. 또한 증폭기용 프리 차지 회로(265)는 제어 신호(ø 1, /ø 1)에 의해 프리 차지 제어되도록 되어 있다.
여기서, 커패시터(C10a, C10b)의 값을 C10로 하고, 커패시터(C20a, C20b)의 값을 C20으로 하면, 이들의 커패시터 값(C10, C20)을 다음 식 : C10/(C10+C20) = (1+exp(-T/τ))/2 을 만족하도록 정하면 부호간 간섭 성분은 이론적으로는 완전히 추정(제거)할 수 있다. 다만, 이상 상태에서는 이 식을 만족하도록 하면 좋으나, 실제로는 기생 용량 등이 들어가기 때문에, 이 식을 만족시키는데 가까운 값의 용량비로 설정하게 된다. 여기서, t는 버스(200)의 시정수를 나타내고, T는 1 비트 분의 데이터가 버스에 나타나는 시간 또는 1 비트 분의 주기를 나타내고 있다.
제11도는 제9도의 버스 증폭기에서의 멀티플렉서(MUX)(263)의 일예를 나타낸 회로도이다. 제11도에 나타낸 바와 같이, 멀티플렉서(263)는 제어 신호(ø 1′, /ø 1′, ø 2′, /ø 2′)에 의해 제어되는 2개의 트랜스퍼 게이트 및 인버터로 구성되어, PRD 증폭기(261, 262)의 출력을 교대로 선택하여 출력하게 되어 있다.
또한, 센스 증폭기(3)는 제2도를 참조하여 설명한 종래의 반도체 기억 장치에서의 센스 증폭기와 같다.
제12도는 제8도의 반도체 기억장치에서의 버스 및 버스 증폭기 동작 파형의 일예를 나타낸 도면이고, 버스트 길이 8(8 비트 단위: CL0∼CL7)의 판독 동작을 나타내고 있다. 여기서, 제어 신호(ø 1′, /ø 1′, ø 2′, /ø 2′)는 제어 신호(ø 1, /ø 1, ø 2, /ø 2)와 동일한(약간 타이밍이 다름)신호로 되어 있다.
제12도에 나타낸 바와 같이, 제8도에 나타낸 반도체 기억장치(PRD 방식 데이터 버스 증폭기(206)를 갖는 DRAM)은 PRD 증폭기(261, 262)는 제어 신호(ø 1, /ø 1)(ø 1′, /ø 2′)에 의해서 인터리브 구동되어, MUX(263)에 의해 PRD 증폭기(261, 262)의 출력이 교대로 선택되어, 데이터 버스 증폭기(206)의 출력(C : 판독 데이터)이 출력되도록 되어 있다.
또, PRD 방식 데이터 버스 증폭기(206)는 데이터 버스(B, /B)(200 : 5)상에 데이터가 없는 경우에는, 프리 차지 제어 신호(PRE)가 고레벨 “H”로 되어 데이터 버스의 프리 차지를 행하게 되어 있지만, 버스의 프리 차지를 완전히 하지 않도록 구성할 수도 있고, 이 경우에는 로컬 데이터 버스 및 글로벌 데이터 버스의 쇼트 프리 차지 스위치 등이 불필요하게 된다. 또한, 프리 차지를 선택적으로 행하는 것도 가능하고, 곧 다음 리드(판독 동작)가 시작되는 것을 알수 있는 경우에는 프리 차지를 하지 않거나 버스의 프리 차지 커맨드를 외부에서 공급하여 프리 차지를 하거나 또는 프리 차지가 라이트(기입 동작) 전에만 행해져 라이트 증폭기(10)의 동작이 원활히 행해지도록 한 선택적인 동작 사양도 가능하다. 또한, 버스 증폭기(206)(PRD 증폭기(261, 262)는 오토 제로 기능을 갖고 있기 때문에, 데이터선에 나타나는 전압 변화가 미소한 경우에도 데이터의 검출 및 증폭을 행할 수 있게 되어 있다.
또한, 데이터 버스 증폭기(206)는 버스(B, /B)와 버스 증폭기 내의 커런트 미러 증폭기(차동 증폭기(264))의 입력과의 사이에 커패시터가 삽입되기 때문에, 증폭기의 입력을 이 커런트 미러 증폭기의 감도가 가장 큰 곳에 설정할 수 있고, 그 결과, 더 미소한 전위 변화를 증폭할 수 있게 된다.
여기서, 오토 제로 동작 및 프리 차지 동작은 인터리브의 데이터 판독 후의 시간에서 행하고 있기 때문에, 데이터 전송 사이클에는 영향을 주지 않도록(여분으로 시간이 걸리는 것은 아님)되어 있다. 또한, 제12도에 나타낸 바와 같이 제 1 PRD 증폭기(261)에 공급되는 이네이블 신호(en1)는 제 2 PRD 증폭기(262)에 공급되는 이네이블 신호(en2) 보다도 1 비트분 지연된 타이밍으로 출력되어, MUX(263)로부터 불필요한 신호가 출력되는 것을 방지하도록 되어 있다.
상술한 바와 같이, PRD 기술을 적용한 관련 기술의 반도체 기억장치는 버스의 프리 차지 시간을 없애 신호의 전송을 행할 수 있기 때문에, 예를 들어, 판독시의 데이터 전송 레이트를 2배 이상으로 할수 있다. 그러나 이 PRD기술을 적용한 반도체 기억장치에는 이하에 나타낸 바와 같은 해결해야 할 과제가 있다.
우선, 통상의 DRAM 같은 구조에서는, ROW 블록(로우측의 메모리셀 어레이 블록)이 전환될 때에, 컬럼이 연속하는 심리스 판독(Seamless Read)이 도중에 끊겨 버려, 그 ROW 블록 리셋트 시간도 포함되고, 다음 ROW 블록이 억세스되기까지 긴 로우측의 억세스 레이턴시(Access Latency)가 필요하게 된다.
또한, 고속 동작을 도모하기 위해서, 단시간에 ROW 블록 사이의 버스 스위치를 전환하여 컬럼의 심리스 동작을 행하게 하는 경우에, 제1도에 나타낸 것과 같은 종래의 반도체 기억장치(통상의 데이터 버스 증폭기를 사용한 것)에서는 로디코더가 대응할 수 없고, 또한, 리세트 상태가 되는 ROW 블록과 이들로 부터 활성화하는 로(ROW) 블록의 양자 버스에서 동일한 컬럼 선택 신호(CL)가 공통으로 입력되어, 비선택 센스 증폭기(S/A)가 잘못된 기입 동작을 행할 위험이 있다. 또한, PRD 방식이 아닌 버스 증폭기를 사용하고 있으면, 전 사이클의 이력을 받은 버스정보의 잔류 전압치가 노이즈로 되어, 고속 프리 차지를 행하지 않는 한 버스 증폭기가 오동작을 일으키는 경우도 있어, 심리스 동작의 고속화에는 무리가 있다.
한편, 버스 증폭기에 PRD 방식을 적용한 경우(PRD 방식 데이터 버스 증폭기를 사용한 반도체 기억 장치)에서도, 단시간에 ROW 블록간의 버스 스위치를 전환하여 컬럼의 심리스 동작을 행하게 하면, 역시 로우 디코더가 대응할 수 없고, 또한 상기 비선택 센스 증폭기가 잘못된 기입 동작을 행할 위험은 컬럼 선택 신호(CL)의 펄스폭이 길 경우에는, 동일하게 문제가 된다. 또한 이 비선택의 센스 증폭기의 오 기입의 문제는 기입 증폭기(라이트 증폭기)에서도 문제가 되기 때문에, 판독 증폭기(데이터 버스 증폭기)에 PRD 방식을 적용하는 것만으로는 반도체 기억 장치 전체의 고속화를 행할 수는 없다. 또한, 전 사이클의 이력을 받은 버스 정보의 잔류 전압치가 노이즈로 되는 문제는 어떤 정보(LSI 정보)의 기억에 대해서, 노이즈가 되는 큰 역정보가 PRD 방식 버스 증폭기로 입력될 가능성이 있어, 전환 직후의 버스 증폭기가 정확하게 정보를 검출하기 위해서는 센스 증폭기가 고속으로 버스(버스 쌍)에 정보를 공급하고, 단시간에 버스 쌍의 차전압을 소정 크기 이상으로 해야하고, 본래의 PRD 방식의 적용에 의해 얻은 고속 성능이 전환 시점의 대기시간 때문에 제한되어 즉, 사이클 타임의 수행이 제지된다.
또한, PRD 방식을 데이터 버스 증폭기에 적용하여 고속 판독을 가능하게 한 경우에도, 기입 동작측은 전혀 고속화되지 않는다. 즉, 기입 동작은 라이트 증폭기의 정보가 판독 동작과는 반대로 글로벌 데이터 버스→로컬 데이터 버스 스위치→로컬 데이터 버스→컬럼 게이트→센스 증폭기→비트선 쌍→메모리셀이라는 흐름으로 전송되기 때문에, PRD 방식을 데이터 버스 증폭기에 적용하더라도, 당연하지만, 기입 동작을 고속화 할 수는 없다.
본 발명은 상술한 종래 또는 관련 기술로서의 반도체 기억장치가 갖는 과제에 비추어 된 것으로서, 연속적(심리스)인 컬럼 판독을 가능하게 함과 동시에, 판독 동작 뿐만 아니라 기입 동작도 고속화하여 반도체 기억 장치의 전체적인 속도를 향상시키는 것을 주된 목적으로 한다.
제1도는 종래의 반도체 기억장치의 일예를 모식적으로 나타낸 블록도.
제2도는 제1도의 반도체 기억장치의 센스 증폭기의 일예를 모식적으로 나타낸 회로도.
제3도는 제1도의 반도체 기억장치에서 데이터 버스 증폭기의 일예를 나타낸 회로도.
제4도는 제1도의 반도체 기억장치에서 데이터 버스 쇼트 프리차지 회로의 일예를 나타낸 회로도.
제5도는 제1도의 반도체 기억장치에서 데이터 판독 시퀀스의 일예를 나타낸 회로도.
제6도는 관련 기술인 PRD 방식의 상보형 증폭기의 동작을 설명하기 위한 도면.
제7도는 종래 및 관련 기술의 반도체 기억장치에서 판독동작을 설명하기 위한 도면.
제8도는 관련 기술인 PRD 방식의 데이터 버스를 적용한 반도체 기억장치의 일예를 모식적으로 나타낸 블록도.
제9도는 제8도의 반도체 기억장치에서 버스 증폭기의 일예를 나타낸 도면.
제10도는 제9도의 버스 증폭기에서 PRD 증폭기의 구성 단위의 일예를 나타낸 회로도.
제11도는 제9도의 버스 증폭기에서 멀티플렉서의 일예를 나타낸 회로도.
제12도는 제8도의 반도체 기억장치에서 버스 및 버스 증폭기의 동작 파형의 일예를 나타낸 도면.
제13도는 본 발명이 적용되는 신호 전송 시스템의 제 1 실시예에 의한 계층화 버스의 구성을 개념적으로 나타낸 도면.
제14도는 본 발명이 적용되는 신호 전송 시스템의 제 2 실시예에 의한 분기 버스의 구성을 개념적으로 나타낸 도면.
제15도는 관련 기술의 신호 전송 시스템에서 PRD 방식의 데이터 버스 증폭기의 일예를 개략적으로 나타낸 도면.
제16도는 제15도의 데이터 버스 증폭기를 적용한 과제를 설명하기 위한 신호 전송 시스템에서 동작 파형의 일예를 나타낸 도면.
제17도는 제15도의 데이터 버스 증폭기를 적용한 경우의 과제를 설명하기 위한 신호 전송 시스템에서 동작 파형의 다른 예를 나타낸 도면.
제18도는 본 발명의 신호 전송 시스템에서 PRD 방식의 데이터 버스 증폭기의 일예를 개략적으로 나타낸 도면.
제19도는 제18도의 데이터 버스 증폭기를 적용한 신호 전송 시스템에서 동작 파형의 일예를 나타낸 도면.
제20도는 본 발명이 적용되는 반도체 기억장치의 구성예를 나타낸 블록도.
제21도는 본 발명이 적용되는 신호 전송 시스템의 제 3 실시예에 의한 계층화 버스의 구성을 개념적으로 나타낸 도면.
제22도는 본 발명이 적용되는 신호 전송 시스템의 제 4 실시예에 의한 분기 버스의 구성을 개념적으로 나타낸 도면.
제23도는 본 발명의 신호 전송 시스템에서 PRD 방식의 데이터 버스 증폭기의 다른 예를 개략적으로 나타낸 도면.
제24도는 제23도의 데이터 버스 증폭기의 PRD 컴퍼레이터를 나타낸 도면.
제25도는 제23도의 데이터 버스 증폭기를 적용한 신호 전송 시스템에서 동작 파형의 일예를 나타낸 도면.
제26도는 제23도의 데이터 버스 증폭기를 적용한 신호 전송 시스템에서 특징적인 동작을 설명하기 위한 파형도.
제27도는 제21도에 나타낸 제 3 실시예의 변형예에 의한 계층화 버스의 구성을 개념적으로 나타낸 도면.
제28도는 본 발명이 적용되는 신호 전송 시스템의 제 5 실시예에 의한 PRD 방식의 데이터 버스 증폭기를 개략적으로 나타낸 도면.
제29도는 제28도의 데이터 버스 증폭기에서 PRD 컴퍼레이터를 나타낸 도면.
제30도는 제28도의 데이터 버스 증폭기의 동작의 일예를 설명하기 위한 도면.
제31도는 제28도의 데이터 버스 증폭기의 변형예를 나타낸 도면.
제32도는 제31도의 데이터 버스 증폭기의 동작의 일예를 설명하기 위한 파형도.
제33도는 본 발명이 적용되는 반도체 기억장치의 라이트 증폭기의 일예를 나타낸 회로도.
제34도는 본 발명이 적용되는 반도체 기억장치에서 라이트 증폭기의 다른 예를 나타낸 회로도.
제35도는 본 발명이 적용되는 신호 전송 시스템의 제 6 실시예에 의한 계층화 버스의 구성을 개념적으로 나타낸 도면.
제36도는 본 발명이 적용되는 신호 전송 시스템의 제 7 실시예에 의한 반도체 기억장치의 구성예를 나타낸 블록도.
제37도는 제36도의 반도체 기억장치에서 동작 파형의 일예를 나타낸 도면.
제38도는 제36도의 반도체 기억장치에서 로우 블록의 구성예를 나타낸 블록도.
제39도는 제38도의 동작 시퀀스의 일예를 설명하기 위한 파형도.
제40도는 본 발명이 적용되는 신호 전송 시스템의 제 8 실시예에 의한 반도체 기억장치의 구성예를 나타낸 블록도.
제41도는 제40도에 나타낸 제 8 실시예에서 래치회로를 나타낸 블록도.
제42도는 제41도에 나타낸 래치회로의 일예를 나타낸 블록 회로도.
제43도는 제42도에 나타낸 래치 회로의 동작의 일예를 설명하기 위한 파형도.
제44도는 제40도에 나타낸 제 8 실시예에서 로우 블록의 구성을 확대하여 나타낸 블록도.
제45도는 제40도에 나타낸 제 8 실시예의 반도체 기억장치의 동작 시퀀스의 일예를 설명하기 위한 파형도.
제46도는 제40도에 나타낸 제 8 실시예의 반도체 기억장치의 동작 상태를 나타낸 도면(그의 1도).
제47도는 제40도에 나타낸 제 8 실시예의 반도체 기억장치의 동작 상태를 나타낸 도면(그의 2도).
제48도는 본 발명에 적용되는 신호 전송 시스템의 제 9 실시예에 의한 반도체 기억장치의 메인 워드 디코더의 구성예를 나타낸 블록 회로도.
제49도는 본 발명이 적용되는 신호 전송 시스템의 제 9 실시예에 의한 반도체 기억장치의 서브 워드 프리 디코드 어드레스 래치회로의 구성예를 나타낸 블록 회로도.
제50도는 본 발명이 적용되는 신호 전송 시스템의 제 10 실시예에 의한 계층화 버스의 구성을 개념적으로 나타낸 도면.
제51도는 제50도의 신호 전송 시스템에서 동작 파형의 일예를 나타낸 도면.
제52도는 본 발명이 적용되는 신호 전송 시스템의 제 11 실시예에 의한 버스 레벨 설정 회로의 구성을 나타낸 회로도.
제53도는 제52도의 버스 레벨 설정 회로의 동작을 설명하기 위한 도면.
제54도는 본 발명이 적용되는 갭리스(gapless) 기입 동작의 기본 개념을 설명하기 위한 계층화 버스의 구성예를 나타낸 도면.
제55도는 본 발명이 적용되는 갭리스 기입 동작의 기본 개념을 설명하기 위한 분기 버스의 구성예를 나타낸 도면.
제56도는 본 발명이 적용되는 신호 전송 시스템의 제 12 실시예에 의한 반도체 기억장치의 구성예를 나타낸 블록도.
제57도는 제56도의 반도체 기억장치에서 기입 동작의 시퀀스를 나타낸 도면(그의 1도).
제58도는 제56도의 반도체 기억장치에서 기입 동작의 시퀀스를 나타낸 도면(그의 2도).
제59도는 제56도의 반도체 기억장치에서 기입 동작의 시퀀스를 나타낸 도면(그의 3도).
제60도는 제56도의 반도체 기억장치에서 기입 동작의 시퀀스를 나타낸 도면(그의 4도).
제61도는 제56도의 반도체 기억장치에서 기입 동작의 시퀀스를 나타낸 도면(그의 5도).
제62도는 제56도의 반도체 기억장치에서 기입 동작의 시퀀스를 나타낸 도면(그의 6도).
제63도는 제56도의 반도체 기억장치에 적용되는 비트선의 상승을 둔화시키는 회로의 일예를 나타낸 회로도.
제64도는 제56도의 반도체 기억장치에 적용되는 비트선의 상승을 단계적으로 행하게 하는 회로의 일예를 나타낸 회로도.
제65도는 제64도의 회로에 사용하는 신호 레벨을 나타낸 도면.
제66도는 제56도의 반도체 기억장치에 적용되는 비트선의 상승을 단계적으로 행하게 하는 회로의 다른 예를 나타낸 회로도.
제67도는 제63도, 제64도 및 제66도의 회로에 의한 비트선의 상승 모양을 나타낸 도면.
제68도는 제56도의 반도체 기억장치에서 기입 동작의 일예를 나타낸 파형도.
제69도는 제56도의 반도체 기억장치에 적용되는 센스 증폭기 및 컬럼 트랜스퍼게이트의 각 트랜지스터의 관계를 설명하기 위한 도면.
제70도는 본 발명이 적용되는 신호 전송 시스템의 제 13 실시예에 의한 반도체 기억장치의 동작의 일예를 설명하기 위한 도면.
제71도는 본 발명이 적용되는 신호 전송 시스템의 제 14 실시예에 의한 반도체 기억장치의 동작의 일예를 설명하기 위한 도면.
제72도는 본 발명이 적용되는 신호 전송 시스템의 제 15 실시예에 의한 반도체 기억장치의 구성예를 나타낸 블록도.
제73도는 제72도에 나타낸 제 15 실시예의 반도체 기억장치의 기입 동작의 일예를 나타낸 도면(그의 1도).
제74도는 제72도에 나타낸 제 15 실시예의 반도체 기억장치의 기입 동작의 일예를 나타낸 도면(그의 2도).
제75도는 본 발명이 적용되는 신호 전송 시스템의 제 16 실시예에 의한 반도체 기억장치의 구성예를 나타낸 블록도.
제76도는 본 발명이 적용되는 신호 전송 시스템의 제 17 실시예에 의한 반도체 기억장치에서 컬럼 선택 신호 발생회로의 일예를 나타낸 회로도.
제77도는 본 발명이 적용되는 신호 전송 시스템의 제 18 실시예에 의한 반도체 기억장치에서 로컬 데이터 버스의 프리차지 레벨을 나타낸 도면.
* 도면의 주요부분에 대한 부호의 설명
1 : 메모리셀 어레이 2 : 워드 디코더(워드 디코더열)
2′ : 메인 워드 디코더(MWDEC) 3 : 센스 증폭기(센스 증폭기열)
4 : 로컬 데이터 버스(LDB ; LDB /LDB)
5 : 글로벌 데이터 버스(GDB ; GDB, /GDB)
6 : PRD 방식 데이터 버스 증폭기 7 : 로컬 데이터 버스 프리차지 회로
8 : 글로벌 데이터 버스 프리차지 회로 9 : 데이터 버스 스위치(DBSW)
10 : 라이트 증폭기(WA) 11 : 센스 증폭기 드라이버
12 : 컬럼 디코더(CDEC) 13 : PRD 펄스 발생 회로
14 : 로컬 데이터 버스 스위치용 펄스 생성 회로
15 : 로우 블록 상태 래치 회로 61, 62 : PRD 컴퍼레이터
63 : 멀티플렉서(MUX)
본 발명에 의하면, 분기 구조 또는 계층 구조로 구성되고, 상기 구조를 전환할 수 있는 복수의 신호 전송로와, 상기 복수의 각 신호 전송로에 접속되어 소정의 데이터를 판독하는 적어도 하나의 대상 유닛과, 상기 신호 전송로에 접속되어 상기 신호 전송로가 상기 복수의 신호 전송로 사이에서 전환될 때에 받는 노이즈를 저감하여, 상기 신호전송로가 전환될 때 부호간 간섭 성분 제거 동작을 원활화 하는 부호간 간섭 성분을 제거하는 회로를 가지는 판독 회로를 구비하고, 앞의 데이터에 의해서 생성되는 부호간 간섭 성분을 제거하는 것에 의해 상기 신호 전송로의 프리 차지를 매 비트마다 행하지 않고, 상기 데이터를 상기 신호 전송로에 전송하는 것을 특징으로 하는 신호 전송 시스템이 제공된다.
또한, 본 발명에 의하면, 상기 신호 전송로의 응답 시간이, 전송되는 부호의 길이와 동등 이상의 길이로 설정되도록 되어 있는 것을 특징으로 하는 신호 전송 시스템이 제공된다.
또한, 본 발명에 의하면, 동일한 신호 전송로로부터 연속한 데이터를 전송할 때에는 매 비트마다 신호 전송로의 프리 차지를 행하지 않으며, 상기 신호 전송로의 전환 이전 기간 및 데이터 전송을 연속하여 행하지 않는 기간에는 상기 복수의 신호 전송로의 일부를 소정 전압 레벨로 프리 차지하는 것을 특징으로 하는 신호 전송 시스템이 제공된다.
또한, 본 발명에 의하면, 상기 신호 전송로가 제 1 신호 전송로로부터 제 2 신호 전송로로 전환될 때에는, 상기 신호 전송로가 전환되기 전에, 다음에 선택될 상기 제 2 신호 전송로를 소정 전위 레벨로 프리 차지 하도록 한 것을 특징으로 하는 신호 전송 시스템이 제공된다.
또한, 본 발명에 의하면, 상기 판독 회로는 부분 응답 검출 방식을 적용한 회로이고, 상기 부분 응답 검출 방식을 적용한 판독 회로는 상기 신호전송로가 전환될 때 부호간 간섭 성분 제거를 입력의 용량치를 변화시킴으로써 보정하는 것을 특징으로 하는 신호 전송 시스템이 제공된다.
또한, 본 발명에 의하면, 상기 부분 응답 검출방식을 적용한 판독 회로는 이전에 수신한 신호로부터 부호간 간섭을 추정하는 부호간 간섭 추정 수단과, 상기 추정된 부호간 간섭을 현재 수신한 신호로부터 빼서 현재 수신된 신호의 논리적 판정을 행하는 판정 수단을 구비하는 것을 특징으로 하는 신호 전송 시스템이 제공된다.
또한, 본 발명에 의하면, 상기 부분 응답 검출 방식을 적용한 판독 회로는 서로 병렬로 설치된 제 1 및 제 2 부분 응답 검출 증폭기를 구비하고, 상기 제 2 부분 응답 검출 증폭기는 데이터의 판정 동작을 행하고 있는 동안에, 상기 제 1 부분 응답 검출 증폭기가 부호간 간섭 추정 동작을 행하고, 다음 타이밍에서는 상기 제 2 부분 응답 검출 증폭기는 부호간 간섭 추정 동작을 행하는 동안에 상기 제 1 부분 응답 검출 증폭기는 데이터의 판정 동작을 행하는 것을 특징으로 하는 신호 전송 시스템이 제공된다.
또한, 본 발명에 의하면, 상기 신호 전송로는 상보 버스로 구성되고 상기 판독 회로는 상보 버스 증폭기로 구성되어 있는 것을 특징으로 하는 신호 전송 시스템이 제공된다.
또한, 본 발명에 의하면, 상기 판독 회로는 상기 신호 전송로를 경유하여 데이터가 전송될 때에만 동작하는 것을 특징으로 하는 신호 전송 시스템이 제공된다.
또한, 본 발명에 의하면, 상기 신호 전송로가 전환되면 데이터를 현재 전송하고 있는 활성화된 신호 전송로상의 드라이버를 선택하는 제 1 드라이버 선택신호와, 현재 비활성이지만 전환후에 활성화될 신호 전송로상의 드라이버를 선택하는 제 2 드라이버 선택 신호를 공통 드라이버 선택 신호로서 발생하고, 상기 활성 신호 전송로의 드라이버를 선택할때 동시에 선택된 비활성 신호 전송로상의 임의의 드라이버 데이터를 비활성 신호 전송로로 전송하는 상태의 최후의 사이클을 포함하는 기간에 상기 비활성 신호 전송로를 프리 차지하는 것을 특징으로 하는 신호 전송 시스템이 제공된다.
또한, 본 발명에 의하면, 상기 공통 드라이버 선택 신호는 다음에 활성화 될 신호 전송로 이외의 복수의 신호 전송로에도 공통으로 공급되는 것을 특징으로 하는 신호 전송 시스템이 제공된다.
또한, 본 발명에 의하면, 상기 신호 전송로를 전환하는 타이밍 신호를 외부에서 발생하여 각 신호 전송로 별의 전환 회로에 분배하거나, 또는 현재 활성화되어 있는 신호 전송로의 증폭의 최후의 1 사이클 전의 타이밍에서 공급하는 것을 특징으로 하는 신호 전송 시스템이 제공된다.
또한, 본 발명에 의하면, 상기 신호 전송로를 전환하기 직전에 비활성 신호 전송로를 이어서 행해질 상기 판독 회로의 부호간 간섭 성분 제거 동작에 영향을 미치는 노이즈가 경감하는 방향으로 프리 차지하거나, 또는 상기 신호 전송로의 판독 또는 기입중의 최대 진폭의 약 절반인 소정전압의 정부의 범위내이며, 상기 소정 전압이 트랜지스터 문턱값 전압보다도 적은 레벨의 전압 레벨로 프리 차지하는 것을 특징으로 하는 신호 전송 시스템이 제공된다.
또한, 본 발명에 의하면, 상기 신호 전송 시스템은 버스가 현재 활성 상태임을 나타내는 커런트 상태와, 버스가 다음에 선택되어 활성화될 것을 나타내는 넥스트 상태중 적어도 2종의 상태, 또는 상기 커런트 상태, 상기 넥스트 상태, 버스가 대기 상태임을 나타낸 스탠바이 상태 및 버스가 바로 비활성이 되었음을 나타내는 프리비어스 상태로 된 4종의 상태를 유지하는 상태 래치 회로를 구비하는 것을 특징으로 하는 신호 전송 시스템이 제공된다.
또한, 본 발명에 의하면, 분기 구조 또는 계층 구조로 구성되고, 상기 구조를 전환할 수 있는 복수의 신호 전송로와, 상기 복수의 각 신호 전송로에 접속되어 소정의 데이터를 판독하는 적어도 하나의 대상 유닛과, 상기 신호 전송로에 접속되어 상기 신호 전송로가 상기 복수의 신호 전송로 사이에서 전환될 때에 받는 노이즈를 저감하여, 상기 신호전송로가 전환될 때 부호간 간섭 성분 제거 동작을 원활화 하는 부호간 간섭 성분을 제거하는 회로를 구비하는 판독 회로를 구비하고, 상기 신호 전송로가 제 1 전송로로부터 제 2 전송로로 전환될 때, 데이터의 전송을 연속하여 행하기 위해서 상기 신호 전송로가 전환되기 전에, 다음에 선택될 상기 제 2 신호 전송로를 소정 레벨로 프리 차지하며, 앞의 데이터에 의해서 생성되는 부호간 간섭 성분을 제거함으로써 상기 신호 전송로의 프리차지를 매 비트마다 행하지 않고, 데이터를 신호 전송로에 전송하는 것을 특징으로 하는 신호 전송 시스템이 제공된다.
또한, 본 발명에 의하면, 상기 신호 전송 시스템은 버스가 현재 활성 상태임을 나타내는 커런트 상태와, 버스가 다음에 선택되어 활성화될 것을 나타내는 넥스트 상태중 적어도 2종의 상태, 또는 상기 커런트 상태, 상기 넥스트 상태, 버스가 대기상태임을 나타내는 스탠바이 상태 및 버스가 바로 비활성이 되었음을 나타낸 프리비어스 상태로 된 4종의 상태를 유지하는 상태 래치 회로를 구비하는 것을 특징으로 하는 신호 전송 시스템이 제공된다.
또한, 본 발명에 의하면, 데이터 버스에 의해 서로 접속되어 있는 기입 증폭기와 센스 증폭기를 구비하고, 상기 기입 증폭기로부터 상기 데이터 버스를 경유하여 상기 센스 증폭기에 데이터를 기입하기 위한 반도체 기억 장치용 신호 전송 시스템에 있어서, 데이터 기입시에 상기 데이터 버스를 상기 센스 증폭기에 접속하기 위한 선택 신호가 공급되는 기간의 적어도 일부 동안에 상기 센스 증폭기에 접속되어 있는 비트선을 상기 센스 증폭기로부터 분리함으로써, 상기 데이터 버스의 정보를 상기 센스 증폭기에 고속 전송하게 하는 것을 특징으로 하는 신호 전송 시스템이 제공된다.
또한, 본 발명에 의하면, 상기 데이터 버스와 상기 센스 증폭기는 상기 선택 신호에 의해서 제어되는 컬럼 게이트를 경유하여 접속되는 것을 특징으로 하는 신호 전송 시스템이 제공된다.
또한, 본 발명에 의하면, 상기 데이터 기입시에, 상기 센스 증폭기에 데이터를 기입하기 위해 전송한 후에, 상기 센스 증폭기로부터 분리된 상기 비트선을 상기 센스 증폭기에 재 접속하고, 상기 비트선에 접속되어 있는 메모리셀 중에서 메모리셀 선택선에 의해 선택된 메모리셀에 상기 센스 증폭기에 기입된 데이터를 기입하기 위해 전송하고, 그 후에 상기 메모리셀 선택선의 선택을 해제하여, 상기 메모리셀에 데이터를 저장하는 것을 특징으로 하는 신호 전송 시스템이 제공된다.
또한, 본 발명에 의하면, 분기 구조 또는 계층 구조로 구성되고 전환 가능한 복수의 신호 전송로와, 상기 복수의 각 신호 전송로에 접속되어 각각 데이터를 판독할 적어도 하나의 대상 유닛과, 상기 신호 전송로에 접속되고 상기 신호 전송로가 상기 복수의 신호 전송로 사이에서 전환될 때에 받는 노이즈를 저감하여, 상기 신호전송로가 전환될 때 부호간 간섭 성분 제거 동작을 원활하게 하여 부호간 간섭 성분을 제거하는 회로를 갖는 판독 회로를 구비하고, 상기 대상 유닛은 메모리셀로부터 데이터를 판독하는 센스 증폭기이며, 상기 판독 회로는 부호간 간섭 성분제거 기능을 갖는 데이터 버스 증폭기이고, 상기 신호 전송로에서 앞의 데이터에 의해서 생성되는 부호간 간섭 성분을 제거하는 것에 의해 상기 신호 전송로의 프리 차지를 매 비트마다 행하지 않고, 데이터를 신호 전송로에 전송하기 위한 신호 전송 시스템을 적용한 반도체 기억장치가 제공된다.
또한, 본 발명에 의하면, 상기 신호 전송로의 응답 시간은 전송되는 부호길이와 동등 이상의 길이로 설정되어 있는 것을 특징으로 하는 반도체 기억 장치가 제공된다.
또한, 본 발명에 의하면, 동일한 신호 전송로로부터 연속한 데이터를 전송할 때에는 매 비트마다 상기 신호 전송로의 프리 차지를 행하지 않고, 상기 신호 전송로의 전환 이전 기간과 데이터 전송을 연속하여 행하지 않는 기간에는 상기 복수의 신호 전송로의 일부를 소정 전압 레벨로 프리 차지하는 것을 특징으로 하는 반도체 기억장치가 제공된다.
또한, 본 발명에 의하면, 상기 신호 전송로가 제 1 신호 전송로로부터 제 2 신호 전송로로 전환될 때에는, 상기 신호 전송로가 전환되기 전에, 다음에 선택될 상기 제 2 신호 전송로를 소정 전압 레벨로 프리 차지 하도록 한 것을 특징으로 하는 반도체 기억장치가 제공된다.
또한, 본 발명에 의하면, 상기 판독 회로는 부분 응답 검출 방식을 적용한 회로이고, 상기 부분 응답 검출 방식을 적용한 판독 회로는 상기 신호전송로가 전환될 때 부호간 간섭 성분 제거를 입력의 용량치를 변화시킴으로써 보정하는 것을 특징으로 하는 반도체 기억장치가 제공된다.
또한, 본 발명에 의하면, 상기 부분 응답 검출방식을 적용한 판독 회로는 이전에 수신한 신호로부터 부호간 간섭을 추정하는 부호간 간섭 추정 수단과, 상기 추정된 부호간 간섭을 현재 수신한 신호로부터 빼서 현재 수신된 신호의 논리적 판정을 하는 판정 수단을 포함하는 것을 특징으로 하는 반도체 기억장치가 제공된다.
또한, 본 발명에 의하면, 상기 부분 응답 검출 방식을 적용한 판독 회로는 서로 병렬로 설치된 제 1 및 제 2 부분 응답 검출 증폭기를 구비하고, 상기 제 2 부분 응답 검출 증폭기는 데이터의 판정 동작을 행하고 있는 동안에 상기 제 1 부분 응답 검출 증폭기가 부호간 간섭 추정 동작을 행하고, 다음 타이밍에서는 상기 제 2 부분 응답 검출 증폭기는 부호간 간섭 추정 동작을 행하는 동안에 상기 제 1 부분 응답 검출 증폭기는 데이터의 판정 동작을 행하는 것을 특징으로 하는 반도체 기억장치가 제공된다.
또한, 본 발명에 의하면, 상기 신호 전송로는 상보 버스로 구성되고, 상기 판독 회로는 상보 버스 증폭기로 구성되어 있는 것을 특징으로 하는 반도체 기억 장치가 제공된다.
또한, 본 발명에 의하면, 상기 판독 회로는 상기 신호 전송로를 경유하여 데이터가 전송될 때에만 동작하는 것을 특징으로 하는 반도체 기억장치가 제공된다.
또한, 본 발명에 의하면, 상기 신호 전송로가 전환되면 데이터를 현재 전송하고 있는 활성화된 신호 전송로상의 드라이버를 선택하는 제 1 드라이버 선택 신호와, 현재 비활성이지만 전환후에 활성화될 신호 전송로상의 드라이버를 선택하는 제 2 드라이버 선택 신호를 공통 드라이버 선택 신호로서 발생하고, 상기 활성 신호 전송로의 드라이버를 선택할 때 동시에 선택된 비활성 신호 전송로의 임의의 드라이버 데이터를 비활성 신호 전송로로 전송하는 상태의 최후의 사이클을 포함하는 기간에 상기 비활성 신호 전송로를 프리 차지하는 것을 특징으로 하는 반도체 기억장치가 제공된다.
또한, 본 발명에 의하면, 상기 공통 드라이버 선택 신호가 다음에 활성화 될 신호 전송로 이외의 복수의 신호 전송로에도 공통으로 공급되는 것을 특징으로 하는 반도체 기억장치가 제공된다.
또한, 본 발명에 의하면, 상기 신호 전송로를 전환하는 타이밍 신호를 외부에서 발생하여 각 신호 전송로 별의 전환 회로에 분배하거나, 또는 현재 활성화되어 있는 신호 전송로의 증폭의 최후의 1사이클 전의 타이밍에서 공급하는 것을 특징으로 하는 반도체 기억장치가 제공된다.
또한, 본 발명에 의하면, 상기 신호 전송로를 전환하기 직전에 비활성 신호 전송로를 이어서 행해질 상기 판독 회로의 부호간 간섭 성분 제거 동작에 영향을 미치는 노이즈가 경감하는 방향으로 프리 차지하거나, 또는 상기 신호 전송로의 판독 또는 기입중의 최대 진폭의 약 절반인 소정전압의 정부의 범위내이며, 상기 소정 전압이 트랜지스터 문턱값 전압보다도 적은 레벨의 전압 레벨로 프리 차지하는 것을 특징으로 하는 반도체 기억장치가 제공된다.
또한, 본 발명에 의하면, 상기 신호 전송 시스템은 버스가 현재 활성 상태임을 나타내는 커런트 상태와, 버스가 다음에 선택되어 활성화될 것을 나타내는 넥스트 상태중 적어도 2종의 상태, 또는 상기 커런트 상태, 상기 넥스트 상태, 버스가 대기상태임을 나타내는 스탠바이 상태 및 버스가 바로 비활성이 되었음을 나타내는 프리비어스 상태로 된 4종의 상태를 유지하는 상태 래치 회로를 구비하는 것을 특징으로 하는 반도체 기억장치가 제공된다.
또한, 본 발명에 의하면, 상기 메모리 셀로부터 데이터를 판독하는 상기 센스 증폭기는 그 자체가 상기 데이터 버스의 드라이브 회로로서도 기능하는 것을 특징으로 하는 반도체 기억장치가 제공된다.
또한, 본 발명에 의하면, 상기 반도체 기억 장치는 다이나믹 랜덤 억세스 메모리 인 것을 특징으로 하는 반도체 기억장치가 제공된다.
또한, 본 발명에 의하면, 상기 센스 증폭기로부터 데이터를 우선 선택된 컬럼 게이트를 경유하여 로컬 데이터 버스로 전송하고, 다음에 상기 로컬 데이터 버스를 선택하는 로컬 데이터 버스 스위치를 경유하여 글로벌 데이터 버스로 전송하여, 상기 데이터를 부호간 간섭 성분 제거 기능을 갖는 상보형 데이터 버스 증폭기로 증폭함으로써, 데이터 전송시에 데이터 버스를 프리 차지하지 않고 중단 없이 데이터 전송을 계속하는 것을 특징으로 하는 반도체 기억장치가 제공된다.
또한, 본 발명에 의하면, 데이터를 판독할 상기 대상 유닛과 상기 데이터 버스 사이의 접속을 선택하는 판독 선택 신호의 펄스 폭은 데이터를 기입할 상기 대상 유닛과 상기 데이터 버스 사이의 접속을 선택하는 기입 선택 신호의 펄스폭 보다 짧게하는 것을 특징으로 하는 반도체 기억장치가 제공된다.
또한, 본 발명에 의하면, 상기 연속한 사이클 기간 동안에는 판독 또는 기입 사이클의 여하에 불구하고, 적어도 활성화된 버스에 대해서는 데이터 버스 프리 차지를 필요로 하지 않는 것을 특징으로 하는 반도체 기억장치가 제공된다.
또한, 본 발명에 의하면, 상기 연속 판독과 기입 사이클 기간 이외의 어떠한 데이터 버스 상태에서도 판독 프리 차지 레벨을 기입 프리 차지 레벨과 상이한 레벨로 설정하는 것을 특징으로 하는 반도체 기억장치가 제공된다.
또한, 본 발명에 의하면, 복수의 전송로중 한편의 전송로부터 타편의 전송로로 전환 가능한 복수의 신호 전송로와, 상기 복수의 각 신호 전송로에 접속되어 각각 데이터를 판독할 적어도 하나의 대상 유닛과, 상기 신호 전송로에 접속되고 상기 신호 전송로가 상기 복수의 신호 전송로 사이에서 전환될 때에 받는 노이즈를 저감하여, 상기 신호전송로가 전환될 때 부호간 간섭 성분 제거 동작을 원활화하여 부호간 간섭 성분을 제거하는 회로를 갖는 판독 회로를 구비하고, 상기 신호 전송로가 제 1 전송로로부터 제 2 전송로로 전환될 때, 데이터의 전송을 연속하여 행하기 위해서 상기 신호 전송로가 전환되기 전에, 다음에 선택될 상기 제 2 신호 전송로를 소정 레벨로 프리 차지하고, 상기 대상 유닛은 메모리셀로부터 데이터를 판독하는 센스 증폭기이며, 상기 판독 회로는 부호간 간섭 성분 제거 기능을 갖는 데이터 버스 증폭기이고, 앞의 데이터에 의해서 생성되는 부호간 간섭 성분을 제거함으로써 상기 신호 전송로의 프리차지를 매 비트마다 행하지 않고, 데이터를 신호 전송로에 전송하기 위한 신호 전송 시스템을 적용한 반도체 기억장치가 제공된다.
또한, 본 발명에 의하면, 상기 신호 전송 시스템은 버스가 현재 활성 상태임을 나타내는 커런트 상태와, 버스가 다음에 선택되어 활성화될 것을 나타내는 넥스트 상태중 적어도 2종의 상태, 또는 상기 커런트 상태, 상기 넥스트 상태, 버스가 대기 상태임을 나타내는 스탠바이 상태 및 버스가 바로 비활성이 되었음을 나타내는 프리비어스 상태로 된 4종의 상태를 유지하는 상태 래치 회로를 구비하는 것을 특징으로 하는 반도체 기억장치가 제공된다.
또한, 본 발명에 의하면, 상기 메모리 셀로부터 데이터를 판독하는 상기 센스 증폭기는 그 자체가 상기 데이터 버스의 드라이브 회로로서도 기능하는 것을 특징으로 하는 반도체 기억장치가 제공된다.
또한, 본 발명에 의하면, 상기 반도체 기억 장치는 다이나믹 랜덤 억세스 메모리 인 것을 특징으로 하는 반도체 기억장치가 제공된다.
또한, 본 발명에 의하면, 상기 센스 증폭기로부터 데이터를 우선 선택된 컬럼 게이트를 경유하여 로컬 데이터 버스로 전송하고, 다음에 상기 로컬 데이터 버스를 선택하는 로컬 데이터 버스 스위치를 경유하여 글로벌 데이터 버스로 전송하여, 상기 데이터를 부호간 간섭 성분 제거 기능을 갖는 상보형 데이터 버스 증폭기로 증폭함으로써, 데이터 전송시에 데이터 버스를 프리 차지하는 일이 없이 중단 없이 데이터 전송을 계속하는 것을 특징으로 하는 반도체 기억장치가 제공된다.
또한, 본 발명에 의하면, 데이터를 판독할 상기 대상 유닛과 상기 데이터 버스 사이의 접속을 선택하는 판독 선택 신호의 펄스폭은 데이터를 기입할 상기 대상 유닛과 상기 데이터 버스 사이의 접속을 선택하는 기입 선택 신호의 펄스폭보다 짧게 하는 것을 특징으로 하는 반도체 기억장치가 제공된다.
또한, 본 발명에 의하면, 상기 연속한 사이클 기간 동안에는 판독 또는 기입 사이클의 여하에 불구하고, 적어도 활성화된 버스에 대해서는 데이터 버스 프리 차지를 필요로 하지 않는 것을 특징으로 하는 반도체 기억장치가 제공된다.
또한, 본 발명에 의하면, 상기 연속 판독과 기입 사이클 기간 이외의 어떠한 데이터 버스 상태에서도, 판독 프리 차지 레벨을 기입 프리 차지 레벨과 상이한 레벨로 설정하는 것을 특징으로 하는 반도체 기억장치가 제공된다.
또한, 본 발명에 의하면, 복수의 블록으로 구성되고, 버스가 현재 활성 상태임을 나타내는 커런트 상태와, 버스가 다음에 선택되어 활성화될 것을 나타내는 넥스트 상태중 적어도 2종의 상태, 또는 상기 커런트 상태, 상기 넥스트 상태, 버스가 대기 상태임을 나타내는 스탠바이 상태 및 버스가 바로 비활성이 되었음을 나타내는 프리비어스 상태로 되는 4종의 상태를 유지하는 상태 래치 회로를 구비하고, 상기 복수의 블록이 4종의 상태를 주기로 하여 스탠바이 상태에서 넥스트 상태, 커런트 상태, 프리비어스 상태로 변화하면서 다시 스탠바이 상태로 복귀하는 것을 특징으로 하는 반도체 기억 장치가 제공된다.
또한, 본 발명에 의하면, 상기 각 블록이 4종의 상태를 주기로하여 스탠바이 상태에서 넥스트 상태, 커런트 상태, 프리비이어스 상태로 변화하면서 다시 스탠바이 상태로 복귀하는 것을 특징으로 하는 반도체 기억장치가 제공된다.
또한, 본 발명에 의하면, 상기 블록이 스탠 바이 상태일 때에는 입력신호는 상기 블록내의 워드선을 상승시키고, 상기 블록이 넥스트 상태인 때에는 상기 워드선이 상승하여 적어도 상기 넥스트 상태 기간말에 센스 증폭기가 활성화됨으로써, 상기 블록은 대상 유닛 또는 센스 증폭기로부터 데이터를 판독하여 버스에 입력할 준비 상태이거나, 상기 대상 유닛 또는 센스 증폭기로 데이터를 기입할 준비 상태로 되어 있고, 상기 블록이 커런트 상태인 때에는 상기 블록으로부터 데이터를 판독 또는 기입하고, 상기 블록이 프리비어스 상태인 때에는 데이터를 재기입하고 그 후에 상기 워드선이 하강하여 비트선이 프리 차지되는 것을 특징으로 하는 반도체 기억장치가 제공된다.
또한, 본 발명에 의하면, 상기 반도체 기억장치가 데이터 기입 동작을 행하는 경우에는, 상기 블록이 넥스트 상태일 때에 상기 기간의 끝 부근에서 센스 증폭기를 비트선에 접속하는 스위치를 오프로 하고, 상기 오프 상태를 커런트 상태인 동안 유지하는 사이에, 데이터 버스에 접속된 데이터 기입 센스 증폭기는 데이터를 기입할 메모리셀에 접속된 센스 증폭기에 데이터를 기입하고, 상기 커런트 상태로부터 프리비어스 상태로 천이될 때에는 상기 센스 증폭기를 상기 비트선에 접속하는 스위치를 온으로 하고, 상기 프리비어스 상태의 일부 기간 동안에 상기 센스 증폭기에 있는 데이터를 상기 비트선을 경유하여 상기 메모리셀에 기입하고, 그 후에 워드선이 하강하여, 센스 증폭기가 비활성이 되고, 비트선이 프리 차지되어, 상기 블록이 스탠 바이 상태로 들어가는 것을 특징으로 하는 반도체 기억장치가 제공된다.
또한, 본 발명에 의하면, 상기 블록이 상기 프리비어스 상태의 기간 동안에는 외부로부터 상기 블록의 메모리셀 어레이에 억세스할 수 없는 것을 특징으로 하는 반도체 기억장치가 제공된다.
또한, 본 발명에 의하면, 상기 상태 래치 회로는 각 블록에 설치되는 것을 특징으로 하는 반도체 기억장치가 제공된다.
또한, 본 발명에 의하면, 상기 각 블록마다의 상기 상태 래치 회로로의 상태 신호 출력으로부터 상기 각 블록내에서 사용하는 동작 신호의 일부를 생성하는 동작 신호 생성 회로를 더 구비하는 것을 특징으로 하는 반도체 기억 장치가 제공된다.
또한, 본 발명에 의하면, 상기 동작 신호 생성 회로는 상기 각 블록마다의 상태 래치 회로의 상태 신호 출력중 넥스트 상태를 나타내는 상태 신호를 사용하여 로 어드레스 래치 신호를 생성하는 것을 특징으로 하는 반도체 기억장치가 제공된다.
또한, 본 발명에 의하면, 계층적 상위 레벨의 글로벌 데이터 버스에 접속하기 위한 선택 스위치에 의해서 선택적으로 제어되는 로컬 데이터 버스로 구비하고 복수의 블록으로 구성되는 반도체 기억장치로서, 상기 복수의 블록중 적어도 2개 이상은 동시에 활성화 되는 기간을 갖고, 상기 로컬 데이터 버스가 상기 기간 동안 동시에 활성화 되는 로 블록 사이에 전환될 때에, 상기 로컬 데이터 버스로부터 이행된 상기 글로벌 데이터 버스상의 데이터를 연속해서 판독하는 것을 특징으로 하는 반도체 기억장치가 제공된다.
또한, 본 발명에 의하면, 상기 반도체 기억 장치는 메모리셀 또는 상기 메모리셀내의 데이터를 판독하는 센스 증폭기는 로 선택선 및 컬럼 선택 신호에 의해서 상기 로컬 데이터 버스로 데이터를 전송하고, 로 블록의 선택 신호에 따라 로컬 데이터 버스를 선택하고, 상기 글로벌 데이터 버스에 적어도 1개의 로컬 데이터 버스를 접속하고, 상기 글로벌 데이터 버스에 접속된 상보형 부분 응답 검출 방식의 버스 증폭기를 사용하여 상기 글로벌 데이터 버스의 부호간 간섭 성분을 제거하여 고속의 데이터 판독이 가능하도록 구성된 것을 특징으로 하는 반도체 기억장치가 제공된다.
또한, 본 발명에 의하면, 제 1 로컬 데이터 버스로부터 제 2 로컬 데이터 버스로 전환한 후에, 소정 시간동안 상기 제 1 로컬 데이터 버스를 갖는 로 블록의 로 선택선의 선택 상태를 유지하여, 복수의 활성화 로 블록 사이의 로컬 데이터 버스를 전환 가능하게 하는 회로를 구비하는 것을 특징으로 하는 반도체 기억장치가 제공된다.
또한, 본 발명에 의하면, 상기 디코더 및 로 선택선 유지 회로는 각 블록에 주어진 로 어드레스 래치 신호에 따라서 로 어드레스를 상기 디코더에 래치하고, 상기 블록내의 지정된 상기 선택선을 선택하고, 어느 일정 시간 동안 또는 상기 디코더를 초기화하는 신호가 입력될 때까지 상기 로 선택선을 선택상태 그대로 유지하는 디코더 및 로 선택선 유지 회로를 더 구비하는 것을 특징으로 하는 반도체 기억장치가 제공된다.
또한, 본 발명에 의하면, 상기 디코더 및 로 선택선 유지 회로는 다른 블록용 디코더 및 로 선택선 유지 회로와 어드레스선을 공유하고, 상기 어드레스 신호를 래치하고, 상기 각 블록에 주어지는 로 어드레스 래치 신호가 유효한 블록내의 지정된 로 선택선을 선택하고, 상기 로 어드레스 래치 신호가 유효하지 않는 다른 블록내의 로 선택선이 천이 하는 것을 방지하는 것을 특징으로 하는 반도체 기억장치가 제공된다.
또한, 본 발명에 의하면, 상기 디코더 및 로 선택선 유지 회로는 다이나믹형 논리 회로와 상기 논리 회로의 활성화를 제어하는 스위치 수단을 구비하고, 상기 논리 회로의 입력단에 상기 로 어드레스가 입력되고, 상기 스위치 수단이 온이 되면, 데이터 디코더 출력부의 천이가 가능해지고, 상기 스위치 수단이 오프가 되면 상기 행 선택선 상태를 유지하기 위해 상기 디코더 출력부의 천이를 금지하는 것을 특징으로 하는 반도체 기억장치가 제공된다.
또한, 본 발명에 의하면, 상기 디코더 및 로 선택선 유지 회로는 일정 시간 동안 상기 로 선택선 상태를 유지하는 것을 특징으로 하는 반도체 기억장치가 제공된다.
또한, 본 발명에 의하면, 상기 디코더 및 로 선택선 유지 회로는, 각 블록에 설치되어 상기 각 블록의 디코더에 입력될 어드레스를 유지하는 회로를 구비하고, 각 블록의 상기 어드레스를 유지함으로써 상기 로 선택선 상태를 유지하는 것을 특징으로 하는 반도체 기억 장치가 제공된다.
또한, 본 발명에 의하면, 상기 로 선택선은 메모리셀 어레이내의 워드선인 것을 특징으로 하는 반도체 기억장치가 제공된다.
또한, 본 발명에 의하면, 데이터 버스에 의해 서로 접속되어 있는 기입 증폭기와 센스 증폭기를 구비하고, 상기 기입 증폭기로부터 상기 데이터 버스를 경유하여 상기 센스 증폭기에 데이터를 기입 하도록 한 반도체 기억 장치에 있어서, 기입시에는 상기 데이터 버스를 상기 센스 증폭기에 접속하기 위한 선택 신호가 공급되고 있는 적어도 일부기간 동안에, 증폭용 상기 센스 증폭기에 접속되어 있는 비트선을 상기 센스 증폭기로부터 분리함으로써, 상기 데이터 버스의 정보를 상기 센스 증폭기에 고속 전송하는 것을 특징으로 하는 반도체 기억장치가 제공된다.
또한, 본 발명에 의하면, 상기 비트선의 분리는, 기입 사이클을 연속적으로 선택하는 동일 블록 내의 복수의 센스 증폭기로 이루어질 때에는 상기 복수의 센스 증폭기는 그 해당 비트선으로부터 분리된 상태를 유지하고, 상기 동일 블록 내의 연속 기입이 종료할 때는 상기 분리된 비트선은 그 해당 센스 증폭기에 재접속되는 방식으로 행하여지는 것을 특징으로 하는 반도체 기억 장치가 제공된다.
또한, 본 발명에 의하면, 상기 기입 시에는 상기 센스 증폭기에 기입할 데이터를 전송한 후에, 상기 센스 증폭기로부터 분리된 상기 비트선을 상기 센스 증폭기에 재접속하고, 상기 비트선에 접속되어 있는 메모리셀중의 메모리셀 선택선에 의해 선택된 메모리셀에 상기 센스 증폭기에 기입된 데이터를 전송하여 기입하고, 그 후 상기 메모리셀 선택선을 비선택 상태로 하고, 상기 메모리셀에 데이터를 저장하는 것을 특징으로 하는 반도체 기억장치가 제공된다.
또한, 본 발명에 의하면, 상기 각 센스 증폭기는 CMOS 상보형으로 구성되고, 상보 버스에 접속된 컬럼 선택 게이트로는 2개의 N 패널형 MOS 트랜지스터를 사용하고, 또한 상기 센스 증폭기의 P 채널형 MOS 트랜지스터의 상기 컬럼 선택 게이트의 N 채널형 MOS 트랜지스터에 대한 비는 상기 상보 버스의 저입측의 데이터가 기입되도록 적게하는 것을 특징으로 하는 반도체 기억장치가 제공된다.
또한, 본 발명에 의하면, 상기 데이터 버스와 상기 센스 증폭기는 상기 선택 신호에 의해서 제어되는 컬럼 게이트를 경유하여 접속되는 것을 특징으로 하는 반도체 기억 장치가 제공된다.
또한, 본 발명에 의하면, 하나의 로 블록으로부터 다른 로 블록으로 전환할 때에 기입이 종료된 블록내의 로컬 데이터 버스는 상기 기입 종료 블록내의 오기입을 방지하기 위해 프리 차지되는 것을 특징으로 하는 반도체 기억 장치가 제공된다.
또한, 본 발명에 의하면, 적어도 상기 센스 증폭기에 대한 기입하는 동안은 상기 데이터 버스의 고압측 데이터의 최대치는 활성화 상태의 상기 센스 증폭기의 상기 P 채널형 MOS 트랜지스터의 소스 전압 또는 판독 상태의 상기 데이터 버스의 최대 전압보다도 낮게, 또 상기 최대 전압의 절반 보다는 높게 설정하는 것을 특징으로 하는 반도체 기억장치가 제공된다.
또한, 본 발명에 의하면, 상기 기입 증폭기의 최종단 드라이버가 출력하는 데이터 버스의 고전압측 데이터의 최대치는 상기 기입 증폭기의 출력 레벨에 관계없이 상기 센스 증폭기 근방의 소정 전압으로 클램프 되는 것을 특징으로 하는 반도체 기억장치가 제공된다.
또한, 본 발명에 의하면, 상기 선택된 로 블록의 활성화 후에, 상기 데이터 버스는 최초의 센스 증폭기에 데이터를 기입하기 전, 및 최후의 센스 증폭기에 데이터를 기입한 후에 프리 차지되는 것을 특징으로 하는 반도체 기억 장치가 제공된다.
또한, 본 발명에 의하면, 적어도 상기 연속한 기입 사이클이 행해지는 기간 동안에는, 상기 선택 신호를 공급하기 전의 데이터 버스의 프리 차지는 필요가 없는 것을 특징으로 하는 반도체 기억 장치가 제공된다.
또한, 본 발명에 의하면, 상기 반도체 기억 장치는 래치형의 센스 증폭기를 구비하고, 상기 센스 증폭기와 비트선 사이의 접속은 상기 비트선 트랜스퍼 게이트에 인가되어 분리는 빠르게 하고 접속은 천천히 조작되는 제어 신호로 상기 비트선 트랜스퍼 게이트에 의해서 제어되는 것을 특징으로 하는 반도체 기억 장치가 제공된다.
또한, 본 발명에 의하면, 상기 비트선 트랜스퍼 게이트에 인가되는 제어신호는 상기 센스 증폭기에 래치된 데이터의 반전을 방지하기 위해 비트선의 상승을 천천히 또는 단계적으로 상승시키도록 된 것을 특징으로 하는 반도체 기억장치가 제공된다.
또한, 본 발명에 의하면, 상기 비트선 트랜스퍼 게이트에 인가된 제어 신호는 지연 수단을 통하여 지연되어 생성됨으로써 상기 제어 신호가 상승하거나, 또는 각 소스가 상이한 전압에 결합되거나 게이트에 상이한 제어 전압이 가해지는 상기 제어신호가 단계적으로 상승하는 것을 특징으로 하는 반도체 기억장치가 제공된다.
또한, 본 발명에 의하면, 데이터를 판독하기 위해서 상기 대상 유닛과 상기 데이터 버스 사이의 접속을 선택하는 판독 선택 신호의 펄스폭은 데이터를 기입하기 위해서 상기 대상 유닛과 상기 데이터 버스의 접속을 선택하는 기입 선택 신호의 펄스폭 보다도 짧게한 것을 특징으로 하는 반도체 기억장치가 제공된다.
또한, 본 발명에 의하면, 상기 연속 사이클 기간 동안은 판독 사이클이나 기입 사이클을 불문하고 적어도 활성화 버스에 대해서는 데이터 버스의 프리 차지를 필요로 하지 않는 것을 특징으로 하는 반도체 기억장치가 제공된다.
또한, 본 발명에 의하면, 상기 연속 판독 및 기입 사이클 기간을 제외한 임의의 데이터 버스의 상태에서는, 판독 프리 차지 레벨은 기입 프리 차지 레벨과 다르게 설정되는 것을 특징으로 하는 반도체 기억장치가 제공된다.
또한, 본 발명에 의하면, 상보 버스를 경유하여 데이터를 전송하고, 상기 데이터를 앞의 데이터에 의해서 도입된 부호간 간섭 성분을 제거하여 검출하고, 동일한 리시버 회로에 접속되어 있는 제 1 전송로로부터 제 2 전송로로의 전환이 신호 전송중에 발생하는 신호 전송 시스템의 리시버 회로에 있어서, 상기 리시버 회로는 차동 증폭기와, 상기 차동 증폭기의 입력단에 설치된 증폭기 프리 차지 회로와, 상기 차동 증폭기의 입력단에 설치되어, 상기 제 1전송로로부터 제 2 전송로로 전환되기 전후의 각 n 비트 기간 동안에 상기 리시버 회로의 용량값을 변화 시킴으로써, 상기 제 1 전송로로부터 제 2 전송로로의 전환으로 인한 전송로의 전압 레벨 변화에 따른 노이즈를 저감하는 수단을 구비하는 것을 특징으로 하는 리시버 회로가 제공된다.
또한, 본 발명에 의하면, 제 1 및 제 2 게이트 수신 상보 입력단을 갖는 차동 증폭기와, 상기 차동 증폭기의 제 1 및 제 2 입력단의 각각에 설치되어 상기 차동 증폭기를 프리 차지하기 위한 증폭기 프리 차지 회로와, 상기 차동 증폭기의 제 1및 제 2입력에 설치된 제 1, 제 2및 제 3 캐패시터로서, 상기 차동 증폭기의 제 1 및 제 2 입력단은 상기 제 1 및 제 2 캐패시터를 경유하여 상기 상보 버스에 결합되고, 상기 제 1 캐패시터는 상기 상보 버스중의 한쪽에 결합되고, 상기 제 2 캐패시터는 스위치 수단에 의해서 상기 상보 버스중의 한쪽 또는 다른쪽에 선택적으로 결합되고, 상기 제 3 캐패시터는 스위치 수단에 접속되어 상기 제 1 전송로부터 제 2 전송로로 전환되기 전후의 각 n 비트 기간 동안에 상기 차동 증폭기의 제 1 및 제 2 입력단의 용량 값을 변화시키는 3종의 캐패시터를 구비하는 것을 특징으로 하는 리시버 회로가 제공된다.
또한, 본 발명에 의하면, 상기 부호간 간섭 성분의 추정 동작 동안은 상기 제 2 캐패시터는 동일한 차동 입력단에 결합된 상기 제 1 캐패시터가 결합되어 있는 버스와는 반대측의 버스에 결합되고, 데이터 판정 동작 동안은 상기 제 2 캐패시터는 동일한 차동 입력단에 결합된 상기 제 1 캐패시터가 결합되어 있는 동일한 버스에 결합되어 있는 것을 특징으로 하는 리시버 회로가 제공된다.
또한, 본 발명에 의하면, 상기 제 1 캐패시터의 용량 값을 C10으로 표시하고, 상기 제 2 캐패시터의 용량 값을 C20으로 표시하고, 상기 제 3 캐패시터의 용량 값을 C30으로 표시하면, 상기 제 1 및 제 2 캐패시터의 용량 값은, τ는 상기 버스의 시정수이고, T는 1비트의 사이클 또는 상기 버스상에 나타나는 1 비트의 데이터 시간이고, α는 전송로의 전환으로 인한 용량 변화율이라 할 때 식 (C10)/(C10+C20)=(1+exp(-T/τ))/2와, 또한 C30 = {α (C10-C20)·(C10+C20))/{(2-α)C10+α C20}을 만족하도록 선택되는 것을 특징으로 하는 리시버 회로가 제공된다.
또한, 본 발명에 의하면, 하나의 글로벌 데이터 버스로의 접속을 위해 제 1 로컬 데이터 버스로부터 제 2 로컬 데이터 버스로 전송로의 전환이 발생할 때는, 상기 전송로의 전환에 의한 용량 변화비 α는 CGDB는 상기 글로벌 데이터의 용량이고, GLDB는 상기 로컬 데이터 버스의 용량이라 할때 식 α =CLDB/(CGDB+CLDB)를 만족하는 것을 특징으로 하는 리시버 회로가 제공된다.
또한, 본 발명에 의하면, 상기 제 1 전송로로부터 상기 제 2 전송로로의 전환전의 n 비트 기간 동안에 부호간 간섭 성분 추정 동작을 행하고, 또 상기 제 1 전송로로부터 상기 제 2 전송로로의 전환후의 n 비트 기간 동안에 데이터 판정동작을 행하는 것을 특징으로 하는 리시버 회로가 제공된다.
또한, 본 발명에 의하면, 전압 레벨은 상기 제 1 전송로와 상기 제 2 전송로에 있어서 상이한 것을 특징으로 하는 리시버 회로가 제공된다.
또한, 본 발명에 의하면, 상기 리시버 회로에는 복수의 리시버 회로에 공통의 동작 펄스 발생 회로로부터의 출력 신호가 공급되는 것을 특징으로 하는 리시버 회로가 제공된다.
또한, 본 발명에 의하면, 상기 리시버 회로는 하나의 글로벌 데이터 버스에 접속하기 위해 제 1 로컬 데이터 버스로부터 제 2 로컬 데이터 버스로의 전송로의 전환이 이루어지는 구성의 다이나믹형 랜덤 액세스 메모리용 버스 증폭기인 것을 특징으로 하는 리시버 회로가 제공된다.
또한, 본 발명에 의하면, 상보 버스를 경유하여 데이터를 전송하고, 상기 데이터를 앞의 데이터에 의해서 도입되는 부호간 간섭 성분을 제거하여 검출하고, 동일한 리시버 회로에 접속된 제 1 전송로로부터 제 2 전송로로의 전환이 신호 전송중에 발생하는 신호 전송 시스템에 사용하는 2개의 리시버 회로를 구비한 리시버 유닛에 있어서, 상기 각 리시버 회로는, 차동 증폭기와, 상기 차동 증폭기의 입력단에 설치된 증폭기 프리 차지 회로와, 상기 차동 증폭기의 입력단에 설치되어, 상기 제 1 전송로로부터 제 2 전송로로 전환되기 전후의 n 비트 기간 동안에 상기 리시버 회로의 용량값을 변화시킴으로써, 상기 제 1 전송로로부터 제 2 전송로로의 전환으로 인한 전송로 전압 레벨 변화에 따른 노이즈를 저감하는 수단을 구비하고, 상기 2개의 리시버 회로는 제 1 및 제 2 리시버 회로 블록으로 구성되고, 상기 제 1 리시버 회로 블록이 부호간 간섭성분 추정 동작을 행하고 있는 동안에 상기 제 2 리시버 회로 블록이 데이터의 판정 동작을 행하고, 다음의 비트 시간 동안의 상기 제 2 리시버 회로 블록이 부호간 간섭성분 추정 동작을 행하는 사이에 상기 제 1 리시버 회로 블록이 데이터의 판정 동작을 행하는 방식으로 상기 리시버를 동작 하여 데이터를 판독하는 것을 특징으로 하는 리시버 유닛이 제공된다.
또한, 본 발명에 의하면, 상기 리시버 회로의 용량치를 변화시키는 수단은 상기 제 1 리시버 회로 블록에만 부여되어 상기 전송로의 전환이 발생하는 전송로상에서, 전송로 전환전의 n 비트 기간 동안에 부호간 간섭 성분 추정 동작을 행하고, 또 상기 전송로의 전환후의 n 비트 기간 동안에 데이터 판정 동작을 행하는 것을 특징으로 하는 리시버 유닛이 제공된다.
또한, 본 발명에 의하면, 상기 제 2 리시버 회로 블록을 기수 비트 시간 동안에 상기 부호간 간섭 성분 추정을 행하고, 상기 제 3캐패시터와 상기 제 3캐패시터의 접속을 제어하는 스위치 수단은 상기 제 2 리시버 회로 블록에서 생략하는 것을 특징으로 하는 리시버 유닛이 제공된다.
또한, 본 발명에 의하면, 상기 각 리시버 회로는, 제 1 및 제 2 게이트 수신 상보 입력부를 갖는 차동 증폭기와, 상기 차동 증폭기의 제 1 및 제 2 입력의 각각에 설치되어 상기 차동 증폭기를 프리 차지하기 위한 증폭기 프리 차지 회로, 및 상기 차동 증폭기의 제 1및 제 2입력에 설치된 제 1, 제 2및 제 3캐패시터로서 상기 상기 차동 증폭기의 제 1 및 제 2 입력부는 제 1 및 제 2 캐패시터를 경유하여 상기 상보 버스에 결합되고, 상기 제 1 캐패시터는 상기 상보 버스중의 한쪽에 결합되고, 상기 제 2 캐패시터는 스위치 수단에 의해서 상기 상보 버스중의 한쪽 또는 다른쪽에 선택적으로 결합되고, 상기 제 3 캐패시터는 스위치 수단에 접속되어 상기 제 1 전송로부터 제 2 전송로로 전환되기 전후의 각 n 비트 기간 동안에 상기 차동 증폭기의 제 1 및 제 2 입력부의 용량 값을 변화시키는 3종의 캐패시터를 구비하는 것을 특징으로 하는 리시버 유닛이 제공된다.
또한, 본 발명에 의하면, 상기 부호간 간섭 성분의 추정 동작 동안은 상기 제 2 캐패시터는 동일한 차동 입력단에 결합된 상기 제 1 캐패시터가 결합되어 있는 버스와는 반대측의 버스에 결합되고, 데이터 판정 동작 동안은 상기 제 2 캐패시터는 동일한 차동 입력단에 결합된 상기 제 1 캐패시터가 결합되어 있는 동일한 버스에 결합되어 있는 것을 특징으로 하는 리시버 유닛이 제공된다.
또한, 본 발명에 의하면, 상기 제 1 캐패시터의 용량 값을 C10으로 표시하고, 상기 제 2캐패시터의 용량 값을 C20으로 표시하고, 상기 제 3캐패시터의 용량 값을 C30으로 표시하면, 상기 제 1 및 제 2 캐패시터의 용량 값은, τ 는 상기 버스의 시정수이고, T는 1비트의 사이클 또는 상기 버스상에 나타나는 1 비트의 데이터 시간이고, α 는 전송로의 전환으로 인한 용량 변화율이라 할 때 식 (C10)/(C10+C20)=(1+exp(-T/τ))/2와, 또한 C30 = {τ (C10-C20)·(C10+C20))/{(2-α)C10+α C20}을 만족하도록 선택되는 것을 특징으로 하는 리시버 유닛이 제공된다.
또한, 본 발명에 의하면, 하나의 글로벌 데이터 버스로의 접속을 위해 제 1 로컬 데이터 버스로부터 제 2 로컬 데이터 버스로 전송로의 전환이 발생할 때는, 상기 전송로의 전환에 의한 용량 변화비 α 는 CGDB는 상기 글로벌 데이터의 용량이고, GLDB는 상기 로컬 데이터 버스의 용량이라 할때 식 α =CLDB/(CGDB+CLDB)를 만족하는 것을 특징으로 하는 리시버 유닛이 제공된다.
또한, 본 발명에 의하면, 상기 제 1 전송로로부터 상기 제 2 전송로로의 전환전의 n 비트 기간 동안에 부호간 간섭 성분 추정 동작을 행하고, 또 상기 제 1 전송로로부터 상기 제 2 전송로로의 전환후의 n 비트 기간 동안에 데이터 판정 동작을 행하는 것을 특징으로 하는 리시버 유닛이 제공된다.
또한, 본 발명에 의하면, 전압 레벨은 상기 제 1 전송로와 상기 제 2 전송로에 있어서 상이한 것을 특징으로 하는 리시버 유닛이 제공된다.
또한, 본 발명에 의하면, 상기 리시버 회로에는 복수의 리시버 회로에 공통의 동작 펄스 발생 회로로부터의 출력신호가 공급되는 것을 특징으로 하는 리시버 유닛이 제공된다.
또한, 본 발명에 의하면, 상기 리시버 회로는 하나의 글로벌 데이터 버스에 접속하기 위해 제 1 로컬 데이터 버스로부터 제 2 로컬 데이터 버스로의 전송로의 전환이 이루어지는 구성의 다이나믹형 랜덤 액세스 메모리용 버스 증폭기인 것을 특징으로 하는 리시버 유닛이 제공된다.
본 발명의 신호 전송 시스템에 의하면 복수 계통의 각 신호 전송로에는 각각 데이터를 판독할 대상 유닛이 접속되고, 또한 신호 전송로에는 부호간 간섭 성분을 제거하는 회로를 갖는 판독 회로가 접속되어 있다. 그리고 부호간 간섭 성분을 제거하는 회로는 복수 계통의 신호 전송로가 전환될때에 받는 노이즈를 저감하여, 부호간 간섭 제거 동작을 원할히 하여 끊임 없이 데이터의 전송을 계속하게 되어있다.
또한, 본 발명의 반도체 기억 장치에 의하면 센스 증폭기로부터 판독된 메모리셀의 데이터는 부호간 간섭 성분 제거 기능을 갖는 데이터 버스 증폭기에 공급된다. 이 데이터 버스 증폭기는 데이터 버스(로컬 데이터 버스)가 전환될 때에 받는 역상 노이즈를 전환한 후의 데이터 버스를 경유한 데이터의 판독 증폭 직전에 상쇄하여, 연속적인 부호간 간섭 제거를 보정하여 끊임 없이 데이터의 전송을 계속하게 되어 있다.
또한, 본 발명의 반도체 기억 장치에 의하면, 기입시에 적어도 데이터 버스와 센스 증폭기를 접속하는 컬럼 게이트의 선택 신호가 공급되어 있는 기간의 일부에서, 센스 증폭기의 증폭 대상으로서 접속되어 있는 비트선이 부하로 분리된다. 이것에 의해 데이터 버스의 정보를 센스 증폭기에 고속 전송하여 기입 사이클 시간을 단축할 수 있다. 그 후, 센스 증폭기에 기입된 데이터는 비트선을 경유하여 메모리셀에 기입된다. 이 메모리셀로의 기입 동작은, 기입을 행하는 센스 증폭기에 대한 외부로부터의 액세스가 없을때에 행해지기 때문에, 외부에서는 이 기입 동작이 보이지 않는다.
또한, 본 발명의 리시버 회로에 의하면, 제 1 전송로에서 제 2 전송로로의 전환 전의 n 비트와 후의 n 비트만 용량 값이 변화되어, 상기 제 1 전송로에서 제 2 전송로로의 전환에 의한 전송로의 전압 레벨의 변화에 의한 노이즈를 저감하게 되어 있다.
이상과 같이, 본 발명에 의하면, 연속적인(끊임이 없음)컬럼 판독을 가능하게 함과 함께 판독 동작뿐만 아니라 기입 동작도 고속화하여 반도체 기억장치의 전체적인 속도를 향상시킬 수 있다.
또한, 본 발명은 DRAM에 한정되지 않고, 여러가지 회로의 신호 전송 방식으로서 적용 가능하고, 또한 다른 계층적 PRD 버스 증폭기에도 적용할 수 있다.
[발명의 실시 형태]
이하, 도면을 참조하여 본 발명에 관한 신호 전송 시스템, 상기 신호 전송 시스템의 리시버 회로 및 상기 신호 전송 시스템이 적용되는 반도체 기억장치의 각 실시예를 설명한다.
제13도는 본 발명이 적용되는 신호 전송 시스템의 제 1 실시예로서의 계층화 버스의 구성을 개념적으로 나타낸 도면이다. 제13도에서, 참조 부호 GDB는 글로벌 데이터 버스(5), LDB(LDBi, LDBj, …, LDBk)는 로컬 데이터 버스(4), DBSW(DBSWi, DBSWj, …, DBSWk)는 데이터 버스 스위치(9), CL(CLm, CLn, …,)은 컬럼 선택선(컬럼 선택 신호), C(Ci, m, Cj, m, .., Ck, m ; Ci, n, Cj, n, …, Ck, n)은 유닛, 그리고, CSW(CSWi, m, CSWj, m, …, CSWk, m ; CSWi, n, CSWj, n, …, CSWk, n)은 컬럼 스위치를 나타내고 있다. 여기서, 유닛(C)은 예를 들어 반도체 기억장치(DRAM)의 경우에는 메모리셀 또는 센스 증폭기 또는 드라이브를 구비한 플립플롭등이다. 또한, 글로벌 데이터 버스(글로벌 버스)(GDB)와 로컬 데이터 버스(로컬 버스)(LDB)는 싱글 패스와 상보 버스중 어느 것으로 구성해도 좋다.
제13도에 나타낸 바와 같이, 본 제 1 실시예의 버스(계층화 버스)는 글로벌 데이터 버스(GDB)와 이것에 연결되는 복수의 로컬 데이터 버스(LDB : LDBi , LDBj, …, LDBk)에 의해 버스가 계층적으로 구성되어 있다. 각 로컬 데이터 버스(LDBi, LDBj, …, LDBk)는 데이터 버스 스위치(DBSWi , DBSWj, …, DBSWk)에 의해서, 어느 하나의 글로벌 데이터 버스(GDB)에 접속된다. 또한, 각 로컬 버스 스위치(DBSW)에는 각각 대응하는 로컬 버스 스위치를 선택하여 전환하는 로컬 버스 선택신호(복수의 로우 선택 신호)가 공급되어 있다.
각 로컬 버스(LDB)에는 정보를 판독할 유닛((C(Cx, Cy))이 적어도 한 개 이상 종속(귀속)하고, 각 유닛(C)은 컬럼 스위치(CSW(컬럼 게이트에 상당))에 의해서 로컬 데이터 버스(LDB)에 결합된다. 여기서, 제13도에 있어서는 컬럼 게이트(CSW)의 전환은 컬럼 선택 신호(CL)에 의해 행해진다.
제13도에 나타낸 제 1 실시예에서는 각 컬럼 선택 신호(CL)가 다른 로컬 데이터 버스(LDB)에 종속하는 유닛의 컬럼 스위치(CSW)에 대해서 동시에 공급되게 되어 있다. 다만, 도시하지는 않았으나, 각각의 컬럼 선택 신호가 모든 로컬 데이터 버스상의 유닛의 스위치를 개폐할 필요는 없고, 또한 모든 로컬 버스에 종속하는 유닛 수가 균일할 필요도 없다. 또한 유닛(C)은 글로벌 데이터 버스(GDB)에 직접 종속하도록 구성해도 좋다. 여기서, 최소한 필요 요건으로서는 글로벌 데이터 버스(GDB)에 대하여 전환 가능한 복수(2개 이상)의 유닛(C)을 설치하여, 합쳐서 2개 이상의 「로컬 데이터 버스(LDB) 또는 유닛(C)」이 글로벌 데이터 버스(GDB)에 대하여 스위치(DBSW)를 거쳐서 직접 종속하고 있는 것이다. 또한, 존재하는 로컬 데이터 버스(LDB)에는 복수(2개 이상)의 유닛(C)이 종속한다. 즉 로컬 데이터 버스(LDB)에 2개 이상의 유닛(C)이 종속하지 않을 경우에는 버스라고 하지는 않는데, 그것은 유닛(C)의 글로벌 데이터 버스(GDB)로의 직접 종속과 등가가 되기 때문이다.
제13도에 나타낸 바와 같이, 글로벌 데이터 버스(GDB)에는 적어도 하나의 판독 증폭기(데이터 버스 증폭기(60))(AMP)가 결합하여, 최종적인 증폭 결과를 데이터 출력으로서 출력한다. 여기서 말하는 증폭이란 버스에 나타나는 선택된 목적의 유닛이 갖는 정보를 증폭하는 판독 동작이고, 각 유닛(C) 구성으로 한 것은 전술한 바와 같이 메모리셀이나 메모리셀을 판독하여 증폭하는 센스 증폭기(래치) 또는 최종단에 버스 드라이브를 갖는 논리 회로(플립 플롭)등과 같이 증폭기(AMP)가 논리 “1” 및 “0”의 정보를 판독할 수 있는 것이면 어느 것이라도 상관 없다.
제14도는 본 발명이 적용되는 신호 전송 시스템의 제 2 실시예로서의 분기 버스의 구성을 개념적으로 나타낸 도면이다.
제14도에 나타낸 바와 같이, 본 제 2 실시예의 버스(분기 버스)는 글로벌 데이터 버스(GDB)와 데이터 버스 스위치(DBSW(DBSWa∼DBSWe))에 의해 분기된 복수의 로컬 데이터 버스(LDB : LDBi, LDBi-i, LDBj, LDBk, ; LDBp, LDBq, LDBr)에 의해서 버스가 분기되도록 구성되어 있다. 각 로컬 데이터 버스(LDBi, LDBi-i, LDBj, LDBk ; LDBp, LDBq, LDBr)는 데이터 버스 스위치(DBSWa∼DBSWe)에 의해서 어느 하나의 글로벌 데이터 버스(GDB)에 접속되고, 판독 증폭기(데이터 버스 증폭기(60))(AMP)를 거쳐서 데이터가 출력된다. 구체적으로, 예를 들어 로컬 데이터 버스 (LDBq)는 데이터 버스 스위치(DBSWb, DBSWde)가 온 상태이고, 다른 데이터 버스 스위치(DBSWa, DBSWc, DBSWe)가 오프 상태인 때에 선택되어 글로벌 데이터 버스(GDB ; 증폭기(60))에 접속되게 된다. 또, 예를 들어, 데이터 버스 스위치(DBSWa)와 같이, 1개의 스위치에 대해서 복수의 데이터 버스가 종속하도록 구성하더라도 좋다. 또, 본 제 2 실시예에 있어서도 상기 제 1 실시예와 같이 글로벌 데이터 버스(GDB) 및 로컬 데이터 버스(LDB)는 싱글 패스 및 상보 버스중 어느 하나의 것으로 구성하더라도 좋다.
제15도는 관련 기술의 신호 전송 시스템에서의 PRD 방식의 데이터 버스 증폭기의 일예를 개략적으로 나타낸 도면이고, 전술한 제10도의 한쪽의 PRD 증폭기(261, 262)와 같은 구성으로 되어 있다. 즉, PRD 증폭기(260)는 제 1 타이밍으로 부호간 간섭 성분의 추정을 행하고 또한 다음 제 2 타이밍에서 데이터의 판정을 행하게 되어 있다.
제16도는 제15도의 데이터 버스 증폭기를 적용한 경우의 과제를 설명하기 위한 신호 전송 시스템에서의 동작 파형의 일예를 나타낸 도면이고, 최악의 경우의 동작을 나타낸 파형도이다. 제16도에 나타낸 바와 같이 예를 들어 글로벌 데이터 버스(GDB)를 거쳐서 데이터 버스 증폭기에 공급되는 판독 데이터가 로컬 데이터 버스 LDB1로부터 LDB5로 전환될 때에 제15도에 나타낸 것과 같은 판련 기술의 버스 증폭기를 사용한 최악의 경우에, 즉 다음에 전환되는 로컬 데이터 버스(LDB5, /LDB5) 쌍의 전위가 전환되기 직전의 글로벌 데이터 버스(GDB, /GDB) 쌍의 전위와 반대 관계로 되어 있고, 또한 다음에 전환되는 로컬 데이터 버스(LDB5, /LDB5)쌍의 전위차가 최대로 되어 있으면 오동작을 일으킬 위험이 있다. 즉 제16도에 나타낸 바와 같이, 전환전의 다음 로컬 데이터 버스(LDB)쌍의 전압이 전환시에 글로벌 데이터 버스(GDB)에 나타나지만, 제15도에 나타낸 관련 기술의 PRD 데이터 버스 증폭기(260)를 사용한 경우에는 전환 직전의 비트의 전위로부터 생성한 참조 레벨(Reference Level)과 전환 직후의 상보형 PRD 데이터 증폭기(260)의 차동 입력레벨과의 차가 없어져 오동작해 버린다. 구체적으로 제16도에서의 참조 부호 EP1로 나타낸 바와 같이 원래는 데이터 “1”이 출력될 개소(비트)가 데이터 “0”으로서 출력될 위험이 있다.
제17도는 제15도의 데이터 버스 증폭기를 적용한 경우의 과제를 설명하기 위한 신호 전송 시스템에서의 동작 파형의 다른 예를 나타낸 도면이다. 이 제17도의 경우에는 로컬 데이터 버스(LDB)에 프리 차지 회로가 설치되어 있고, 다음에 전환될(다음에 글로벌 데이터 버스(GDB)에 연결됨) 로컬 데이터 버스(LDB5)를 전환 타이밍 직전에 프리 차지하게 되어 있다. 즉 로컬 데이터 버스(LDB5)의 프리 차지 회로를 제어하는 프리 차지 제어 신호(PRE5)를 로컬 데이터 버스 LDB1으로부터 LDB5로 전환되기 직전(약, 2 비트 전)에만 출력하고, 예를 들어 다음에 전환되는 로컬 데이터 버스(LDB5(LDB5, /LDB5))를 Vii/2로 프리차지 하도록 되어 있다. 이 경우에는 제16도의 최악의 경우보다는 참조 레벨과 상보형 PRD 데이터 증폭기(260)의 차동 입력 레벨과의 차를 크게할 수는 있지만 예를 들어 참조 부호 EP2로 나타낸 개소에서는 이전에 그 레벨차(절대치의 크기)가 작기 때문에, 예를 들어 노이즈 등에 의해서 오동작을 일으킬 위험이 역시 존재한다. 제18도는 본 발명의 신호 전송 시스템에서의 PRD 방식의 데이터 버스 증폭기의 일예를 개략적으로 나타낸 도면이고, 제13도의 제 1 실시예 및 제14도의 제 2 실시예의 각 데이터 버스 증폭기(60)의 구성예를 나타낸 것이다.
제18도에 나타낸 바와 같이, PRD 증폭기(60)는 PRD 기능 부분(66), PRD 기능 부분(66)의 후단에 설치된 차동 증폭기(64) 및 증폭기용 프리 차지 회로(65)를 구비하여 구성되어 있다. 여기서, 제15도와 제18도의 비교로부터 명백한 바와 같이 제13도 및 제14도의 각 실시예에 적용되는 데이터 버스 증폭기(60)의 PRD 기능부분(66)은 제15도의 관련 기술의 데이터 버스 증폭기(260)의 PRD 기능 부분(266)에 대하여 참조 부호 66a로 나타낸 제어 신호(ø 3, /ø 3)에 의해서 제어되는 4개의 스위치 소자(예를 들어, 트랜스퍼 게이트)와 2개의 커패시터(C30a, C30b)가 부가된 구조로 되어 있다. 여기서, 제18도에 나타낸 차동 증폭기(64) 및 증폭기용 프리 차지 회로(65)는 제15도에서의 차동 증폭기(264) 및 증폭기용 프리 차지 회로(265)와 같은 구성으로 되어 있다. 또한, 후술하는 바와 같이 PRD 방식의 데이터 버스 증폭기(60)를 인터리브 동작하는 PRD 증폭기(61, 62)로 2개 설치하고, 또한 교대로 한쪽의 PRD 증폭기의 출력을 선택하여 출력하는 멀티플렉서(63)를 사용하여 보다 고속인 데이터 전송을 행하도록 구성하는 것도 가능하다.
제19도는 제18도의 데이터 버스 증폭기를 적용한 신호 전송 시스템에서의 동작파형의 일예를 나타낸 도면이고, 로컬 데이터 버스(LDB1 ; 뱅크 1)로부터 로컬 데이터 버스(LDB5)(뱅크 5)로 전환 데이터를 판독하는 모양을 나타내고 있다. 구체적으로 예를 들어 제13도에서 데이터 버스 스위치(DBSW)를 전환하여, 글로벌 데이터 버스(GDB)를 거쳐서 데이터 버스 증폭기(60)에서 판독하는 데이터를 로컬 데이터 버스 LDB1으로부터 LDB5로 전환하는 경우를 나타낸 것이다.
제19도에 나타낸 바와 같이, 예를 들어 로컬 데이터 버스(LDB1)로부터 로컬 데이터 버스(LDB5)로 전환을 행하는 경우에, 전환 직전의 1 비트 및 전환 직후의 1 비트(합계 2비트) 기간만 제어 신호(ø 3, /ø 3)를 이네이블 상태로서, 커패시터(C30a, C30b)의 전후에 설치된 스위치 소자를 온 상태로 한다. 이 때 커패시터(C30a, C30b)의 용량치(C30)는 커패시터(C10a 및 C10b)의 용량치를 C10로 하고, 커패시터(C20a, C20b)의 용량치를 C20으로서, C30 = {α (C10-C20)·(C10+C20))/{(2-α)C10+α C20}으로 표시된다.
여기서 α 는 글로벌 데이터 버스(GDB)의 용량(기생용량)을 CGDB로 하고, 로컬 데이터 버스(LDB)의 용량(기생용량)을 CLDB로 하면, α =CLDB/(CGDB +CLDB)으로 되어 있다. 또한, C10 및 C20에 대해서는 관련 기술의 PRD 증폭기와 같이 버스의 시정수를 τ 로 하면, (C10-C20)/(C10+C20) =exp (-T/τ)를 대략 만족하게 된다. 또한, T는 1 비트 당의 드라이브 출력 유효 시간이다.
제19도에 나타낸 바와 같이, 본 실시예에 의하면 데이터 버스의 전환(예를들어 로컬 데이터 버스 LDB1 로부터 LDB5로의 전환)이 일어나더라도, PRD 방식의 버스 증폭기를 사용하고, 또한, 다음에 선택되는 로컬 데이터 버스(LDB5)의 프리 차지를 행함으로써(전환 직전의 1 비트 및 전환 직후의 1 비트 기간만 제어 신호(ø 3)를 이네이블 상태로 한다), 즉 전환 전후의 기간만 캐패시터(C30a 및 C30b)를 캐패시터(C20a 및 C20b)와 병렬로 접속하여 참조 레벨의 보정을 행함으로써 참조 부호 EP3로 나타낸 바와 같이, ISI(Inter Signal Interference : 부호간 간섭 성분) 레벨을 저감하여 버스 증폭기(60)에 의해 끊임 없이 데이터의 연속 판독을 행할 수 있게 되어 있다. 또한 본 발명의 동작은 후술하는 각 실시예에서 더 한층 분명히 상술된다.
제20도는 본 발명이 적용되는 반도체 기억 장치와 구성예를 나타내는 블럭도이고, 구체적으로는 32 비트 DRAM 코어의 요부 구성을 나타낸 것이다. 제20도에서 참조 부호 1은 메모리셀 어레이, 2는 워드 디코더 어레이(서브 워드 디코더 : SWDEC), 2′는 워드 디코더 어레이(메인 워드 디코더 : MWDEC), 3은 센스 증폭기 어레이, 4는 로컬 데이터 버스(LDB), 5는 글로벌 데이터 버스(GDB), 6은 데이터 버스 증폭기(차동형 PRD 데이터 버스 증폭기 : DPRD), 9는 로컬 데이터 버스 스위치, 12는 컬럼 디코더(CDEC), 13은 PRD 펄스 생성 회로를 나타내고 있다. 여기서, PRD 펄스 생성 회로(13)는 데이터 버스 증폭기(6)에서 사용하는 제어 신호(ø 1, /ø 2, ø 3)등을 생성하는 회로이다.
제20도에서는 각 데이터 버스 증폭기(6)가 각각 로컬 데이터 버스 스위치(9)를 거쳐서 글로벌 데이터 버스(4)에 접속되는 로컬 데이터 버스(5)로 부터의 데이터를 병렬적으로 출력하도록 되어 있다. 여기서, 글로벌 데이터 버스(4) 및 로컬 데이터 버스(5)는, 싱글 패스(GDB ; LDB)로 구성해도 좋으나, 상보 버스(GDB, /GDB ; LDB, /LDB)로 구성할 수도 있다.
제21도는 본 발명이 적용되는 신호 전송 시스템의 제 3 실시예에서의 계층화 버스의 구성을 개념적으로 나타낸 도면이다. 제21도의 제 3 실시예에서는 전술한 제13도의 제 1 실시예의 계층화 버스에 대해서 각 로컬 데이터 버스(LDBi, LDBj, …, LDBk)에 대해서 즉 글로벌 데이터 버스(GDB)에 직접 종속하는 유닛에 대하여 각각 프리 차지 회로(Prei, Prej, …, Prek)가 설치되고, 각 로컬 데이터 버스 또는 유닛이 각각 프리 차지되도록 되어 있다. 여기서, 유닛(C)은 제13도의 제 1 실시예와 같이 예를 들어 반도체 기억장치(DRAM)의 경우에는 메모리셀 또는 센스 증폭기 또는 드라이버를 구비한 플립 플롭 등이다. 또한 각 프리 차지 회로(Prei, Prej, …, Prek)에는 각각 전용 프리 차지 제어 신호가 공급되어, 독립하여 각 로컬 데이터 버스(LDBi, LDBj, …, LDBk)의 프리 차지 제어를 행하도록 되어 있다. 또한, 글로벌 데이터 버스(GDB) 및 로컬 데이터 버스(LDB)는 싱글 패스 및 상보 버스중 어느 것으로 구성하더라도 좋다.
제22도는 본 발명이 적용되는 신호 전송 시스템의 제 4 실시예에서의 분기 버스의 구성을 개념적으로 나타낸 도면이다. 제22도의 제 4 실시예에서는 전술한 제14도의 제 2 실시예 분기 버스에 대하여 각 로컬 데이터 버스(LDBi, LDBi-i, LDBj, LDBk; LDBp, LDBq, LDBr)에 대하여 각각 프리 차지 회로(Prei, Prei-i, Prej, Prek ; Prep, Preq, Prer)이 설치되고, 각 로컬 데이터 버스가 각각 프리 차지되도록 되어 있다. 여기서, 본 제 4 실시예에서도 상기 제 3 실시예와 동일하게 각 프리 차지 회로(Prei, Prei-i, Prej, Prek ; Prep, Preq, Prer)에는 각각 전용 프리 차지 제어 신호가 공급되고, 독립하여 각 로컬 데이터 버스(LDBi, LDBi-i, LDBj, LDBk ; LDBp, LDBq, LDBr)의 프리 차지제어를 행하도록 되어 있다. 또, 본 제 4 실시예에서도 글로벌 데이터 버스(GDB) 및 로컬 데이터 버스(LDB)는 싱글 패스 및 상보 버스중 어느 것으로 구성하더라도 좋다.
제23도는 본 발명의 신호 전송 시스템에서의 PRD 방식의 데이터 버스 증폭기의 다른예를 개략적으로 나타낸 도면이고, 상술한 제 3 실시예 및 제 4 실시예에서의 데이터 버스 증폭기(AMP(6))의 일예를 나타낸 것이다.
제23도에 나타낸 바와 같이 PRD 방식의 데이터 버스 증폭기(6)는 병렬로 설치된 2개의 PRD 방식의 컴퍼레이터((PRD 컴퍼레이터 : PRD 증폭기)(61, 62)를 갖고, 인터리브 구동하도록 되어 있다. 즉, 한쪽의(제 1의) PRD 컴퍼레이터(61)가 부호간 간섭의 추정 동작을 행하고 있는 사이에 다른 쪽의(제 2의) PRD 컴퍼레이터(62)가 데이터 판정 동작을 행하고 또한 한쪽의 PRD 컴퍼레이터(61)가 데이터의 판정동작을 행하고 있는 사이에 다른쪽의 PRD 컴퍼레이터(62)가 부호간 간섭의 추정 동작을 행하게 되어 있다. 그리고, 멀티플렉서(63)에 의해 2개의 PRD 컴퍼레이터(61, 62)중 한쪽 출력이 교대로 선택하여 출력되고, 이것에 의해 고속으로 신호의 판독이 가능하도록 되어 있다.
제24도는 제23도의 데이터 버스 증폭기에서의 PRD 컴퍼레이터를 나타낸 도면이다. 제24도와 제18도의 비교로부터 명백한 바와 같이 데이터 버스 증폭기(6)를 구성하는 각 PRD 컴퍼레이터(61, 62)는 제18도에 나타낸 데이터 버스 증폭기(60)와 동일한 구성으로 되어 있다. 단 한쪽의 PRD 컴퍼레이터(61)에서 커패시터(C30a, C30b)의 접속은 제어 신호(ø 3)에 의해 제어되고, 또한 다른쪽의 PRD 컴퍼레이터(62)에서 커패시터(C30a, C30b)의 접속은 제어 신호(ø 3′)에 의해 제어되도록 되어 있다. 또, PRD 컴퍼레이터(61, 62)에 공급되는 제어 신호(ø 3, /ø 3′)는 인터리브 구동되는 2개의 PRD 컴퍼레이터 중, 버스의 전환 타이밍에 대응한 한쪽의 PRD 컴퍼레이터에만 필요로 되고, 예를 들어 버스의 전환 타이밍이 짝수 비트마다 생기는(일반적으로는 짝수비트마다 발생함) 경우에는 후술한 바와 같이, 예를 들어 한쪽의 PRD 컴퍼레이터(61)에만 커패시터(C30a, C30b)를 설치하여 제어 신호(ø 3)에서 접속을 제어하고, 다른 쪽의 PRD 컴퍼레이터(62)에는 커패시터(C30a, C30b)를 설치하지 않고, 제어 신호(ø 3′)도 공급하지 않도록 구성하더라도 좋다.
제25도는 제23도의 데이터 버스 증폭기를 적용한 신호 전송 시스템에서의 동작파형의 일예를 나타낸 도면이다. 제25도에 나타낸 바와 같이 예를 들어 로컬 데이터 버스(LDB1)로부터 로컬 데이터 버스(LDB5)로의 전환을 행할 경우에 다음에 글로벌 데이터 버스((GDB)(GDB, /GDB))에 접속되는 로컬 데이터 버스(LDB5(LDB5, /LDB5))를 예를 들어 전환의 2비트 전 기간에서 상기 로컬 데이터 버스쌍(LDB5, /LDB5)의 단락(쇼트) 및 프리 차지를 행한다. 즉 로컬 데이터 버스쌍(LDB5, /LDB5)에 설치된 프리 차지 회로의 제어 신호(PRE5)를 전환 2 비트전 기간 이네이블로 함으로써 예를 들어 제25도에서의 참조 부호 TP1의 타이밍으로 상보 로컬 데이터 버스(LDB5, /LDB5)를 쇼트하여 중간 전위(Vii/2)로 프리 차지한다.
또한, 전환 직전의 1 비트 및 전환 직후의 1 비트(합계 2 비트)의 기간만 제어신호(ø 3)를 이네이블 상태로서 한쪽의 PRD 컴퍼레이터(61)에서의 커패시터(C30a 및 C30b)의 전후에 설치된 스위치 소자를 온 상태로 함으로써, 다음에 상기 로컬 데이터 버스(LDB5, /LDB5)가 전환된(글로벌 데이터 버스(GDB, /GDB)에 접속됨)때에 글로벌 데이터 버스의 전위 변화가 결정되기 때문에, 제24도의 PRD 컴퍼레이터(PRD 증폭기)에서 전환에 의한 전위 변화분을 빼낼 수 있다. 즉, 전환 전후의 기간만 커패시터(C30a, C30b)를 커패시터(C20a, C20b)와 병렬로 접속하여 참조레벨의 보정을 행함으로써, 참조 부호 EP4로 나타낸 바와 같이 ISI(Inter Signal Interference : 부호간 간섭 성분) 레벨을 저감하여 버스 증폭기(6)에 의해 끊임 없이 데이터의 연속 판독를 행할 수 있게 되어 있다.
여기서, 커패시터(C30a, C30b)의 용량치(C30)는 커패시터(C10a, C10b)의 용량치를 C10으로 하고, 커패시터(C20a, C20b)의 용량치를 C20으로서 C30 = {α (C10-C20)·(C10+C20))/{(2-α)C10+α C20}으로 표현된다. 또한, α 는 글로벌 데이터 버스(GDB)의 용량(기생용량)을 CGDB로 하고, 로컬 데이터 버스(LDB)의 용량(기생용량)을 CLDB로 하면 α =CLDB/(CGDB+CLDB)로 되어 있다. 또한, C10 및 C20에 대해서는 관련 기술의 PRD 증폭기와 같이 버스의 시정수를 τ로 하면, (C10-C20)/(C10+C20) =exp (-T/τ)을 대략 만족하게 된다. 또한, T는 1비트 당의 드라이버 출력 유효 시간이다.
제25도의 동작 파형에 나타낸 바와 같이, 데이터 버스(로컬 데이터 버스)가 전환이 일어나더라도 PRD 방식 버스 증폭기와 다음에 선택되는 로컬 데이터 버스의 프리 차지에 의해 끊임 없이 데이터의 판독 처리를 행할 수 있다. 여기서 동일한 로컬 데이터 버스의 드라이버로부터 연속하여 데이터가 전송되어 오는 사이에는 이 로컬 데이터 버스에서는 프리 차지가 행해지지 않는다. 제25도의 예에서는 다음에 선택되는 로컬 데이터 버스의 선택전의 프리 차지 레벨을 드라이브의 전원 레벨의 절반(Vii/2)으로 하고 있으나, 반드시 그럴 필요는 없고 대략 전원 레벨의 반정도의 레벨이면 좋고, 또한 적어도 전원레벨(Vii)과 접지레벨(Vss) 사이에 있으면 좋다. 또한, 로컬 데이터 버스쌍의 각각(LDB, /LDB : LDB5, /LDB5)은 대략 동일한 레벨로 프리 차지한다.
이상에 있어서, 제25도에서는 다음에 선택되는 로컬 데이터 버스(LDB5)의 프리 차지를 로컬 데이터 버스가 전환(LDB1에서 LDB5로의 전환) 2 비트전부터 행하고 있으나 1 비트전부터라도 좋고, 또한 언제나 사용하고 있지 않는 로컬 데이터 버스는 프리 차지되어 있는 상태로 놓고, 로컬 데이터 버스가 전환될 때 선택된 로컬 데이터 버스의 프리 차지를 해제하도록 구성하더라도 좋다.
제26도는 제23도의 데이터 버스 증폭기를 적용한 신호 전송 시스템에서의 특징적인 동작을 설명하기 위한 파형도이고, 사용하지 않는 로컬 데이터 버스(PRE2, PRE3, PRE4, PRE6, …)를 프리 차지되어 있는 상태로서 해놓고, 로컬 데이터 버스가 전환될 때(LDB1에서 LDB5로의 전환) 선택된 로컬 데이터 버스(LDB5)의 프리 차지를 해제하도록 구성한 예를 나타내는 것이다.
제27도는 제21도에 나타낸 제 3 실시예의 변형예에서의 계층화 버스 구성을 개념적으로 나타낸 도면이다.
제27도에 나타낸 계층화 버스는 제21도에 나타낸 제 3실시예에서의 계층화버스에서 글로벌 데이터 버스(GDB)에 프리 차지 회로(8)를 설치한 것이고, 다른 구성은 제21도와 같다. 본 변형예와 같이 글로벌 데이터 버스(GDB)에 프리 차지 회로(8)를 설치한 경우에는 예를 들어 버스(글로벌 데이터 버스)가 동작하고 있을 때, 즉 스탠바이시에 버스를 프리 차지해 놓는 등이 가능하다. 또, 글로벌 데이터 버스부에 프리 차지 회로를 설치하지 않은 경우에도 스탠 바이시에 버스를 프리 차지해 놓는 것은 가능하다.
제28도는 본 발명이 적용되는 신호 전송 시스템의 제 5 실시예에서의 PRD 방식의 데이터 버스 증폭기를 개략적으로 나타낸 도면이고, 제23도에 나타낸 PRD 컴퍼레이터(61, 62)에 대해서 각각 이네이블 신호(enA, enB)를 공급하여 제어하게 되어 있다.
제28도에 나타낸 바와 같이 PRD 방식의 데이터 버스 증폭기(6)는 병렬로 설치된 2개의 PRD 컴퍼레이터(61′, 62′)를 갖고, 인터리브 구동하도록 되어 있다. 즉, 한쪽의 PRD 컴퍼레이터A(61′)가 부호간 간섭의 추정 동작을 행하고 있는 사이에 다른쪽 PRD 컴퍼레이터B(62′)가 데이터의 판정동작을 행하고, 또한 한쪽의 PRD 컴퍼레이터(61′)가 데이터의 판정 동작을 행하고 있는 사이에 다른쪽 PRD 컴퍼레이터(62′)가 부호간 간섭의 추정 동작을 행하게 되어 있다. 그리고 멀티플렉서(63)에 의해서 2개의 PRD 컴퍼레이터(61′, 62′)중 한쪽의 출력이 교대로 선택하여 출력되고, 이것에 의해서 고속으로 신호의 판독이 가능하도록 되어 있다.
여기서, 본 제 5 실시예의 데이터 버스 증폭기(6)는 2개의 PRD 컴퍼레이터(61′, 62′)중 각각에 대해서 이네이블 신호(enA, enB)가 공급되고, 버스 증폭기((6)(61′, 62′))가 데이터 전송시 외에는 동작하지 않도록 구성되어 있다.
제29도는 제28도의 데이터 버스 증폭기에서 PRD 컴퍼레이터를 나타낸 도면이다.
제29도에 나타낸 바와 같이, PRD 컴퍼레이터(61′, 62′)의 차동 증폭기(64′)는 이네이블 신호(enA, enB)에 의해서 그 동작이 제어되는 커런트 미러 증폭기로서 구성되어 있다. 또한 PRD 기능 부분(66) 및 증폭기용 프리 차지 회로(65)는, 예를 들어 제24도의 PRD 컴퍼레이터에서의 것과 동일하다.
제30도는 제28도의 데이터 버스 증폭기 동작의 일예를 설명하기 위한 도면이다.
제30도에 나타낸 바와 같이, 예를 들어 한쪽의 PRD 컴퍼레이터(61′) 동작을 제어하는 이네이블 신호(enA)는 다른쪽 PRD 컴퍼레이터(62′)의 동작을 제어하는 이네이블 신호(enB)보다도 1비트 빨리 출력되도록 되어 있고, 양쪽의 PRD 컴퍼레이터(61′, 62′)가 동시에 동작을 개시한 경우에, 처음 비트가 무효한 데이터를 출력시키지 않도록 되어 있다. 즉, 이네이블 신호(enA)가 먼저 출력(이네이블)되고, 한쪽의 PRD 컴퍼레이터(61′)가 부호간 간섭 성분의 추정 동작 및 컴퍼레이터의 오토 제로동작을 행하도록 되어 있다. 이 때 다른쪽 PRD 컴퍼레이터(62′)는 아직 동작을 개시하고 있지 않는다.
한쪽 PRD 컴퍼레이터(61′)의 이네이블 신호(enA)는 데이터가 버스 증폭기에 도착하는 1 비트 타임전에 기동하여, 다음 비트 타임의 처음에(초기 비트째)에 다른쪽 PRD 컴퍼레이터(62′)의 이네이블 신호(enB)가 출력되어 상기 다른쪽 PRD 컴퍼레이터(62′)가 이네이블로 된다. 이 이니셜 비트에서는 한쪽 PRD 컴퍼레이터(61′)가 데이터를 받아서 데이터의 판정을 행하고, 동시에 다른쪽 PRD 컴퍼레이터(62′)는 부호간 간섭 성분의 추정 동작 및 오토 제로 동작을 행하게 된다. 또한, 본 제 5 실시예(제28도∼제30도)에서 PRD 컴퍼레이터(61′, 62′)는 컴퍼레이터(차동 증폭기(64′))의 비대칭성을 제거하여 감도를 증대시키기 위해서 오토 제로기능(차동 증폭기(64′)의 한쪽 입력과 출력을 단락하는 리셋 기능)을 갖고 있다.
여기서, 예를 들어 버스 증폭기(6)에 대한 입력 신호가 충분히 클 경우(컴퍼레이터의 비대칭성을 보충하는 정도로 충분히 큰 경우)에는, 반드시 오토 제로기구는 필요하지 않다. 또한, 이네이블 신호(enA, enB)를 동시에 멈추게 하거나 각 PRD 컴퍼레이터(61′, 62′)(차동 증폭기(64′))를 정지시켜도 좋지만, 예를 들어 데이터의 출력이 몇 비트인지 알고 있으면, 출력이 끝난 순서로 정지하도록 구성해도 좋다.
제31도는 제28도의 데이터 버스 증폭기의 변형예를 나타내는 도면이고, 판독이 항상 짝수 비트씩으로 한정되는 경우의 데이터 버스 증폭기를 나타낸 것이다.
또한, 제32도는 제31도의 데이터 버스 증폭기 동작의 일예를 설명하기 위한 파형도이다. 또한, 제32도에서 이네이블 신호(enA, enB)의 『I』은 부호간 간섭 성분(ISI)의 추정 동작을 나타내고, 『D』는 신호 판정 동작을 나타내고 있다.
제31도 및 제28도의 비교로부터 명백한 바와 같이, 본 변형예에서는 한쪽의 PRD 컴퍼레이터(61′)는 제28도(제29도)과 동일하게 구성하고, 다른쪽 PRD 컴퍼레이터(62′′)의 PRD 기능 부분을 제15도에 나타낸 관련 기술의 PRD 기능 부분(266)과 동일하게 구성하도록 되어 있다. 그리고, 이네이블 신호(enA, enB)에 의해서, 한쪽의 PRD 컴퍼레이터(61′)가 먼저 동작하게 되어 있고, 상기 PRD 컴퍼레이터(61′)는 짝수 비트를 판독할 때 항상 버스의 전환 직전의 비트로 부호간 간섭 성분의 추정동작(I)을 행하여, 버스의 전환 직후의 비트로 신호 판정 동작(D)을 행하게 되어 있다.
즉, 제32도에 나타낸 바와 같이, 버스의 전환 타이밍이 짝수 비트마다 발생하는 경우(일반적으로는 짝수 비트마다 발생함), 즉 버스의 전환 타이밍이 부호간 간섭 성분 추정 동작(I)에서 신호 판정 동작(D)으로 전환되는 한쪽 PRD 컴퍼레이터(61′)(컴퍼레이터 A)에 동기하여 발생하는 경우에, 한쪽의 PRD 컴퍼레이터(61′)에만 커패시터(C30a, C30b)를 설치하여 제어 신호(ø 3)로 접속을 제어하면 좋기 때문에, 다른쪽 PRD 컴퍼레이터(62″)의 PRD 기능 부분(266)에 대해서 커패시터(C30a, C30b) 및 제어 신호(ø 3′)에 의해서 제어되는 스위치 소자를 설치하지 않더라도 같은 효과가 얻어지는 것이다. 이와 같이 회로 구성을 필요 충분한 것으로 함으로써 제28도에 나타낸 제 5실시예의 PRD 버스 증폭기(6) 보다도 회로 규모를 줄일 수 있게 된다. 또한, 다른쪽 PRD 컴퍼레이터(62″)에서 차동 증폭기(64′)의 오토 제로 동작은 제어 신호(ø 2)에 의해 제어하면 좋다.
또, 제25도에서 설명한 바와 같이 다음에 선택되는 로컬 데이터 버스(LDB5)의 프리 차지를 로컬 데이터 버스의 전환(LDB1로부터 LDB5로 전환)의 2 비트전에서부터 행하고 있지만 1비트전에서 부터도 좋고, 또 항상 사용하지 않는 로컬 데이터 버스는 프리 차지되어 있는 상태로 해 놓고, 로컬 데이터 버스가 전환될 때 선택된 로컬 데이터 버스의 프리 차지를 해제하도록 구성해도 좋다.
제33도는 본 발명이 적용되는 반도체 기억 장치에서 라이트 증폭기(10)의 일예를 나타낸 회로도이고, 또한 제34도는 본 발명이 적용되는 반도체 기억 장치에서 라이트 증폭기의 다른 예를 나타내는 회로도이다.
제33도 및 제34도에 나타낸 바와 같이, 각 라이트 증폭기는 이네이블 신호(en) 및 데이터(기입 데이터)(DATA)를 받아서 상보의 글로벌 데이터 버스(GDB, /GDB)를 상기 데이터(DATA)에 따른 레벨로 구동하게 되어 있다.
여기서, 제33도 및 제34도의 비교로부터 명백한 바와 같이, 제34도에 나타낸 라이트 증폭기는 제33도에 나타낸 라이트 증폭기에 대해서 각 글로벌 데이터 버스(GDB, /GDB)를 구동하는 전원부에 NMOS 트랜지스터를 더 설치함으로써, 즉 각 출력단의 PMOS 트랜지스터와 내부전원선(Vii)사이에 NMOS 트랜지스터를 삽입함으로써 데이터 버스(GDB, /GDB)가 『내부 전원 전압(Vii)-NMOS 트랜지스터의 문턱값 전압(Vth)』 이상의 레벨로 상승하지 않도록 구성한 것이다.
또, 기입 동작은 저전위 전원선(Vss)에 접속된 NMOS 트랜지스터의 구동력으로 고레벨 “H”측의 데이터를 저레벨 “L”로 하는 동작이 주요한 것이고, 데이터 버스의 고레벨 “H”측의 레벨이 낮은 레벨에 있으면, 저레벨 “L”로 향하는 스피드는 보다 빠르게 되어 결과적으로 가일층의 고속 기입 동작이 가능해진다.
또, 제33도 및 제34도에 나타낸 라이트 증폭기의 동작은 후에 제71도를 참조하여 상세히 설명한다.
제35도는 본 발명이 적용되는 신호 전송 시스템의 제 6 실시예에 의한 계층화 버스의 구성을 개념적으로 나타낸 도면이고, 제21도에 나타낸 제 3실시예의 계층화 버스의 구성에서 PRD 방식의 데이터 버스 증폭기(6)로서 상술한 제 5 실시예(제 5 실시예의 변형예 : 이네이블 신호(enA, enB)에 의해서 제어되는 데이터 버스 증폭기)를 적용한 것이다. 또한, 제22도에 나타낸 제 4 실시예의 분기 버스의 구성에서 PRD 방식의 데이터 버스 증폭기(6)로서 이네이블 신호(enA, enB)에 의해서 제어되는 데이터 버스 증폭기를 적용할 수도 있음은 물론이다.
제36도는 본 발명이 적용되는 신호 전송 시스템의 제 7 실시예에 의한 반도체 기억 장치의 구성예를 나타내는 블록도이고, 제37도는 제36도의 반도체 기억 장치에서 동작 파형의 일예를 나타낸 도면이다. 제36도에서 참조 부호 1은 메모리셀 어레이, 2′는 워드 디코더 어레이(메인 워드 디코더 : MWDEC), 3은 센스 증폭기(센스 증폭기 어레이), 4는 로컬 데이터 버스(LDB), 5는 글로벌 데이터 버스(GDB), 6은 데이터 버스 증폭기(차동형 PRD 데이터 버스 증폭기 : DPRD), 9는 로컬 데이터 버스 스위치, 12는 컬럼 디코더(CDEC), 13은 PRD 펄스 생성 회로, 114는 로컬 데이터 버스 스위치용 펄스 생성 회로, 그리고 15는 로우 블록 상태 래치회로를 나타내고 있다. 여기서, PRD 펄스 생성 회로(13)는 데이터 버스 증폭기(6)에 사용하는 제어 신호(ø 1, ø 2, ø 3) 등을 생성하는 회로이고, 로컬 데이터 버스 스위치용 펄스 생성 회로(14)는 각 로컬 데이터 버스 스위치(9)의 스위치를 제어하는 신호를 생성하는 회로이다.
제36도에 나타낸 바와 같이 반도체 기억 장치(주요부)는 8개의 로우 블록(RB : RB0∼RB7)을 구비하여 구성되고, 각 로우 블록(RB)은 각각 메인 워드 디코더((MWDEC)(2′))와 서브 워드 디코더((SWDEC)(2))를 갖고 있다. 그리고, 각 로우 블록(RB)에 걸친 로컬 데이터 버스((LDB)(4))의 전환때에는 연속적인(끊임 없는, 갭리스) 데이터 판독을 행하게 되어 있고, 센스 증폭기(3)가 드라이버의 역활을 하게 되어 있다. 또, PRD 방식 데이터 버스 증폭기(6)는 글로벌 데이터 버스(5)상에 설치되어 있다. 또한, 본 발명은 제36도에 나타낸 구성을 갖는 반도체 기억 장치에 한정되는 것이 아니고, 여러 가지 구성의 반도체 기억 장치에 적용할 수 있는 것은 말할 필요도 없다.
본 제 7 실시예에서는 센스 증폭기(3)로부터 선택된 컬럼 게이트 및 로컬 데이터 버스 스위치(9)를 통하고, 또 글로벌 데이터 버스(5)를 통하여 데이터를 전송하여, 부호간 간섭 성분 제거(추정) 기능이 있는 상보형 버스 증폭기로 증폭한다. 여기서 PRD 버스 증폭기(6)내에서 사용하는 펄스(제어신호)는 PRD 펄스 생성회로(13)에서 생성되도록 되어 있다. 또 본 제 7 실시예에서는 하나의 PRD 펄스생성 회로(13)로부터 2개의 PRD 버스 증폭기(6)에 대해서 상기한 펄스를 공급하고 있으나, 펄스의 공급 방법은 이것에 한정되는 것은 아니다. 구체적으로, 예를 들어 4개의 PRD 버스 증폭기에 대해서 하나의 PRD 펄스 생성 회로(13)로 부터의 펄스를 부여하도록 구성할 수 있고, 또한 모든 PRD 버스 증폭기(6)에 대해서 하나의 PRD 펄스 생성 회로(13)로부터 부여해도 좋다.
PRD 펄스 생성 회로(13)에 공급하는 클록(CLK)은 장소에 따라서 스큐(skew)가 나오지 않도록, 예를 들어 트리형으로 하여 공급하고 있으나 이것에 한정되는 것이 아니다. 또한 본 제 7실시예에서는 로우 블록 상태 래치 회로(15)에 의해서 로컬 데이터 버스(4)의 전환시에 끊임 없이 데이터 판독를 행하기 위해서 필요한 로우 블록의 상태를 기억하게 되어 있고, 예를 들어 로우 블록 상태 래치 회로(15)를 각 로 블록(RB)에 대해서 2개의 상태를 기억하기 위한 래치로 구성할 수가 있다. 즉, 1개는 다음에 액세스하는 로우 블록인 것을 나타낸 상태(NEXT : 넥스트)이고, 또 하나는 현재 액세스하고 있는 로우 블록인 것을 나타낸 상태(CURRENT : 커런트)이다. 이 래치 회로(15)로부터 메인 워드 디코더(MWDEC(2′))상에 그 상태를 나타내는 RB@C 신호(RB@가 현재 억세스하는 로우 블록인 것을 나타낸 신호) 및 RB@N 신호(RB@가 다음에 액세스하는 로우 블록인 것을 나타낸 신호)가 전송되고, 이들 RB@C 신호 및 RB@N 신호가 각 로우 블록 (RB(RB0 ∼ RB7))에 대하여 부여된다(즉, @은 0∼7이다).
또한, 버스의 전환시에 버스를 선택적으로 드라이브하기 위한 선택 트랜지스터(컬럼 게이트)의 선택신호(CL)는 활성화 되어 있는 로컬 버스 계통과 비활성의 로컬 버스 계통으로 공통화되어 있다.
제37도에서는 현재 액세스하고 있는 로우 블록(CURRENT 로 블록)이 ((RB1)(RB1C))이고, 다음에 액세스하는 로 블록(NEXT 로우 블록)이 ((RB3)(RB3N))인 경우를 나타내고 있다.
제37도에서 참조 부호 TP1은 상보의 로컬 데이터 버스((4)(LDB, /LDB))를 쇼트하여 중간 전위(Vii/2)로 프리 차지하는 타이밍을 나타내고, 또 TP2은 글로벌 데이터 버스(GDB : 5)와 다음에 액세스하는 로우 블록(RB3)에서의 로컬 데이터 버스(LDB : 4)를 연결하는 스위치(로컬 데이터 버스 스위치(9))가 기동하기 시작하는 타이밍을 나타내고 있다. 또한, 타이밍(TP2)은 글로벌 데이터 버스(GDB)와 현재 액세스하고 있는 로우 블록(RB1)에서의 로컬 데이터 버스(LDB)를 연결하고 있는 로컬 데이터 버스 스위치(9)의 해제 신호가 동작하기 시작하는 타이밍이기도 하다.
또한, 본 제 7 실시예에서는 타이밍 전환의 1 비트전의 타이밍(타이밍 (TP1))에서 다음에 액세스하는 로우 블록(RB3)의 프리 차지 신호(PRE3)가 출력되고, 로우 블록(RB3)의 로컬 데이터 버스(LDB)의 프리 차지가 행해진다. 여기서, 제37도의 전체적인 파형은 상술한 제25도의 동작 파형에 대응하고 있다.
제38도는 제36도의 반도체 기억 장치에서 1개의 로우 블록(RB@)의 구성예를 나타낸 블록도이고, 제39도는 제38도의 동작 시퀀스의 일예를 설명하기 위한 파형도이다.
또한, 제38도에서 컬럼 게이트의 선택 신호선(CL), 글로벌 데이터 버스(GDB), 로컬 데이터 버스(LDB) 및 로컬 데이터 버스 스위치(9) 등은 번잡하게 되기때문에 도시하지는 않는다. 또, 제39도는 로우 블록 상태 래치 회로(15)로부터 생성되는 신호(RB@C, RB@N)에 의한 블록 선택 동작의 시퀀스 일예를 나타낸 것이다.
제38도 및 제39도에서 참조 부호 RBPRE@는 각 로우 블록(RB)내의 RBPRE 생성회로(51)에서 생성되어 그 블록(로 블록)안에 공급되는 로우 블록 프리 차지 신호이고, 또 WL 타이밍 신호 발생 회로(52)에도 공급된다. 여기서 RBPRE 신호가 유효할 때 워드선(WL)은 리셋 된다. WL 타이밍 신호 발생 회로(52)는 블록내의 워드선(WL)의 상승 타이밍 및 하강 타이밍을 생성하고 있다. 또한, RBMW 생성 회로(53)에 의해서 RBMW@ 신호가 생성되고, 블록 내의 메인 워드 디코더((MWDEC)(2′))에 공급된다. 여기서 RBMW@신호가 고레벨 “H”인 때, 그 블록내의 메인 워드 디코더(2′)는 어드레스를 받을 수 있고, 역으로 RBMW@ 신호가 저레벨 “L” 인때에는 메인 워드 디코더(2′)의 어드레스 신호가 변하더라도 선택된 메인 워드(MW)는 영향을 받지 않게 되어 있다. 또한, 참조 부호 57은 각 블록에서의 로컬 데이터 버스를 프리 차지하기 위한 LDB@ 프리 차지 회로를 나타내고 있다.
RBSW 생성 회로(54)는 RBSW@ 신호(펄스)를 발생한다. 제38도의 예에서는 RBSW@ 신호는 상보의 신호로 되고, 각 센스 증폭기열(3)을 거쳐서 센스 증폭기와 서브 워드 디코더((SWDEC)(2))가 교차하는 부분에 있는 RB 별 SW 프리 디코드 어드레스 래치 회로(55)에 공급된다. 여기서, RB 별 SW 프리 디코드 어드레스 래치회로(55)는 RBSW@ 신호에 의해 공통으로 전송하고 있는 서브 워드 프리 디코드 신호(SW 프리 디코드 신호(#))를 블록마다 래치하고, 이것에 의해서 서브 워드 프리 디코드 신호가 다른 블록에 액세스 하고자 할 때에 로컬 데이터 버스가 전환되더라도 각 블록마다 서브 워드 프리 디코드 신호를 유지할 수 있게 되어 있다.
또한, 본 제 7 실시예에서 서브 워드 프리 디코드 신호는 0 ∼ 3의 4개이고, SW 프리 디코드 신호(#)에서의 #이 0∼3이 된다. 또한, RBLDBPRE 생성 회로(56)는 RBLDBPRE@ 신호를 생성하고 있고 RB@N 신호와 LDB 프리 차지신호(LDBPRE 신호 : 각 블록에 공통)로부터 각 블록의 로컬 데이터 버스(LDB)의 프리 차지 신호(RBLDBPRE@ 신호)가 생성된다. 여기서, RBLDBPRE@ 신호에 의해 다음에 선택되는 버스는 적어도 그 전환되는 1 비트전에서의 프리 차지를 행할 수 있다. 또한, 후에 상술하지만, 갭리스 라이트 동작(끊임 없는 기입 동작)도 행하고자 할 경우에는 이 RBLDBPRE@ 신호에 대한 변경이 필요하게 된다. 또한, 반도체 기억 장치에 적용한 본 발명의 신호 전송 시스템(버스방식)에서도 데이터 버스의 프리 차지를 연속 판독시에는 할 필요가 없음은 물론이다.
그런데, 반도체 기억장치의 데이터의 판독 동작에서는 미리 몇 비트를 판독하는지를 알고 있기 때문에 카운터로 몇 비트 판독 동작을 행했는지를 예를 들어 칩(반도체 기억 장치)내를 지나는 클록(CLK)을 사용하여 카운트하고, 최종 비트가 전환되기 직전에 로컬 데이터 버스 스위치(GDB∼LDBSW)를 전환하는 신호를 LDBSW 신호 생성 회로가 생성하여, LDB-GDB-SW 회로내에서 각 블록의 RB@N 신호와 논리를 취하고, 로컬 데이터 버스가 전환 타이밍의 직전에서 전환하도록 동작시키게 되어 있다. 본 제 7실시예에서 버스의 전환 동작은 전환 직전에서 시작되는 방식이고, 그 동작은 제39도에 나타낸 바와 같다. 또, 제36도에서는 메인 워드 디코더((MWDEC)(2′))의 한쪽 측(도면상, 좌측)에만 셀 어레이가 있게 묘사되어 있지만, 양측에 셀 어레이를 설치하더라도 좋고, 또 이 구성은 여러 가지로 변형할 수 있는 것은 말할 필요도 없다.
제40도는 본 발명이 적용되는 신호 전송 시스템의 제 8 실시예에 의한 반도체 기억장치의 구성예를 나타내는 블록도이다. 본 제 8실시예의 반도체 기억장치도 상술한 제 7 실시예와 같이 8개의 로우 블록(RB : RB0∼RB7)을 구비하여 구성되어 있으나, 이 로우 블록(RB)수는 8개로 한정되는 것이 아니고, 예를 들어 4개 또는 16개 등이라도 좋음은 물론이다. 또, 본 제 8 실시예에서도 제 7 실시예와 같이 복수의 로컬 데이터 버스((4) (LDB, /LDB))가 로컬 데이터 버스 스위치((9)(GDB-LDBSW)를 통해서 1개의 글로벌 데이터 버스((5)(GDB, /GDB))에 연결되고, 이 글로벌 데이터 버스(5)에 대해서 PRD 방식의 데이터 버스 증폭기(6)가 설치되고, 제40도는 이 구성을 복수개 갖는 경우의 예를 나타내고 있다. 또, 제40도의 아래쪽에 나타낸 1개의 로 블록(RB)은 상술한 제38도에 나타낸 로우 블록(RB)의 4배의 용량을 갖는 경우를 나타내고 있고, 또 제40도에서는 로컬 데이터 버스(LDB)가 참조 부호 DP의 위치에서 2개로 분할되어 있다. 또, 참조부호 RB@CK는 로우 블록 상태 천이 클록을 나타내고, @는 0∼7이다.
또, 컬럼 선택 신호(CL)는 복수의 로우 블록(RB0∼RB7)에 걸쳐서 활성화되고, 또 제 7 실시예와 같이 각 로우 블록은 각각 메인 워드 디코더((MWDEC)(2′)) 및 서브 워드 디코더((SWDEC)(2))를 구비하고 있다. 그리고, 본 제 8 실시예는 로우 블록에 걸치는 로컬 데이터 버스(LDB)의 전환시에 갭리스의 데이터 판독(데이터 리드)을 행하는 예이고, 센스 증폭기(3)가 드라이버의 역할을 하도록 되어 있다.
또한, 상술한 제 7 실시예와 동일하기 때문에 상세하게는 도시하지 않으나 PRD 버스 증폭기(6)내에서 사용하는 펄스(제어신호)는 PRD 펄스 생성 회로(13)에서 생성된다. 또한 제 7실시예와 같이, 1개의 PRD 펄스 생성 회로(13)로부터 2개의 PRD 버스 증폭기(6)에 대해서 펄스를 공급해도 좋으나, 예를 들어 4개의 PRD 버스 증폭기(6)에 대해서, 또는 모든 PRD 버스 증폭기(6)에 대해서 펄스를 공급하도록 구성해도 좋다. 또, PRD 펄스 생성 회로에 대한 클록(CLK)의 배선은 장소에 따른 스큐가 나오지 않도록 트리형으로 해도 좋지만, 예를 들어 동작 스피드가 느려도 괜찮은 경우에는 트리형으로 한정되는 것은 아니다.
본 제 8 실시예에서는 버스 계통의 상태 신호가 4상태 있는 예를 나타내고 있다. 즉, 4개의 상태란 그 버스 계통이 활성화 하기 시작한 다음에 액세스되는 상태(NEXT: 넥스트), 그 버스 계통이 현재 활성화하여 액세스되어 있는 것을 나타내는 상태(CURRENT : 커런트), 그 버스 계통이 아직 활성화하고 있지만 액세스가 끝난 상태(PREVIOUS : 프리비어스) 및 비활성이고 액세스도 행해지지 않는 상태(STANDBY : 스탠바이)를 말한 것이다. 여기서, 스탠 바이란 언제든지 액세스 동작이 개시할 수 있는 로우 블록(RB)인 것을 나타내고, 휴지하고 있는 의미가 아니다. 또, 이들 4개의 상태 신호(RB@N, RB@C, RB@P, RB@S)는 메모리셀 어레이의 근처에서 각 로우 블록마다 설치된 로우 블록 상태 래치 회로(15′)에 의해서 보존된다.
제41도는 제40도에 나타낸 제 8 실시예에 의한 래치 회로(로우 블록 상태 래치 회로(15′))를 나타낸 블록도이고, 제42도는 제41도에 나타낸 래치 회로의 일예를 나타낸 블록 회로도이고, 제43도는 제42도에 나타낸 래치 회로 동작의 일예를 설명하기 위한 파형도이다.
제41도 및 제42도에 나타낸 바와 같이 로우 블록 상태 래치 회로((RB 상태 래치회로)(15′))는 4개의 플립플롭(RS 플립플롭)과 인버터를 구비하여 구성되고, 로우 블록상태 천이 클록(RB@CK 신호 : @는 0∼7)과 리셋 신호(RESET 신호)를 받아서 4개의 상태 신호(RB@N, RB@C, RB@P, RB@S)중 어느 하나를 보존(출력)하게 되어 있다.
우선, RESET 신호가 고레벨 “H”이 되면, RB 상태 래치 회로(15′)와 각 로우 블록(RB)은 스탠 바이 상태를 유지한다. 여기서, 본 제 8 실시예에서 RESET 신호는 각 로우 블록 공통 신호로 되고, 선택된 로우 블록(RB@)에는 RB@CK 신호(RB@CK 펄스)가 1개 래치 회로(15′)로 입력되어, 그 래치 회로 및 그 RB@는 넥스트 상태로 천이한다. 이 넥스트 상태는 데이터 판독(또는 데이터 기입)을 위한 준비 상태이고, 구체적으로 예를 들어 워드선(WL)의 선택 및 상승이나 센스 증폭기(3)의 활성화 등이 행해진다.
다음에 또 하나의 RB@CK 펄스가 입력하면 RB@은 커런트 상태, 즉 데이터 판독(또는, 데이터 기입)을 행하는 상태가 된다. 또한 한 개의 RB@CK 펄스가 들어가면, 이 RB 상태 래치 회로(15′) 및 RB@은 프리비어스 상태가 된다. 여기서 프리비어스 상태에서는, 예를 들어 워드선(WL)의 하강, 센스 증폭기(3)의 비활성화 및 비트선(BL)의 프리 차지 등이 행해진다. 또, 데이터 기입(라이트) 동작시에는 메모리셀에 대한 데이터의 재 저장도 행해진다. 이 프리비어스 상태에서는 밖으로부터 이 프리비어스 상태의 로우 블록(RB)에 대한 액세스는 금지된다. 즉, 프리비어스 상태를 나타낸 신호(RB@P)는 이 액세스 금지를 나타내기 위해서도 사용되고, 경우에 따라서는 외부로 출력된다. 또한 이 신호(RB@P)를 사용하여, 외부로 부터의 액세스에 대해서 대기(웨이팅)를 거는 것도 가능하다.
이상에서, RB(로 블록)이 전환된 때(로컬 데이터 버스(LDB)가 전환된 때)의 갭리스의 데이터 판독(기입)을 행하기 위해서는, 어떤 RB가 커런트 상태에 있을 때 이것과 병행하여 다음에 선택되는 RB의 워드선 상승 등의 동작을 행하기 위해서 다음에 선택되는 RB 상태를 넥스트 상태로 한다. 그리고, 커런트 상태인 RB에서의 데이터의 판독(기입)이 끝나면, 그 RB를 프리비어스 상태로 함과 동시에 다음에 선택하는 RB를 커런트 상태로 함으로써, RB의 전환시에 갭(불연속)이 생기지 않도록 할 수가 있다. 이것을 순차적으로 병행하여 행함으로써, 갭리스의 (끊임 없는, 연속적인) 판독 또는 기입 동작이 가능해 진다.
제44도는 제40도에 나타낸 제 8 실시예에 의한 로우 블록의 구성예(주요부)를 확대하여 나타낸 블록도이고, 제45도는 제40도에 나타낸 제 8 실시예에 의한 반도체 기억장치의 동작 시퀀스의 일 예를 설명하기 위한 파형도이다.
제44도와 제38도의 비교로부터 명백한 바와 같이, 본 제 8 실시예의 반도체 기억 장치에서 로우 블록은 거의 상술한 제 7 실시예와 같지만, 각 로우 블록에 포함되는 메모리셀 어레이의 양(기억 용량)이 다르게 되어 있다. 또 제38도와 같이 제44도에서도 컬럼 게이트의 선택 신호선(CL), 글로벌 데이터 버스(GDB), 로컬 데이터 버스(LDB) 및 로컬 데이터 버스 스위치(9) 등은 번잡하게 되므로 도시하고 있지 않는다. 또한, 제45도는 로우 블록 상태 래치 회로((RB 상태 래치 회로)(15′))로부터 생성되는 신호(RB@C, RB@N, RB@P, RB@S)에 의한 블록 선택 동작의 시퀀스의 일예를 나타낸 것이다.
상술한 바와 같이, RB 상태 래치 회로(15′)는 각 RB(로우 블록)마다 있고, 거기에는 RB@CK가 공급된다. 이 RB 상태 래치 회로(15′)에서는 RB 상태에 따라서 RB@N신호, RB@C신호, RB@P신호, RB@S신호의 4개의 상태 신호가 출력된다. 제44도에서 참조 부호 RBPRE@는 RB@N 신호 및 RB@C 신호로부터 각 로우 블록 내의 RBPRE 생성 회로(51)로 생성되어 블록내로 공급됨과 동시에, WL 타이밍 신호 발생 회로(52)에도 공급된다. 이 RBPRE@ 신호가 유효할 때는 워드선(WL)은 리셋된다. WL 타이밍 신호 발생 회로(52)는 블록내의 워드선(WL)이 상승 타이밍 및 하강 타이밍을 생성하고 있다. 또한, RB@N 신호로부터 RBMW 생성 회로(53)에 의해서 RBMW@ 신호가 생성되고, 블록내의 메인 워드 디코더((MWDEC)(2′))에 공급된다. 여기서 RBMW@ 신호가 고레벨 “H” 일때 그 블록내의 메인 워드 디코더(2′)는 어드레스를 받을 수 있고, 반대로 RBMW@ 신호가 저레벨 “L” 일 때에는 메인 워드 디코더(2′)의 어드레스 신호가 변하더라도 선택된 메인 워드(MW)는 영향을 받지 않게 되어 있다. 또한, 참조 부호 57은 각 블록에서의 로컬 데이터 버스를 프리 차지하기 위한 LDB@ 프리 차지 회로를 나타내고 있다.
RBSW 생성 회로(54)는 RB@N 신호로부터 RBSW@ 신호(펄스)를 발생한다. 제44도의 예에서는 RBSW@ 신호는 상보의 신호로 되고, 각 센스 증폭기 열(3)을 거쳐서, 센스 증폭기와 서브 워드 디코더(SWDEC(2))가 교차하는 부분에 있는 RB별SW 프리 디코드 어드레스 래치 회로(55)에 공급된다. 여기서, RB별SW 프리 디코드 어드레스 래치 회로(55)는 RBSW@ 신호에 의해 공통으로 전송되고 있는 서브 워드 프리 디코드 신호(SW 프리 디코드 신호(#))를 블록마다 래치하고, 이것에 의해서 서브 워드 프리 디코드 신호가 다른 블록에 액세스 하려고 할 때에 로컬 데이터 버스가 전화되어도, 각 블록마다 서브 워드 프리 디코드 신호를 보존할 수 있게되어 있다.
또한, 본 제 8실시예에서 서브 워드 프리 디코드 신호는 0∼3의 4개이고, SW 프리 디코드 신호(#)에서의 #가 0∼3이 된다. 또한, RBLDBPRE 생성회로(56)는 RB@N 신호와 RB@C 신호로부터 RBLDBPRE@ 신호를 생성하고 있고, 데이터의 판독(또는 기입)을 행하는 때에만 선택한 RB의 LDB의 프리 차지를 해제하는 방법이 채용되고 있다. 이 방식은 후술하는 갭리스 라이트(연속 기입 : 제 15 실시예 : 제72도 참조)동작도 가능해지는 프리 차지 방식이다. 또한, 반도체 기억장치에 적용한 본 발명의 신호 전송 시스템(버스 방식)에서도 데이터 버스의 프리 차지를 연속 판독시에는 할 필요가 없음은 말할 필요도 없다.
상술한 바와 같이, 본 제 8실시예의 반도체 기억 장치에서의 데이터의 판독 동작에서는 미리 몇 비트 판독인지를 여부를 알고 있기 때문에 카운터로 몇 비트 판독 동작을 행했는가를, 예를 들어 칩(반도체 기억장치)내를 지나는 클록(CLK)을 사용하여 카운트하고, 최종 비트가 전환되기 직전에 로컬 데이터 버스 스위치(GDB-LDBSW)를 전환하는 신호를 LDBSW 신호 생성 회로가 생성하여, LDB- GDB-SW 회로 내에서 각 블록의 RB@N 신호와 논리를 취하고, 로컬 데이터 버스가 전환 타이밍의 직전에서 전환되도록 동작시키도록 되어 있다. 본 제 8실시예에서 버스의 전환 동작은 전환 직전에 시작되는 방식이고, 그 동작은 제39도에 나타낸 바와 같다. 또, 제40도에서는 메인 워드 디코더(MWDEC(2′))의 한쪽 측(도면상, 좌측)에만 셀 어레이가 있게 묘사되어 있으나, 양측에 셀 어레이를 설치하여도 좋고, 또 이 구성은 여러 가지로 변형할 수 있다.
제46도 및 제47도는 제40도에 나타낸 제 8 실시예의 반도체 기억 장치의 동작상태를 나타낸 도면이다.
제46도 및 제47도에 나타낸 바와 같이, 예를 들어 기간(ST3)에서는 로우 블록((RB5)(로컬 버스 계통(5))이 활성화되어, 액세스되어 있는 상태(커런트 상태)이고, 또 로우 블록((RB1)(로컬 버스 계통 1))은 아직 활성화하고 있으나, 액세스가 끝난 상태(프리비어스 상태)이다. 여기서, 프리비어스 상태의 RB1(로우 블록)에서는 셀 데이터의 재 저장과, 워드선(WL)의 하강 및 비트선(BL)의 프리 차지가 끝날때까지는 이 RB1를 액세스할 수 없다. 또한, 프리비어스 상태의 RB1에서는 후술하는 실시예에 의한 SSA 스키머(schema)의 기입시에 비트선 트랜스퍼 게이트의 상승(온)도 행하고, 또 로컬 데이터 버스(LDB)의 프리 차지도 행하게 되어 있다. 또 로우 블록(RB6) (로컬 버스 계통(6))은 넥스트 상태이고, 워드선이 상승하기 시작하여 센스 증폭기가 데이터를 래치하고, 액세스할 수 있는 상태로 되어 있다. 또 그 밖의 로우 블록(RB0, RB2, RB3, RB4, RB7)은 스탠 바이 상태에서 비활성으로 되어 있다. 이 스탠 바이 상태에서는 언제나 선택 개시가 가능한 로우 블록으로 된다. 그리고, 리드시에는 넥스트 상태에 있는 로우 블록의 로컬 데이터 버스가 이 넥스트 상태 신호와 전환 신호를 받아서 전환 직전에 프리 차지 상태가 해제되게 된다. 또, 판독 동작 파형(제37도 참조)에 대해서는 제 7 실시예와 동일하기 때문에 생략한다.
제48도는 본 발명이 적용되는 신호 전송 시스템의 제 9 실시예에 의한 반도체 기억 장치에서 메인 워드 디코더((MWDEC)(2′)의 구성예를 나타내는 블록 회로도이고, 상술한 제 7 실시예 및 제 8 실시예의 반도체 기억 장치에 적용되어 얻는 것이다. 여기서, 참조 부호 Vpp는 승압 레벨(승압 전위의 전원선)을 나타내고 있다.
제48도 및 상술한 제38도 및 제44도에 나타낸 바와 같이, 메인 워드선(MWL)의 보존 회로인 메인 워드 디코더(2′)에는 RBMW 생성 회로(53)로 부터의 RBMW@ 신호 및 RBPRE 생성 회로(51)로 부터의 RBPRE@ 신호(실제로는 그 반전 신호(/RBPRE@)) 및 프리 디코드 어드레스가 공급되고, MWL용 MW신호(RBMW@ 신호)를 출력하게 되어 있다. 즉, 제 7실시예 및 제 8실시예의 반도체 기억장치에서는 메모리셀 어레이의 로우 선택선이 친자 구조(계층 구조)로 되어 있고, 메인 워드선(MWL)의 하층에 서브 워드선(SWL)이 설치된 구성으로 되어 있다.
MWDEC((메인 워드 디코더)(2′))는 다이나믹 노드로 MWL(메인 워드선) 상태를 유지하고, 이것에 의해서 다른 RB(로우 블록)와 로우측의 프리 디코드 신호를 공유화해도 다른 RB의 임의의 로우 어드레스를 선택할 수 있다. 즉 RBMW@ 신호가 고레벨 “H”이고, 또한 /RBPRE@도 고레벨 “H” 일때에 한해서, MWDEC(2′)는 어드레스(프리 디코드 어드레스)에 의한 변화를 받는다. 어드레스 천이후에 RBMW@ 신호가 저레벨 “L” 로우 되어 있으면, MWL의 프리 디코드 어드레스가 다른 RB의 MWL을 상승시키기 위해서 변화하여 전혀 영향을 받지 않는다. MWL의 하강은 /RBPRE 신호가 저레벨 “L” 일때 행해진다.
또한, 본 제 9 실시예에서는 MWL의 고레벨 “H”이 SWDEC((서브 워드 디코더)(2))의 전원으로 되어 있기 때문에 MWL이 리셋(저레벨 “L”)되어 있는 상태에서는 SWDEC(2)의 동작은 MWL의 선택에 관하여 영향을 주지 않게 된다.
제49도는 본 발명이 적용되는 신호 전송 시스템의 제 9 실시예 의한 반도체 기억 장치에서 서브워드 프리 디코드 어드레스 래치 회로(RB별SW 프리 디코드 어드레스 래치 회로(55))의 구성예를 나타내는 블록 회로도이다.
이미 제 7 실시예 및 제 8 실시예에서도 설명한 바와 같이, 본 제 9실시예에 있어서도, RB에 공통인 서브 워드 프리 디코드 어드레스(SW 프리 디코드 어드레스)를 SW 프리 디코드 어드레스 래치 회로(55)에서 각 RB 마다 유지하는 방식으로 되어 있다. 물론, MWL과 같이 다이나믹 하게 SWL을 유지하는 구성으로 하더라도 상관없다. 여기서, 1개의 MWL당 4개의 SWL을 설치하는 구성으로 되어 있기 때문에 프리 디코드선도 4개 설치 되어 있다.
제49도에 나타낸 바와 같이 SW 프리 디코드 어드레스 래치 회로(55)는 종렬 접속된 트랜스퍼 게이트 및 래치로 구성되고, 각 RB 마다 생성되는 RBSW@ 신호(RBSW@, /RBSW@)에 의해서 SW 프리 디코드 어드레스를 래치하게 되어 있다. 또한, 도시하지 않았으나, 이 SW 프리 디코드 어드레스 래치 회로(55)는 리셋 기능을 갖고 있다.
제50도는 본 발명이 적용되는 신호 전송 시스템의 제 10 실시예에 의한 계층화 버스의 구성을 개념적으로 나타낸 도면이고, 로컬 데이터 버스(LDB)가 전환되더라도 PRD 방식의 버스 증폭기에서 끊임 없이 데이터를 판독하는 다른 방식을 나타낸 것이다.
본 제 10 실시예에서는, 예를 들어 상술한 제35도에 나타낸 제 6 실시예 의한 각 로컬 버스 스위치((DBSW)(DBSWi, DBSWj, …, DBSWk : 9))가 설치되어 있는 위치에 대해서, 글로벌 데이터 버스 레벨 검출 회로겸 프리 차지 회로(60)를 설치하게 되어 있다. 또한, 각 글로벌 데이터 버스 레벨 검출 회로겸 프리 차지 회로(60)에는 각각 프리 차지신호(Prei, Prej, …, Prek)가 공급되고, 각 프리 차지 회로(60)의 프리 차지 동작을 제어하게 되어 있다.
즉, 본 제 10 실시예에서는 글로벌 데이터 버스 레벨 검출 회로겸 프리 차지 회로(60)에 의해서 글로벌 데이터 버스(GDB : GDB, /GDB)의 전위를 검출하고, 다음에 선택되는 데이터 버스(LDB5 : LDB5, /LDB5)에 대해서 이 글로벌 데이터 버스에 가까운 레벨을 선택전에 프리 차지 레벨로서 부여하게 되어 있다. 따라서, PRD 방식의 버스 증폭기는 종래형(커패시터(C30)을 갖지 않은 것 : 예를 들어 제9도 및 제10도 참조)도 상관없다. 또, 글로벌 데이터 버스 레벨 검출 회로겸 프리 차지 회로(60)에 의해 부여하는 프리 차지 레벨은 반드시 글로벌 데이터 버스와 같은 레벨이 될 필요는 없고, 글로벌 데이터 버스(GDB)와 다음 선택 로컬 데이터 버스(LDB5)를 연결함으로 인한 전위 변화를 작게하는 방향으로 프리 차지를 행하는 것이면 좋다. 이 때에는 예를 들어 상술한 제 3 실시예 및 제 5 실시예에 사용한 것과 같은 PRD 방식의 버스 증폭기 (제23도, 제24도, 제28도, 제29도 참조)를 사용하는 편이 바람직하다. 또한, 본 제 10 실시예에서 글로벌 데이터 버스 레벨 검출 회로겸 프리 차지 회로(60)를 설치하는 위치는 각 로컬 버스 스위치(DBSW)의 위치에 한정되는 것이 아니다.
제51도는 제50도의 신호 전송 시스템에서 동작 파형의 일예를 나타낸 도면이다.
제51도에 나타낸 바와 같이, 본 제 10 실시예에서는 다음에 선택되는 로컬 데이터 버스(LDB5)는 상기 로컬 데이터 버스(LDB5)에 대응하는 프리 차지 신호(Pre5)를 전환 직전에 글로벌 데이터 버스(GDB)에 가까운 레벨을 프리 차지 레벨로서 부여함으로써 LDB5를 GDB에 연결함으로 인한 전위 변화를 작게하도록 되어 있다. 여기서, LDB5를 프리 차지하는 타이밍은 로컬 데이터 버스의 전환 직전이면, 1 비트 전에 한정되는 것은 아니다.
제52도는 본 발명이 적용되는 신호 전송 시스템의 제 11 실시예에 의한 버스 레벨 설정회로의 구성예를 나타낸 회로도이고, 제53도는 제52도의 버스 레벨 설정 회로의 동작을 설명하기 위한 도면이다.
상술한 바와 마찬가지로 본 제 11 실시예에서는 제52도에 나타낸 바와 같이 글로벌 데이터 버스(GDB)와 다음 선택 로컬 데이터 버스(LDB5)를 연결함으로 인한 전위 변화를 작게 하기 위한 버스 레벨 설정 회로(61)를 설치하게 되어 있다. 이 버스 레벨 설정 회로(61)는 제53도에 나타낸 바와 같이 로컬 데이터 버스(LDB5)의 전환 직전의 타이밍으로 프리 차지 스위치(PreSW)를 온으로 하고, 상기 로컬 데이터 버스(LDB5)를 글로벌 데이터 버스(GDB)에 가까운 레벨로 프리 차지하게 되어 있다. 여기서, 고전위 전원선(Vii)에 접속되는 NMOS 트랜지스터 및 저전위 전원선(Vss)에 접속되는 PMOS 트랜지스터는 양쪽 모두 문턱값 전압(Vth)이 제로에 가까운(매우 적음)것을 사용할 필요가 있다.
제54도는 본 발명이 적용되는 갭리스 기입 동작의 기본 개념을 설명하기 위한 계층화 버스의 구성예를 나타내는 도면이고, 또 제55도는 본 발명이 적용되는 갭리스 기입 동작의 기본 개념을 설명하기 위한 분기 버스의 구성예를 나타내는 도면이다. 여기서 제54도, 제55도는 각각 상술한 제21도 및 제22도에 대응하고, 제21도 및 제22도의 PRD 방식 데이터 버스 증폭기(6)를 기입 증폭기(라이트 증폭기)로 한 것에 상당한다.
제54도 및 제55도에서 동일한 로컬 데이터 버스중에 있는 유닛(C)에 기입을 행하고 있는 동안에 기본적으로는 그 로컬 데이터 버스는 그 동안에 프리 차지를 하지 않고 고속 기입을 하게 되어 있다. 또한, 글로벌 데이터 버스(GDB)와 로컬 데이터 버스(LDBi , LDBj, …, LDBk)는 상보형 데이터 버스(GDB, /GDB ; LDB, /LDB)로서 구성되고, 또 유닛(C)은 예를 들어 상보 입력을 가진 센스 증폭기로 구성되어 있다.
제56도는 본 발명이 적용되는 신호 전송 시스템의 제 12 실시예에 의한 반도체 기억 장치의 구성예를 나타내는 블록도이고, SSA(Separated Sense Amplifier) 방식에 의한 다이나믹형 랜덤 억세스 메모리(DRAM : 반도체 기억 장치)의 데이터 고속 기입의 예를 나타낸 것이다. 또한 이 구성 자체는 통상의 DRAM과 크게 다른 것이 없다.
본 제 12 실시예의 반도체 기억장치가 통상의 DRAM과 다른 점은 센스 증폭기(S/A : 3)와 비트선(BL)을 연결하는 비트선 트랜스퍼 게이트의 제어 회로(제어신호 : BLT)이다. 즉, 통상의 DRAM에서 데이터 기입 동작시에는, 기입하는 셀의 워드선(WL)이 열려 있고, 또한 센스 증폭기는 금회의 기입 동작 이전에 그 셀에 기억되어 있던 데이터를 래치하고 있는 상태에 있다. 따라서, 새롭게 기입되는 데이터가 이미 기입되어 있는 데이터와 동일하면 기입은 즉시 종료한다. 그러나, 새롭게 기입되는 데이터가 이미 기입되어 있는 데이터와 반대일 경우에는 기입 동작의 최악의 경유가 되고, 이것이 기입 동작 시간을 결정하게 된다.
즉, 새롭게 기입되는 데이터가 이미 기입되어 있는 데이터와 반대인 경우에, 센스 증폭기(S/A)에 래치된 데이터는 글로벌 데이터 버스(GDB : GDB, /GDB)에 연결된 라이트 증폭기(WA)에 의해서 글로벌 데이터 버스((GDB) (5)), 데이터 버스 스위치(9), 로컬 데이터 버스((LDB)(LDB, /LDB : 4))를 경유하여 컬럼 트랜스퍼 게이트(CL)를 통해서 반전된다. 그리고, 이 센스 증폭기에 연결된 비트선쌍(BL, /BL)의 전위도 반전된다. 또한, 로컬 데이터 버스의 전환을 행하지 않을 경우에는 반드시 글로벌 데이터 버스 및 로컬 데이터 버스의 프리 차지 회로(8, 7)는 필요하지 않다.
제57도∼제62도는 제56도의 반도체 기억장치에서 기입 동작의 시퀀스를 나타낸 도면이다.
우선, 제57도에 나타낸 바와 같이 메모리셀(MC)로부터 데이터를 판독하고, MC로부터 나온 데이터를 센스 증폭기(S/A)에서 어느 정도 증폭하고, 그 후 비트선 트랜스퍼 게이트(BLT)를 닫아서 센스 증폭기와 비트선쌍(BL, /BL)을 분리한다. 여기서 어느 정도는 BLT을 닫는 동작으로 S/A의 데이터가 반전하거나 하지 않는 상태에서 메모리셀에 대한 데이터 저장 동작시 만큼 비트선 쌍이 열릴 필요가 없다는 의미이다. 그 후 컬럼 트랜스퍼 게이트(CL)를 열고, 라이트 증폭기(WA)로 글로벌 데이터 버스(GDB), 데이터 버스 스위치(DBSW), 로컬 데이터 버스(LDB)을 경유하여 센스 증폭기의 데이터를 반전시킨다. 이 때, 센스 증폭기에는 비트선이 연결되어 있지 않기 때문에, 상기 센스 증폭기는 고속으로 반전하게 된다.
또한, 제58도∼제61도에 나타낸 바와 같이, 동일한 로컬 데이터 버스에 연결되어 있는 컬럼 트랜스퍼를 차례 차례로 열어, 라이트 증폭기로부터 순차적으로 센스 증폭기에 기입해 간다. 이것에 의해서, 예를 들어 종래의 기입 방식과 비교하여 약 2배의 속도로 기입하는 것이 가능해진다. 여기서, 제58도는 라이트 증폭기(WA)로부터 센스 증폭기(A)에 대한 데이터 기입 모양을 나타내고, 제59도는 라이트 증폭기(WA)로부터 센스 증폭기(B)에 대한 데이터 기입의 모양을 나타내고, 제60도는 라이트 증폭기(WA)로부터 센스 증폭기(C)에 대한 데이터 기입의 모양을 나타내고, 제61도는 라이트 증폭기(WA)로부터 센스 증폭기(D)에 대한 데이터 기입의 모양을 나타내고 있다.
그리고, 제62도에 나타낸 바와 같이 센스 증폭기에 대한 데이터 기입후에 BLT를 열어서 센스 증폭기의 데이터를 메모리셀(MC)에 기입한다. 이 메모리셀의 데이터 재저장 종료후에 워드선(WL)을 하강시키고 센스 증폭기를 비활성화하고, 비트선(BL, /BL)을 프리 차지한다.
또한, 이상의 제57도∼제62도에 나타낸 시퀀스는 기입 동작의 전후에 버스의 프리 차지를 행하지 않은 경우의 예이다. 만일 기입 동작의 전후에 버스의 프리 차지를 행하는 경우에는 제57도의 메모리셀로부터 데이터를 판독하여 센스 증폭기로 어느 정도 증폭하고, 또 센스 증폭기와 비트선쌍과의 분리를 행하는 기간(TT1), 또는 이 기간(TT1)을 포함하고 상기 기간(TT1) 보다도 전의 시간에 LDB 프리 차지 회로(7) 또는 GDB 프리 차지 회로(8)에 의해서 또는 LDB 프리 차지 회로(7) 및 GDB 프리 차지 회로(8)의 양쪽에 의해 버스(GDB, LDB)의 프리 차지를 행한다. 또는 제58도∼제61도의 라이트 증폭기로부터 순차적으로 센스 증폭기에 기입하는 기간(TT2)이 끝날 때, LDB 프리 차지 회로(7) 또는 GDB 프리 차지 회로(8)에 의해, 또는 LDB 프리 차지 회로(7) 및 GDB 프리 차지 회로(8)의 양쪽에 의해 버스(GDB, LDB)의 프리 차지를 행한다.
제63도는 제56도의 반도체 기억 장치에 적용되는 비트선의 상승을 둔화시키는 회로(비트선 트랜스퍼 게이트의 제어 회로)의 일예를 나타낸 회로도이다.
제63도에 나타낸 바와 같이 본 회로는 승압 전위의 전원선(Vpp)과 저전위의 전원선(Vss)사이에 구동력이 적은 PMOS 트랜지스터와 구동력이 큰 NMOS 트랜지스터를 갖는 인버터를 설치하여 구성되어 있다. 이것에 의해 BLT(비트선 트랜스퍼 게이트의 제어 신호)의 상승 파형을 지연에 의해 둔화시켜서 센스 증폭기로부터 메모리 셀에 대한 데이터 기입시에 센스 증폭기의 데이터가 반전하는 것을 방지하게 되어 있다. 이 예에서는 BLT의 상승 방법을 지연 회로에 의해 둔화시킬 수 있지만, 센스 증폭기의 데이터가 반전하지 않도록 하는 방법으로 BLT를 2단계 또는 3단계로 상승시키는 방법도 가능하다.
제64도는 제56도의 반도체 기억 장치에 적용되는 비트선의 상승을 단계적으로 행하게 하는 회로(비트선 트랜스퍼 게이트의 제어회로)의 일예를 나타낸 회로도이고, BLT를 2단계로 상승시키는 것이다. 또 제65도는 제64도의 회로에서 사용하는 신호 레벨을 나타낸 도면이다.
제64도에 나타낸 바와 같이 본 회로는 승압 전위의 전원선(VPP)에 연결된 제 1 PMOS 트랜지스터와, 고전위 전원선(Vcc)에 연결된 제 2 PMOS 트랜지스터와 저전위의 전원선(Vss)에 연결된 NMOS 트랜지스터를 구비하여 구성되어 있다.
제 1 PMOS 트랜지스터의 게이트에는 제어신호(BLTp1)가 공급되고, 제 2 PMOS 트랜지스터의 게이트에는 제어신호(BLTp2)가 공급되고, NMOS 트랜지스터 게이트에는 제어신호(BLTn)가 공급되어 있다. 이들의 제어신호(BLTp1, BLTp2, BLTn)는 제65도에 나타낸 바와 같다. 이것에 의해, 비트선 트랜스퍼 게이트의 제어신호(BLT)는 2단계로 상승하게 되고, 그 결과 센스 증폭기로부터 메모리셀에 대한 데이터 기입시에 센스 증폭기의 데이터가 반전하는 것을 막을 수 있다.
제66도는 제56도의 반도체 기억장치에 적용되는 비트선의 상승을 단계적으로 행하는 회로(비트선 트랜스퍼 게이트의 제어 회로)의 다른 예를 나타내는 회로도이고, BLT를 3단계로 상승시키는 것이다.
제66도와 제64도의 비교로부터 명백한 바와 같이 본 회로에서는 제64도의 회로에 의한 제 2 PMOS 트랜지스터와 NMOS 트랜지스터 사이에 제 3 PMOS 트랜지스터를 설치하고, 이 제 3 PMOS 트랜지스터의 소스에 중간 전위(Vii/2)를 인가하여, 게이트에 제어신호(BLTp3)를 공급하게 되어 있다. 이것에 의해 BLT는 3단계로 상승하고, 센스 증폭기로부터 메모리셀에 대한 데이터 기입시에 센스 증폭기의 데이터가 반전하는 것을 막을 수가 있다. 또한 제어 신호(BLTp3)는 제65도에서의 제어 신호(BLTn)의 하강 타이밍과 제어 신호(BLTp2)의 하강 타이밍 사이에 간극을 두어, 그 간극에서 저레벨 “L”이 되도록 하면 좋다.
제67도는 제63도, 제64도 및 제66도의 회로에 의한 비트선의 상승 모양을 나타낸 도면이다.
제67(a)도에 나타낸 바와 같이 제63도의 회로에 의한 BLT(비트선 트랜스퍼 게이트 제어 신호)의 신호 파형은 구동력이 작은 PMOS 트랜지스터에 의해 상승이 둔화되고 있고, 이것에 의해 센스 증폭기의 데이터가 반전하는 것을 막을 수 있게 되어 있다.
제67(b)도에 나타낸 바와 같이 제64도의 회로에 의한 BLT 신호 파형은 2단계로 상승하게 되어 있고, 또 제67(c)도에 나타낸 바와 같이 제66도의 회로에 의한 BLT 신호 파형은 3단계로 상승하게 되어 있고, 이것에 의해 센스 증폭기의 데이터가 반전하는 것을 막도록 되어 있다.
이상에 있어서, BLT의 하강은 빠른 편이 바람직하기 때문에, 둔화시키거나 단계적으로 하강하지 않도록 되어 있다. 또한, 동일한 로컬 데이터 버스에 연결되어 있는 센스 증폭기에 대한 연속기입 동작시에는 판독 동작과 같이, 버스의 프리 차지를 행하지 않는다. 즉, 버스의 프리 차지 동작 기간을 제거함으로써 기입 동작의 타이밍을 줄일 수 있어서, 가일층 고속 기입 동작을 실현할 수 있다.
제68도는 제56도의 반도체 기억장치에서 기입 동작의 일예를 나타낸 파형도이고, 4 비트의 연속기입 동작을 400Mbps의 스피드로 행하고 있는 동작의 일예를 나타낸 것이다. 즉, 본 제 12 실시예는 종래의 2배 이상의 스피드로의 기입 처리를 가능하게 하는 것이다.
제68도에 나타낸 바와 같이, 예를 들어 동일한 로컬 데이터 버스(LDB, /LDB)에 연결되어 있는 4개의 센스 증폭기(예를 들어, 제58도∼제62도에서의 S/A-A∼S/A-D)에 대한 연속 기입 동작은 우선 워드선(WL)이 고레벨 “H”로 상승하여, 제57도를 참조하여 설명한 바와 같이, 각 메모리셀(Cell-A∼Cell-D)의 데이터가 판독되고, 대응하는 센스 증폭기(S/A-A∼S/A-D)에 의해서 어느 정도 증폭된다. 또한, 제68도의 예에서는 미리 메모리셀(Cell-A, Cell∼B, Cell-C, Cell-D)에 저장되어 있던 데이터는 “1”, “0”, “1”, “0”으로 되어 있다. 따라서 각 센스 증폭기의 노드((SAin-A, /SAin-B, SAin-C, /SAin-D)(비트선(BL-A, /BL-B, BL-C, /BL-D))는 고레벨 “H”로 되고, 또 각 센스 증폭기의 노드(/SAin-A, SAin-B, /SAin-C, SAin-D)(비트선(/BL-A, BL-B, /BL-C, BL-D))는 저레벨 “L” 이 된다.
다음에, 비트선 트랜스퍼 게이트의 제어 신호(BLT)를 저레벨 “L”로우 하여 비트선 트랜스퍼 게이트를 닫고, 각 비트선쌍(BL-A, /BL-A ; BL-B, /BL-B, BL-C, /BL-C ; BL-D, /BL-D)을 각각 센스 증폭기(S/A-A ; S/A-B ; S/A-C ; S/A-D)로부터 분리한다.
그리고, 로컬 데이터 버스(LDB, /LDB)에 대해서 각 메모리셀(Cell-A∼Cell-D)에 기입할 데이터를 공급하고, 순차적으로 컬럼 트랜스퍼 게이트(CL-A∼CL-D)를 열어서, 대응하는 센스 증폭기(S/A-A∼S/A-D)에 데이터를 기입한다. 여기서 제68도의 예에서는 기입 데이터가 “0”, “1”, “0”, “1”로 되어 있고, 모든 데이터를 반전(재 기입)한 경우를 나타내고 있다.
즉 우선, 컬럼 트랜스퍼 게이트 제어 신호(CL-A)를 고레벨 “H”로 하여 센스 증폭기(S/A-A)의 데이터(“1”)를 데이터 “0”으로 반전시키고(제58도 참조), 이어서, 컬럼 트랜스퍼 게이트 제어 신호(CL-B)를 고레벨 “H”로 하여 센스 증폭기(S/A-B)의 데이터(“0”)를 데이터 “1”로 반전시키고(제59도 참조), 또한 컬럼 트랜스퍼 게이트 제어 신호(CL-C)를 고레벨 “H”로 하여 센스 증폭기(S/A-C)의 데이터(“1”)을 데이터 “0”으로 반전시키고(제60도 참조), 컬럼 트랜스퍼 게이트 제어 신호(CL-D)를 고레벨 “H”로 하여 센스 증폭기(S/A-D)의 데이터(“0”)를 데이터 “1”로 반전시킨다(제61도 참조). 이때 각 센스 증폭기(S/A-A∼S/A-D)는 비트선쌍(BL-A, /BL-A ; BL-B, /BL-B ; BL-C, /BL-C ; BL-D, /BL-D)이 연결되어 있지 않기 때문에, 상기 각 센스 증폭기는 고속으로 데이터의 반전을 행할 수가 있다.
그 후, 비트선 트랜스퍼 게이트의 제어 신호(BLT)를 고레벨 “H”로 하여 비트선 트랜스퍼 게이트를 열고, 각 센스 증폭기(S/A-A∼S/A-D)의 데이터를 대응하는 메모리셀(Cell-A∼Cell-D)에 기입한다(제62도 참조). 즉, 비트선(BL-A, /BL-B, BL- C, /BL-D)을 저레벨 “L”로 하고, 비트선(/BL-A, BL-B, /BL-C, BL-D)을 고레벨 “H”로 하여, 각 메모리셀의 데이터를 재기입 하고 나서 워드선(WL)을 저레벨 “L”로 하강시킨다. 또한, 제68도 예에서는 워드선(WL)을 고레벨 “H”로 상승하기 전후에 BL 프리 차지 신호를 고레벨 “H”로 하여 각 비트선쌍(BL, /BL)의 프리 차지를 행하도록 구성되어 있다.
여기서, 연속 기입을 행하는 비트는 4 비트에 한정되는 것이 아니고, 8 비트나 16 비트 등으로 하여 좋은 것임은 말할 나위도 없다.
제69도는 제56도의 반도체 기억장치에 적용되는 센스 증폭기 및 컬럼 트랜스퍼 게이트의 각 트랜지스터의 관계를 설명하기 위한 도면이다.
제69도에 나타낸 바와 같이 상보의 로컬 데이터 버스(LDB, /LDB)와 접속을 제어하는 컬럼 트랜스퍼 게이트로서, 1개의 센스 증폭기(S/A : 3)당 2개의 N 채널형 MOS 트랜지스터(NMOS 트랜지스터)를 사용하여, 센스 증폭기(S/A)를 구성하고 있는 PMOS 트랜지스터와 컬럼 트랜스퍼 게이트의 NMOS 트랜지스터의 비를 적게하여, 센스 증폭기가 상보 버스의 낮은 측으로 전도되기 쉽게 하고 있다. 또한, 본 제 12 실시예는 데이터 기입 동작의 전후에도 프리 차지를 행하지 않는 예이다.
제70도는 본 발명이 적용되는 신호 전송 시스템의 제 13 실시예에 의한 반도체 기억 장치의 동작의 일예를 설명하기 위한 도면이다.
제70도에 나타낸 바와 같이 본 제 13 실시예는 상술한 제 12 실시예와 거의 동일하지만 종래의 DRAM과 같이, 동일 로컬 데이터 버스(LDB, /LDB)에 연결되어 있는 센스 증폭기에 대한 연속 기입 동작시에, 상기 로컬 데이터 버스의 프리 차지를 행하게 되어 있다. 따라서, 기입 동작은 상술한 제 12 실시예 보다도 저속이긴 하지만, 종래의 DRAM보다도 약 1.5배 정도의 고속 기입 처리가 가능하다.
제71도는 본 발명이 적용되는 신호 전송 시스템의 제 14 실시예에 의한 반도체 기억 장치의 동작의 일예를 설명하기 위한 도면이다.
제71도와 제68도의 비교로부터 명백한 바와 같이, 본 제 14 실시예는 LDB 프리 차지 신호에 의해서 로컬 데이터 버스(LDB, /LDB)를 통해서 기입 데이터가 각 센스 증폭기(S/A-A∼S/A-D)에 공급되기 전후에, 프리 차지되게 되어 있다. 즉, 최초의 센스 증폭기(S/A-A)에 데이터가 기입되기 시작하기 전과 최후의 센스 증폭기(S/A-D)에 데이터가 기입 종료된 후에 로컬 데이터 버스(LDB, /LDB)를 프리 차지하게 되어 있다.
또한, 본 제 14 실시예에서는 상술한 제33도에 나타낸 라이트 증폭기(WA : 10)를 적용하여 로컬 데이터 버스(LDB)의 고레벨 “H”가 내려가도록 되어 있다. 즉, LDB의 파형으로부터 명백한 바와 같이 로컬 데이터 버스(LDB)의 고레벨 “H”가 내려 가면, 저레벨 “L”이 되는 스피드가 빠르게 되어 저레벨 “L”이 되는 기간이 길어지게 된다. 이 경우에는 동일한 동작 속도로도 큰 동작 마진을 얻을 수가 있다. 환언하면, 저레벨 “L”이 되어야 할 시간의 길이를, 예를 들어 제68도의 LDB의 파형과 동일한 정도로 짧게 할 수 있으므로, 동작 주파수를 더 높게하여 가일층의 고속 동작이 가능해진다.
제72도는 본 발명이 적용되는 신호 전송 시스템의 제 15 실시예에 의한 반도체 기억 장치의 구성예를 나타낸 블록도이다.
제72도에 나타낸 본 제 15 실시예는 상술한 제40도에 나타낸 제 8 실시예와 동일하게 반도체 기억장치를 8개의 로우 블록(RB : RB0∼RB7)으로 구성한 것이고, 끊임 없는 기입 동작을 실현하는 것이다. 여기서, 기본적인 구성은 제40도의 제 8 실시예와 동일하고, 내부의 상세 구성 및 각 신호 생성 회로 등에 대해서는 설명을 생략한다. 즉, 본 제 15 실시예와 제 8 실시예의 상위는 제 8 실시예에 의한 PRD 버스 증폭기(6)를 대신해서 라이트 증폭기((WA)(10))가 설치되어 있는 점이다. 또, 기입 동작의 시퀀스에 관해서도 상술한 제 8 실시예와 동일하다.
즉, 본 제 15 실시예에서도 상술한 제 8 실시예와 동일하게 로우 블록(RB)중 4개의 상태(커런트 상태, 프리비어스 상태, 넥스트 상태 및 스탠바이 상태)를 사용하게 되어 있다. 또한, 이 4개의 상태는 그 이상이어도, 그 이하이어도 기본적으로는 동일한 동작이 가능하다. 이것은 끊임 없는 판독 동작(제8 실시예)에도 적용된다. 또한, 각 상태의 설명은 제 8실시예와 동일하므로 생략하나, 끊임 없는 기입 동작에 관해서 중요한 상태는 커런트 상태와 프리비어스 상태이다.
본 제 15 실시예에서는 판독 동작의 경우와 달리 로컬 데이터 버스(LDB)가 전환될 때, 다음 LDB를 미리 프리 차지할 필요는 없지만, 그 대신에 동일한 LDB에서의 기입 동작이 종료하여 LDB가 전환될 때 또는 그 직전이나 직후에, 즉 커런트 상태의 맨 마지막에 선택이 끝나는 LDB(로컬 데이터 버스)를 급속히 프리 차지한다. 이것에 의해, 컬럼 선택 신호가 복수의 로우 블록에 공유화되어 있더라도 선택이 끝난 로우 블록에 대한 오기입을 방지할 수가 있다.
또, 이 LDB 프리 차지 레벨을 약간 높게 설정함으로써, 프리비어스 상태에서 아직 워드선이 열려 있는 상태일 때에 다른 로우 블록의 센스 증폭기를 선택하기 위해서 어떠한 컬럼 선택 게이트가 열려도 오기입이 일어나지 않도록 할수 있다. 이것은 기입 동작을 주로 컬럼 선택 게이트를 경유한 고레벨 “H”상태로부터 저레벨 “L”상태로 천이가 행해지고 있기 때문에, LDB의 프리 차지 레벨이 높으면 비트선(BL)의 데이터가 저레벨 “L”로 유인되는 일이 일어나지 않기 때문이다. 따라서, 기입 동작에 대해서는 프리 차지 레벨은 내부 전원 전압(Vii)으로 하는 것이 최적이다.
또한, 프리비어스 상태가 된 로우 블록은 이 프리비어스 상태가 보존되어 있는 동안에는 그 로우 블록에 대한 액세스가 금지되고, 이 프리비어스 상태 동안 그 로우 블록에서는 기입 개시전에 하강시킨 BLT(비트선 트랜스퍼 게이트 제어 신호)의 상승, 데이터의 메모리셀에 대한 재 보존, 워드선(WL)의 하강 및 센스 증폭기의 비활성화 그리고 비트선의 프리 차지 동작이 행해진다.
또한, 본 제 15 실시예의 반도체 기억 장치의 동작 상태에 대해서는 상술한 제 8 실시예의 반도체 기억 장치의 동작 상태의 제46도 및 제47도와 동일하기 때문에 그 설명은 생략한다.
제73도 및 제74도는 제72도에 나타낸 제 15 실시예의 반도체 기억 장치에서 기입 동작의 일예를 나타낸 도면이다. 또한 제73도 및 제74도에 나타낸 기입 동작은 제71도에 대응하는 것이고, 제73도에서는 로우 블록(RB5)내의 데이터를 4 비트 기입, 또 제74도에서는 로우 블록(RB1) 내의 데이터를 4 비트 기입하는 모양을 나타내고 있다.
우선, 제73도에 나타낸 바와 같이, 제71도(제68도)과 마찬가지로 로우 블록(RB5)에서 로컬 데이터 버스(LDB, /LDB)에 연결되어 있는 4개의 센스 증폭기에 의해서 4개의 메모리셀(Cell-A∼Cell-D)에 대해서 데이터를 연속적으로(끊임없이, 갭리스로)기입하고, 또한 제74도에 나타낸 바와 같이 제71도(제68도)과 같이 로우 블록(RB1)에서 로컬 데이터 버스(LDB, /LDB)에 연결되어 있는 4개의 센스 증폭기에 의해서 4개의 메모리셀(Cell-A∼Cell-D)에 대해서 데이터를 끊임 없이 기입한다. 이상의 동작을 되풀이 함으로써 순차적으로 데이터의 연속 기입을 행한다. 또한 끊임 없이 기입을 행하는 비트수는 4 비트에 한정되지 않는 것은 상술한 바와 같다.
제75도는 본 발명이 적용되는 신호 전송 시스템의 제 16 실시예에 의한 반도체 기억장치의 구성예를 나타내는 블럭도이고, 상술한 제40도에 나타낸 제 8 실시예 및 제72도에 나타낸 제 15 실시예의 양자를 적용한 것에 대응하고 있다. 즉, 본 제 16 실시예의 반도체 기억장치는 PRD 버스 증폭기(6) 및 라이트 증폭기(10)의 양자를 구비하고, 갭리스의 판독 및 기입 동작을 행하는 것이다. 또한, 본 제 16 실시예에서도 제 8 실시예 및 제 15 실시예와 같이 로우 블록(RB)중 4개의 상태(커런트 상태, 프리비어스 상태, 넥스트 상태 및 스탠바이 상태)를 사용하게 되어 있다.
제75도에 나타낸 바와 같이, 본 제 16 실시예의 반도체 기억 장치는 8개의 로우 블록(RB : RB0∼RB7)으로 구성되며, 예를 들어 제 8(제 9)실시예와 동일하게 PRD 방식과 PRD 컴퍼레이터 내의 용량을 변화시킴으로써, 로우 블록이 전환되더라도 끊임 없이 데이터의 판독을 행하게 되어 있다. 또한 기입 동작에 대해서는 제 15실시예의 방식을 채용하여, 끊임 없는 데이터의 기입을 행하게 되어 있다. 또한 본 제 16 실시예의 반도체 기억 장치의 동작 상태에 대해서도 상술한 제 8 실시예의 반도체 기억 장치의 동작 상태의 제46도 및 제47도와 동일하기 때문에 그 설명은 생략한다. 또 본 제 16 실시예에서도 동일한 로컬 데이터 버스내에서의 연속 판독중은 그 로컬 데이터 버스의 프리 차지는 행하지 않게 되어 있다.
제76도는 본 발명이 적용되는 신호 전송 시스템의 제 17 실시예에 의한 반도체 기억장치에서 컬럼 선택 신호 발생 회로의 일예를 나타낸 회로도이다.
제76도에 나타낸 바와 같이 본 제 17 실시예에서는 컬럼 선택 신호(CL)의 펄스의 길이를 변화시키기 위해서 판독 신호(RE) 및 기입 신호(WE)에 의해서 지연 시간을 제어하여 컬럼 선택 신호(CL)의 펄스폭을 제어하도록 되어 있다. 즉, 데이터의 판독시에는 PRD 방식을 채용한 판독 동작 쪽이 기입 동작보다도 기본적으로 동작속도가 빠르고, 짧은 펄스에서의 동작이 가능하기 때문에, 데이터 기입시 보다도 컬럼 선택 신호(CL)의 펄스폭을 짧게하도록 되어 있다. 그리고, 컬런 선택 신호(CL)의 펄스폭(길이)을 데이터 판독시에 짧게함으로써, 동작 타이밍을 용이하게 하고, 또 판독 동작에 의한 오기입을 방지하도록 되어 있다. 따라서, 데이터의 기입 동작은 기본적으로는 PRD 방식의 판독 동작보다도 느리기 때문에 컬럼 선택신호(CL)의 펄스폭을 길게 하게 된다.
제77도는 본 발명이 적용되는 신호 전송 시스템의 제 18 실시예에 의한 반도체 기억장치에서 로컬 데이터 버스의 프리 차지 레벨을 나타낸 도면이다.
제77도에 나타낸 본 제 18 실시예는 판독시의 넥스트 상태의 최후의 프리 차지 레벨(판독시의 프리 차지 레벨)과, 기입시의 데이터 판독을 종료한 로컬 데이터 버스의 프리 차지 레벨(기입시의 프리 차지 레벨)이 다른 예를 나타내는 것이고, 각각의 동작에 최적의 프리 차지 레벨을 나타낸 것이다. 즉 제77도에 나타낸 바와 같이 로컬 데이터 버스(LDB)의 프리 차지 레벨에 관해서 판독시의 프리 차지 레벨을 약간 높게(Vii/2 보다도 고전위) 설정하고, 판독시의 프리 차지 레벨을 중간 전위(예를 들어, Vii/2)로 설정한다.
이와 같이, 판독시의 프리 차지 레벨을 약간 높게 설정함으로써, 로우 블록(RB1)이 프리비어스 상태에서 다른 로우 블록(RB5)에 대한 액세스가 행해지고 있을(커런트 상태시) 때에, 이미 기입한 프리비어스 상태의 로우 블록(RB1) 데이터가 파괴되기 어렵도록 할 수가 있다. 또한, LDB의 프리 차지 레벨은 판독시 및 기입시에 동일한 레벨로 설정하더라도 상관 없음은 물론이다. 상술한 바와 같이, 각 실시예에서는 반도체 기억장치(DRAM)에 적용한 경우를 주로 설명하였지만 본 발명의 신호 전송 시스템은 그 적용이 DRAM에 한정되는 것이 아니다. 또 신호 전송 시스템도 DRAM에서의 데이터 버스에 한정되는 것은 아니다.
이상 상세히 설명한 바와 같이, 본 발명에 의하면 연속적인(끊임 없는) 컬럼판독을 가능하게 함과 동시에, 판독 동작 뿐만 아니라 기입 동작도 고속화하여 반도체 기억 장치의 전체적인 속도를 향상시킬 수가 있다.

Claims (39)

  1. 분기 구조 또는 계층 구조로 구성되고, 상기 구조를 전환할 수 있는 복수의 신호 전송로와, 상기 복수의 각 신호 전송로에 접속되어 소정의 데이터를 판독하는 적어도 하나의 대상 유닛과, 상기 신호 전송로에 접속되어 상기 신호 전송로가 상기 복수의 신호 전송로 사이에서 전환될 때에 받는 노이즈를 저감하여, 상기 신호 전송로가 전환될 때 부호간 간섭 성분 제거 동작을 원활화 하는 부호간 간섭 성분을 제거하는 회로를 가지는 판독 회로를 구비하고, 앞의 데이터에 의해서 생성되는 부호간 간섭 성분을 제거하는 것에 의해 상기 신호 전송로의 프리차지를 매 비트마다 행하지 않고, 상기 데이터를 상기 신호 전송로에 전송하는 것을 특징으로 하는 신호 전송 시스템.
  2. 제1항에 있어서, 상기 신호 전송로의 응답 시간이, 전송되는 부호의 길이와 동등 이상의 길이로 설정되도록 되어 있는 것을 특징으로 하는 신호 전송 시스템.
  3. 제1항에 있어서, 동일한 신호 전송로로부터 연속한 데이터를 전송할 때에는 매 비트마다 신호 전송로의 프리 차지를 행하지 않으며, 상기 신호 전송로의 전환 이전 기간 및 데이터 전송을 연속하여 행하지 않는 기간에는 상기 복수의 신호 전송로의 일부를 소정 전압 레벨로 프리 차지하는 것을 특징으로 하는 신호 전송 시스템.
  4. 제1항에 있어서, 상기 신호 전송로가 제 1 신호 전송로로부터 제 2 신호 전송로로 전환될 때에는, 상기 신호 전송로가 전환되기 전에, 다음에 선택될 상기 제 2 신호 전송로를 소정 전위 레벨로 프리 차지 하도록 한 것을 특징으로 하는 신호 전송 시스템.
  5. 제1항에 있어서, 상기 판독 회로는 부분 응답 검출 방식을 적용한 회로이고, 상기 부분 응답 검출 방식을 적용한 판독 회로는 상기 신호전송로가 전환될 때 부호간 간섭 성분 제거를 입력의 용량치를 변화시킴으로써 보정하는 것을 특징으로 하는 신호 전송 시스템.
  6. 제1항에 있어서, 상기 신호 전송로가 전환되면 데이터를 현재 전송하고 있는 활성화된 신호 전송로상의 드라이버를 선택하는 제 1 드라이버 선택 신호와, 현재 비활성이지만 전환후에 활성화될 신호 전송로상의 드라이버를 선택하는 제 2 드라이버 선택 신호를 공통 드라이버 선택 신호로서 발생하고, 상기 활성 신호 전송로의 드라이버를 선택할때 동시에 선택된 비활성 신호 전송로상의 임의의 드라이버 데이터를 비활성 신호 전송로로 전송하는 상태의 최후의 사이클을 포함하는 기간에 상기 비활성 신호 전송로를 프리 차지하는 것을 특징으로 하는 신호 전송 시스템.
  7. 분기 구조 또는 계층 구조로 구성되고, 상기 구조를 전환할 수 있는 복수의 신호 전송로와, 상기 복수의 각 신호 전송로에 접속되어 소정의 데이터를 판독하는 적어도 하나의 대상 유닛과, 상기 신호 전송로에 접속되어 상기 신호 전송로가 상기 복수의 신호 전송로 사이에서 전환될 때에 받는 노이즈를 저감하여, 상기 신호전송로가 전환될 때 부호간 간섭 성분 제거 동작을 원활화 하는 부호간 간섭 성분을 제거하는 회로를 구비하는 판독 회로를 구비하고, 상기 신호 전송로가 제 1 전송로로부터 제 2 전송로로 전환될 때, 데이터의 전송을 연속하여 행하기 위해서 상기 신호 전송로가 전환되기 전에, 다음에 선택될 상기 제 2 신호 전송로를 소정 레벨로 프리 차지하며, 앞의 데이터에 의해서 생성되는 부호간 간섭 성분을 제거함으로써 상기 신호 전송로의 프리차지를 매 비트마다 행하지 않고, 데이터를 신호 전송로에 전송하는 것을 특징으로 하는 신호 전송 시스템.
  8. 데이터 버스에 의해 서로 접속되어 있는 기입 증폭기와 센스 증폭기를 구비하고, 상기 기입 증폭기로부터 상기 데이터 버스를 경유하여 상기 센스 증폭기에 데이터를 기입하기 위한 반도체 기억장치용 신호 전송 시스템에 있어서, 데이터 기입시에 상기 데이터 버스를 상기 센스 증폭기에 접속하기 위한 선택 신호가 공급되는 기간의 적어도 일부 동안에 상기 센스 증폭기에 접속되어 있는 비트선을 상기 센스 증폭기로부터 분리함으로써, 상기 데이터 버스의 정보를 상기 센스 증폭기에 고속 전송하게 하는 것을 특징으로 하는 신호 전송 시스템.
  9. 제8항에 있어서, 상기 데이터 기입시에, 상기 센스 증폭기에 데이터를 기입하기 위해 전송한 후에, 상기 센스 증폭기로부터 분리된 상기 비트선을 상기 센스 증폭기에 재 접속하고, 상기 비트선에 접속되어 있는 메모리셀 중에서 메모리셀 선택선에 의해 선택된 메모리셀에 상기 센스 증폭기에 기입된 데이터를 기입하기 위해 전송하고, 그 후에 상기 메모리셀 선택선의 선택을 해제하여, 상기 메모리셀에 데이터를 저장하는 것을 특징으로 하는 신호 전송 시스템.
  10. 분기 구조 또는 계층 구조로 구성되고 전환 가능한 복수의 신호 전송로와, 상기 복수의 각 신호 전송로에 접속되어 각각 데이터를 판독할 적어도 하나의 대상 유닛과, 상기 신호 전송로에 접속되고 상기 신호 전송로가 상기 복수의 신호 전송로 사이에서 전환될 때에 받는 노이즈를 저감하여, 상기 신호전송로가 전환될 때 부호간 간섭 성분 제거 동작을 원활화 하여 부호간 간섭 성분을 제거하는 회로를 갖는 판독 회로를 구비하고, 상기 대상 유닛은 메모리셀로부터 데이터를 판독하는 센스 증폭기이며, 상기 판독 회로는 부호간 간섭 제거 기능을 갖는 데이터 버스 증폭기이고, 상기 신호 전송로에서 앞의 데이터에 의해서 생성되는 부호간 간섭 성분을 제거하는 것에 의해 상기 신호 전송로의 프리차지를 매 비트마다 행하지 않고, 데이터를 신호 전송로에 전송하기 위한 신호 전송 시스템을 적용한 반도체 기억장치.
  11. 제10항에 있어서, 상기 신호 전송로의 응답 시간은 전송되는 부호 길이와 동등 이상의 길이로 설정되어 있는 것을 특징을 하는 반도체 기억장치.
  12. 제10항에 있어서, 동일한 신호 전송로로부터 연속한 데이터를 전송할 때에는 매 비트마다 상기 신호 전송로의 프리 차지를 행하지 않고, 상기 신호 전송로의 전환 이전 기간과 데이터 전송을 연속하여 행하지 않는 기간에는 상기 복수의 신호 전송로의 일부를 소정 전압 레벨로 프리 차지하는 것을 특징으로 하는 반도체 기억장치.
  13. 제10항에 있어서, 상기 신호 전송로가 제 1 신호 전송로로부터 제 2 신호 전송로로 전환될 때에는, 상기 신호 전송로가 전환되기 전에, 다음에 선택될 상기 제 2 신호 전송로를 소정 전압 레벨로 프리 차지 하도록 한 것을 특징으로 하는 반도체 기억장치.
  14. 제10항에 있어서, 상기 판독 회로는 부분 응답 검출 방식을 적용한 회로이고, 상기 부분 응답 검출 방식을 적용한 판독 회로는 상기 신호 전송로가 전환될 때 부호간 간섭 성분 제거를 입력의 용량치를 변화시킴으로써 보정하는 것을 특징으로 하는 반도체 기억장치.
  15. 복수의 전송로중 한편의 전송로로부터 타편의 전송로로 전환 가능한 복수의 신호 전송로와, 상기 복수의 각 신호 전송로에 접속되어 각각 데이터를 판독할 적어도 하나의 대상 유닛과, 상기 신호 전송로에 접속되고 상기 신호 전송로가 상기 복수의 신호 전송로 사이에서 전환될 때에 받는 노이즈를 저감하여, 상기 신호 전송로가 전환될 때 부호간 간섭 성분 제거 동작을 원활화 하여 부호간 간섭 성분을 제거하는 회로를 갖는 판독 회로를 구비하고, 상기 신호 전송로가 제 1 전송로로부터 제 2 전송로로 전환될 때, 데이터의 전송을 연속하여 행하기 위해서 상기 신호 전송로가 전환되기 전에, 다음에 선택될 상기 제 2 신호 전송로를 소정 레벨로 프리 차지하고, 상기 대상 유닛은 메모리셀로부터 데이터를 판독하는 센스 증폭기이며, 상기 판독 회로는 부호간 간섭 성분 제거 기능을 갖는 데이터 버스 증폭기이고, 앞의 데이터에 의해서 생성되는 부호간 간섭 성분을 제거함으로써 상기 신호 전송로의 프리차지를 매 비트마다 행하지 않고, 데이터를 신호 전송로에 전송하기 위한 신호 전송 시스템을 적용한 반도체 기억장치.
  16. 제15항에 있어서, 데이터를 판독할 상기 대상 유닛과 상기 데이터 버스 사이의 접속을 선택하는 판독 선택 신호의 펄스폭은 데이터를 기입할 상기 대상 유닛과 상기 데이터 버스 사이의 접속을 선택하는 기입 선택 신호의 펄스폭 보다 짧게하는 것을 특징으로 하는 반도체 기억장치.
  17. 제15항에 있어서, 상기 연속한 사이클 기간 동안에는 판독 또는 기입 사이클의 여하에 불구하고, 적어도 활성화된 버스에 대해서는 데이터 버스 프리 차지를 필요로 하지 않는 것을 특징으로 하는 반도체 기억장치.
  18. 복수의 블록으로 구성되고, 버스가 현재 활성 상태임을 나타내는 커런트 상태와, 버스가 다음에 선택되어 활성화될 것을 나타내는 넥스트 상태중 적어도 2종의 상태, 또는 상기 커런트 상태, 상기 넥스트 상태, 버스가 대기 상태임을 나타내는 스탠바이 상태 및 버스가 바로 비활성이 되었음을 나타내는 프리비어스 상태로 되는 4종의 상태를 유지하는 상태 래치 회로를 구비하고, 상기 복수의 블록이 4종의 상태를 주기로 하여 스탠바이 상태에서 넥스트 상태, 커런트 상태, 프리비어스 상태로 변화하면서 다시 스탠바이 상태로 복귀하는 것을 특징으로 하는 반도체 기억장치.
  19. 제18항에 있어서, 상기 블록이 스탠바이 상태일 때에는 입력신호는 상기 블록내의 워드선을 상승시키고, 상기 블록이 넥스트 상태일 때에는 상기 워드선이 상승하여 적어도 상기 넥스트 상태 기간말에 센스 증폭기가 활성화됨으로써, 상기 블록은 대상 유닛 또는 센스 증폭기로부터 데이터를 판독하여 버스에 입력할 준비 상태이거나, 상기 대상 유닛 또는 센스 증폭기로 데이터를 기입할 준비 상태로 되어 있고, 상기 블록이 커런트 상태인 때에는 상기 블록으로부터 데이터를 판독 또는 기입하고, 상기 블록이 프리비어스 상태인 때에는 데이터를 재기입하고 그 후에 상기 워드선이 하강하여 비트선이 프리 차지되는 것을 특징으로 하는 반도체 기억장치.
  20. 제18항에 있어서, 상기 반도체 기억장치가 데이터 기입 동작을 행하는 경우에는, 상기 블록이 넥스트 상태일 때에 상기 기간의 끝 부근에서 센스 증폭기를 비트선에 접속하는 스위치를 오프로 하고, 상기 오프 상태를 커런트 상태인 동안 유지하는 사이에, 데이터 버스에 접속된 데이터 기입 센스 증폭기는 데이터를 기입할 메모리셀에 접속된 센스 증폭기에 데이터를 기입하고, 상기 커런트 상태로부터 프리비어스 상태로 천이될 때에는 상기 센스 증폭기를 상기 비트선에 접속하는 스위치를 온으로 하고, 상기 프리비어스 상태의 일부 기간 동안에 상기 센스 증폭기에 있는 데이터를 상기 비트선을 경유하여 상기 메모리셀에 기입하고, 그 후에 워드선이 하강하여, 센스 증폭기가 비활성이 되고, 비트선이 프리 차지되어, 상기 블록이 스탠 바이 상태로 들어가는 것을 특징으로 하는 반도체 기억장치.
  21. 계층적 상위 레벨의 글로벌 데이터 버스에 접속하기 위한 선택 스위치에 의해서 선택적으로 제어되는 로컬 데이터 버스를 구비하고 복수의 블록으로 구성되는 반도체 기억장치에 있어서, 상기 복수의 블록중 적어도 2개 이상은 동시에 활성화 되는 기간을 갖고, 상기 로컬 데이터 버스가 상기 기간 동안 동시에 활성화 되는 로 블록 사이에 전환될 때에, 상기 로컬 데이터 버스로부터 이행된 상기 글로벌 데이터 버스상의 데이터를 연속해서 판독하는 것을 특징으로 하는 반도체 기억장치.
  22. 제21항에 있어서, 상기 반도체 기억장치는 메모리셀 또는 상기 메모리셀내의 데이터를 판독하는 센스 증폭기는 로 선택선 및 컬럼 선택 신호에 의해서 상기 로컬 데이터 버스에 데이터를 전송하고, 로 블록의 선택 신호에 따라 로컬 데이터 버스를 선택하고, 상기 글로벌 데이터 버스에 적어도 1개의 로컬 데이터 버스를 접속하고, 상기 글로벌 데이터 버스에 접속된 상보형 부분 응답 검출 방식의 버스 증폭기를 사용하여 상기 글로벌 데이터 버스의 부호간 간섭 성분을 제거하여 고속의 데이터 판독이 가능하도록 구성된 것을 특징으로 하는 반도체 기억장치.
  23. 제21항에 있어서, 제 1 로컬 데이터 버스로부터 제 2 로컬 데이터 버스로 전환한 후에, 소정 시간동안 상기 제 1 로컬 데이터 버스를 갖는 로 블록의 로 선택선의 선택 상태를 유지하여, 복수의 활성화 로 블록 사이의 로컬 데이터 버스를 전환 가능하게 하는 회로를 구비하는 것을 특징으로 반도체 기억장치.
  24. 제23항에 있어서, 상기 디코더 및 로 선택선 유지 회로는 각 블록에 주어진 로 어드레스 래치신호에 따라서 로 어드레스를 상기 디코더에 래치하고, 상기 블록내의 지정된 상기 선택선을 선택하고, 어느 일정 시간 동안 또는 상기 디코더를 초기화하는 신호가 입력될 때까지 상기 로 선택선을 선택상태 그대로 유지하는 디코더 및 로 선택선 유지 회로를 더 구비하는 것을 특징으로 하는 반도체 기억장치.
  25. 데이터 버스에 의해 서로 접속되어 있는 기입 증폭기와 센스 증폭기를 구비하고, 상기 기입 증폭기로부터 상기 데이터 버스를 경유하여 상기 센스 증폭기에 데이터를 기입 하도록 한 반도체 기억장치에 있어서, 기입시에 상기 데이터 버스를 상기 센스 증폭기에 접속하기 위한 선택 신호가 공급되고 있는 적어도 일부기간 동안에, 증폭용 상기 센스 증폭기에 접속되어 있는 비트선을 상기 센스 증폭기로부터 분리함으로써, 상기 데이터 버스의 정보를 상기 센스 증폭기에 고속 전송하는 것을 특징으로 하는 반도체 기억장치.
  26. 제25항에 있어서, 상기 비트선의 분리는, 기입 사이클을 연속적으로 선택하는 동일 블록 내의 복수의 센스 증폭기로 이루어질 때에는 상기 복수의 센스 증폭기는 그 해당 비트선으로부터 분리된 상태를 유지하고, 상기 동일 블록 내의 연속 기입이 종료할 때에는 상기 분리된 비트선은 그 해당 센스 증폭기에 재 접속되는 방식으로 행하여지는 것을 특징으로 하는 반도체 기억장치.
  27. 제25항에 있어서, 상기 기입시에는 상기 센스 증폭기에 기입할 데이터를 전송한 후에, 상기 센스 증폭기로부터 분리된 상기 비트선을 상기 센스 증폭기에 재접속하고, 상기 비트선에 접속되어 있는 메모리셀중의 메모리셀 선택선에 의해 선택된 메모리셀에 상기 센스 증폭기에 기입된 데이터를 전송하여 기입하고, 그 후 상기 메모리셀 선택선을 비선택 상태로 하고, 상기 메모리셀에 데이터를 저장하는 것을 특징으로 하는 반도체 기억장치.
  28. 제25항에 있어서, 하나의 로 블록으로부터 다른 로 블록으로 전환할 때에 기입이 종료된 블록 내의 로컬 데이터 버스는 상기 기입 종료 블록내의 오기입을 방지하기 위해 프리 차지 되는 것을 특징으로 하는 반도체 기억장치.
  29. 제25항에 있어서, 상기 반도체 기억장치는 래치형의 센스 증폭기를 구비하고, 상기 센스 증폭기와 비트선 사이의 접속은 상기 비트선 트랜스퍼 게이트에 인가되어 분리는 빠르게 하고 접속은 천천히 조작되는 제어 신호로 상기 비트선 트랜스퍼 게이트에 의해서 제어되는 것을 특징으로 하는 반도체 기억장치.
  30. 상보 버스를 경유하여 데이터를 전송하고, 상기 데이터를 앞의 데이터에 의해서 도입된 부호간 간섭 성분을 제거하여 검출하고, 동일한 리시버 회로에 접속되어 있는 제 1 전송로로부터 제 2 전송로로의 전환이 신호 전송중에 발생하는 신호 전송 시스템의 리시버 회로에 있어서, 상기 리시버 회로는 차동 증폭기와, 상기 차동 증폭기의 입력단에 설치된 증폭기 프리 차지 회로와, 상기 차동 증폭기의 입력단에 설치되어, 상기 제 1 전송로로부터 제 2 전송로로 전환되기 전후의 각 n 비트 기간 동안에 상기 리시버 회로의 용량값을 변화시킴으로써, 상기 제 1 전송로로부터 제 2 전송로로의 전환으로 인한 전송로의 전압 레벨 변화에 따른 노이즈를 저감하는 수단을 구비하는 것을 특징으로 하는 리시버 회로.
  31. 제30항에 있어서, 제 1 및 제 2 게이트 수신 상보 입력단을 갖는 차동 증폭기와, 상기 차동 증폭기의 제 1 및 제 2 입력단의 각각에 설치되어 상기 차동 증폭기를 프리 차지하기 위한 증폭기 프리 차지 회로와, 상기 차동 증폭기의 제 1 및 제 2 입력에 설치된 제 1, 제 2 및 제 3 캐패시터로서, 상기 차동 증폭기의 제 1 및 제 2 입력단은 상기 제 1 및 제 2 캐패시터를 경유하여 상기 상보 버스에 결합되고, 상기 제 1 캐패시터는 상기 상보 버스중의 한쪽에 결합되고, 상기 제 2 캐패시터는 스위치 수단에 의해서 상기 상보 버스중의 한쪽 또는 다른쪽에 선택적으로 결합되고, 상기 제 3 캐패시터는 스위치 수단에 접속되어 상기 제 1 전송로부터 제 2 전송로로 전환되기 전후의 각 n 비트기간 동안에 상기 차동 증폭기의 제 1 및 제 2 입력단의 용량 값을 변화시키는 3종의 캐패시터를 구비하는 것을 특징으로 하는 리시버 회로.
  32. 제31항에 있어서, 상기 부호간 간섭 성분의 추정 동작 동안은 상기 제 2 캐패시터는 동일한 차동 입력단에 결합된 상기 제 1 캐패시터가 결합되어 있는 버스와는 반대측의 버스에 결합되고, 데이터 판정 동작 동안은 상기 제 2 캐패시터는 동일한 차동 입력단에 결합된 상기 제 1 캐패시터가 결합되어 있는 동일한 버스에 결합되어 있는 것을 특징으로 하는 리시버 회로.
  33. 제31항에 있어서, 상기 제 1 캐패시터의 용량 값을 C10으로 표시하고, 상기 제 2 캐패시터의 용량 값을 C20으로 표시하고, 상기 제 3 캐패시터의 용량 값을 C30으로 표시하면, 상기 제 1 및 제 2 캐패시터의 용량 값은, τ 는 상기 버스의 시정수이고, T 는 1비트의 사이클 또는 상기 버스상에 나타나는 1 비트의 데이터 시간이고, α 는 전송로의 전환으로 인한 용량 변화율이라 할 때 식 (C10)/(C10+C20)=(1+exp(-T/τ))/2와, 또한 C30 = {α (C10-C20)·(C10+C20))/{(2-α )C10+α C20}을 만족하도록 선택되는 것을 특징으로 하는 리시버 회로.
  34. 제33항에 있어서, 하나의 글로벌 데이터 버스로의 접속을 위해 제 1 로컬 데이터 버스로부터 제 2 로컬 데이터 버스로 전송로의 전환이 발생할 때는, 상기 전송로의 전환에 의한 용량 변화비 α 는 CGDB는 상기 글로벌 데이터의 용량이고, GLDB는 상기 로컬 데이터 버스의 용량이라 할때 식 α =CLDB/(CGDB+CLDB)를 만족하는 것을 특징으로 하는 리시버 회로.
  35. 상보 버스를 경유하여 데이터를 전송하고, 상기 데이터를 앞의 데이터에 의해서 도입되는 부호간 간섭 성분을 제거하여 검출하고, 동일한 리시버 회로에 접속된 제 1 전송로로부터 제 2 전송로로의 전환이 신호 전송중에 발생하는 신호 전송 시스템에 사용하는 2개의 리시버 회로를 구비한 리시버 유닛에 있어서, 상기 각 리시버 회로는 차동 증폭기와, 상기 차동 증폭기의 입력단에 설치된 증폭기 프리 차지 회로와, 상기 차동 증폭기의 입력단에 설치되어, 상기 제 1 전송로로부터 제 2 전송로로 전환되기 전후의 n 비트 기간 동안에 상기 리시버 회로의 용량값을 변화시킴으로써, 상기 제 1 전송로로부터 제 2 전송로로의 전환으로 인한 전송로 전압 레벨 변화에 따른 노이즈를 저감하는 수단을 구비하고, 상기 2개의 리시버 회로는 제 1 및 제 2 리시버 회로 블록으로 구성되고, 상기 제 1 리시버 회로 블록이 부호간 간섭성분 추정 동작을 행하고 있는 동안에 상기 제 2 리시버 회로 블록이 데이터의 판정 동작을 행하고, 다음의 비트 시간 동안의 상기 제 2 리시버 회로 블록이 부호간 간섭성분 추정 동작을 행하는 사이에 상기 제 1 리시버 회로 블록이 데이터의 판정 동작을 행하는 방식으로 상기 리시버를 동작하여 데이터를 판독하는 것을 특징으로 하는 리시버 유닛.
  36. 제35항에 있어서, 상기 리시버 회로의 용량치를 변화시키는 수단은 상기 제 1 리시버 회로 블록에만 부여되어 상기 전송로의 전환이 발생하는 전송로 상에서, 전송로 전환전의 n 비트 기간 동안에 부호간 간섭 성분 추정 동작을 행하고, 또 상기 전송로의 전환후의 n 비트 기간 동안에 데이터 판정 동작을 행하는 것을 특징으로 하는 리시버 유닛.
  37. 제35항에 있어서, 상기 각 리시버 회로는, 제 1 및 제 2 게이트 수신 상보 입력부를 갖는 차동 증폭기와, 상기 차동 증폭기의 제 1 및 제 2 입력의 각각에 설치되어 상기 차동 증폭기를 프리 차지하기 위한 증폭기 프리 차지 회로, 및 상기 차동 증폭기의 제 1 및 제 2 입력에 설치된 제 1, 제 2 및 제 3 캐패시터로서 상기 차동 증폭기의 제 1 및 제 2 입력부는 제 1 및 제 2 캐패시터를 경유하여 상기 상보 버스에 결합되고, 상기 제 1 캐패시터는 상기 상보 버스중의 한쪽에 결합되고, 상기 제 2 캐패시터는 스위치 수단에 의해서 상기 상보 버스중의 한쪽 또는 다른쪽에 선택적으로 결합되고, 상기 제 3 캐패시터는 스위치 수단에 접속되어 상기 제 1 전송로부터 제 2 전송로로 전환되기 전후의 각 n 비트 기간동안에 상기 차동 증폭기의 제 1 및 제 2 입력부의 용량 값을 변화시키는 3종의 캐패시터를 구비하는 것을 특징으로 하는 리시버 유닛.
  38. 제37항에 있어서, 상기 제 1 캐패시터의 용량 값을 C10으로 표시하고, 상기 제 2 캐패시터의 용량 값을 C20으로 표시하고, 상기 제 3 캐패시터의 용량 값을 C30으로 표시하면, 상기 제 1 및 제 2 캐패시터의 용량 값은, τ 는 상기 버스의 시정수이고, T는 1비트의 사이클 또는 상기 버스상에 나타나는 1 비트의 데이터 시간이고, α 는 전송로의 전환으로 인한 용량 변화율이라 할 때 식 (C10)/(C10+C20)=(1+exp(-T/τ))/2와, 또한 C30 = {α (C10-C20)·(C10+C20))/{(2-α )C10+α C20}을 만족하도록 선택되는 것을 특징으로 하는 리시버 유닛.
  39. 제38항에 있어서, 하나의 글로벌 데이터 버스로의 접속을 위해 제 1 로컬 데이터 버스로부터 제 2 로컬 데이터 버스로 전송로의 전환이 발생할 때는, 상기 전송로의 전환에 의한 용량 변화비 α 는 CGDB는 상기 글로벌 데이터의 용량이고, GLDB는 상기 로컬 데이터 버스의 용량이라 할때 식 α =CLDB/(CGDB+CLDB)를 만족하는 것을 특징으로 하는 리시버 유닛.
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