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KR100290851B1 - 디지털 티브이의 영상 처리 장치 - Google Patents

디지털 티브이의 영상 처리 장치 Download PDF

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KR100290851B1
KR100290851B1 KR1019990010683A KR19990010683A KR100290851B1 KR 100290851 B1 KR100290851 B1 KR 100290851B1 KR 1019990010683 A KR1019990010683 A KR 1019990010683A KR 19990010683 A KR19990010683 A KR 19990010683A KR 100290851 B1 KR100290851 B1 KR 100290851B1
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clock
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박동호
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구자홍
엘지전자주식회사
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Abstract

디지털 TV에서 아날로그 형태로 입력되는 신호를 디스플레이하기 위한 디지털 TV의 영상 처리 장치에 관한 것으로서, 특히 디지털 TV에서 서로 다른 포맷을 가진 아날로그 영상 신호의 신호 흐름을 일원화함으로써, 신호간 간섭을 없애고, 또한 기본 하드웨어 구성 변경없이 여러 신호 포맷을 처리할 수 있다. 그리고, 서로 다른 포맷 신호에 대해 ADC, 클럭, 클램프 펄스 발생을 공통으로 이용함으로써, 디바이스 이용도를 높이며, 클럭 베이스로 일정한 폭의 수평 동기를 재구성하고 이를 기준으로 디지털 신호 혼합 및 분리를 행함으로써, 안정된 인터페이스 동작을 수행할 수 있다.

Description

디지털 티브이의 영상 처리 장치{Apparatus for video processing of digital TV}
본 발명은 디지털 티브이(TV)에 관한 것으로서, 특히 디지털 TV에서 아날로그 형태로 입력되는 신호를 디스플레이하기 위한 디지털 TV의 영상 처리 장치에 관한 것이다.
TV 전송 방식에 있어서 NTSC(National Television Standards Committee, 미국 텔레비전 표준 위원회)가 수십년 동안 이용되어 오다가 최근에 디지털 TV 시대가 도래함에 따라 앞으로 몇 년간 디지털 TV와 공존의 시대를 맞게 되었다.
따라서, 디지털 TV는 ATSC(Advanced Television Systems Committee) 방식의 디지털 스트림 데이터를 처리해서 디스플레이하는 동시에 기존의 아날로그 TV도 다른 채널을 통해 수신하고 또한, VGA(Video Graphics Array, 비디오 그래픽 어레이) 등의 PC 관련 디스플레이 포맷도 지원할 필요가 있다.
이때, NTSC 신호는 먼저 튜너를 통해 복조된 복합 영상 신호에서 동기 신호가 검출되고, 또 휘도 성분과 색 신호가 분리된 후 아날로그/디지털 컨버터(Analog/Digital Converter ; ADC)를 통해 디지털 샘플화된다.
그리고, VGA는 보통 R,G,B 포맷으로 출력되며 디지털 처리되기 위해 아날로그 R,G,B를 ADC를 통해 디지털화한다.
이와 같이 디지털 TV 화면이 디스플레이될 때, 입력 신호는 ATSC 입력과 NTSC 그리고, VGA등이 공존하게 된다. 이때, 아날로그 영상 신호인 NTSC와 VGA는 해상도 즉, 수평 주파수와 주사선 당 샘플 수등이 모두 다르다. 그리고, NTSC는 휘도 신호인 Y와 색신호인 U,V로 구성되어 있어 RGB 칼라 스페이스의 VGA 신호와는 다른 클램프 특성의 ADC가 별도로 필요하며 해상도 차이 및 주사 방식 차이에 따른 샘플링 주파수 또한 달라서 별도의 클럭이 필요하다.
따라서, TV 비디오 신호를 처리하기 위해서는 Y 신호와 U,V 신호를 별도의 DC 레벨로 클램핑해야 하고, 반면 VGA는 RGB 3채널 모두 같은 레벨로 클램핑되어야 한다. 이로 인해, ADC를 구성하는 방법도 신호 특성에 따라 달라지게 된다.
그리고, NTSC 비디오 신호는 비월 주사 방식이므로 비슷한 공간 해상도의 VGA 640×480 모드에 비해 반 정도인 15.7KHz의 수평 주파수를 갖고 VGA는 31.5KHz 정도의 수평 주파수를 갖게 된다. 따라서, 비슷한 수평 해상도의 정보를 갖도록 샘플링하려면 수평 주파수에 비례하는 서로 다른 샘플링 클럭이 있어야 한다.
본 발명은 상기와 같은 문제점을 해결하기 위한 것으로서, 본 발명의 목적은 서로 다른 포맷을 가진 영상 신호들의 신호 패스와 필요한 디바이스를 줄여 신호 처리 효율을 높이는 디지털 TV의 영상 처리 장치를 제공함에 있다.
본 발명의 다른 목적은 서로 다른 샘플링 블록을 일원화함으로써, 서로간의 크로스토크를 줄이는 디지털 TV의 영상 처리 장치를 제공함에 있다.
도 1은 본 발명에 따른 디지털 TV의 영상 처리 장치의 구성 블록도
도 2의 (a)는 도 1의 클램프 펄스 발생부의 상세 블록도
도 2의 (b) 내지 (d)는 (a)의 클램프 펄스 발생부의 입/출력 타이밍도
도 3은 도 1의 필드 검출부의 상세 블록도
도 4의 (a) 내지 (d)는 도 3의 각 부의 타이밍도
도 5는 도 1의 수평 동기 재발생부의 상세 블록도
도 6은 도 1의 CbCr 멀티플렉서와 선택 신호 발생부의 상세 블록도
도면의 주요부분에 대한 부호의 설명
101 : Y/C 분리부 102 : 제 1 스위칭부
103 : 디코더 및 동기 분리부
104 : 컬러 스페이스 및 동기 극성 변환부
105 : 제 2 스위칭부 106 : 아날로그/디지털 컨버터
107 : 클램프 펄스 발생부
108 : 프로그래머블 라인 록 클럭 발생부
109 : 필드 검출부 110 : 마이콤
111 : CbCr 멀티플렉서 112 : 선택 신호 발생부
113 : 수평 동기 재발생부 114 : 디스플레이 포맷 변환부
115 : 디스플레이부
상기와 같은 목적을 달성하기 위한 본 발명에 따른 디지털 TV의 영상 처리 장치는, 적어도 하나 이상의 아날로그 영상 신호를 입력받아 그 중 하나를 선택 출력하는 선택부와, 상기 선택부를 통해 선택된 아날로그 영상 신호에 록킹되는 단일 클럭을 발생하는 클럭 발생부와, 상기 클럭에 동기되어 상기 스위칭부를 통해 출력되는 아날로그 영상 신호를 디지털화하는 ADC와, 상기 디지털화된 영상 신호를 디스플레이 포맷에 맞게 변환하는 디스플레이 포맷 변환부와, 상기 입력 영상 선택 및 클럭 발생을 제어하는 제어부를 포함하여 구성되는 것을 특징으로 한다.
상기 선택부는 입력되는 아날로그 영상 신호가 VGA인 경우 R,G,B 형태를 Y,Cb,Cr 형태로 변환하여 출력하는 것을 특징으로 한다.
상기 선택부를 통해 수평 동기 신호를 입력받아 상기 수평 동기 신호 이후 활성 데이터가 나오기 전의 구간에서 클램프 펄스를 발생하여 상기 아날로그/디지털 컨버터로 출력하는 클램프 펄스 발생부가 더 구비되는 것을 특징으로 한다.
상기 제어부는 신호원 선택 정보에 따라 미리 정해진 테이블에서 신호원에 해당하는 레지스터 값을 읽어 상기 클럭 발생부를 셋팅시키고, 상기 클럭 발생부는 레지스터 값에 따라 발생 주파수를 결정하는 것을 특징으로 한다.
입력되는 아날로그 영상 신호가 NTSC인 경우 필드 정보를 검출하여 상기 디스플레이 포맷 변환부로 출력하는 필드 검출부가 더 구비되는 것을 특징으로 한다.
상기 디지털화된 Cb,Cr 색신호를 선택 신호에 따라 다중화하는 멀티플렉서와, 상기 클럭 발생부에서 발생된 클럭과 재구성된 수평 동기로부터 선택 신호를 발생하여 상기 멀티플렉서로 제공하는 선택 신호 발생부와, 상기 선택부를 통해 출력되는 수평 동기의 상승 에지 직후 시점에서 상기 클럭 발생부의 클럭을 기준으로 펄스를 만들고 상기 생성된 펄스와 이를 n 클럭 지연시킨 펄스와 논리 조합하여 수평 동기를 재구성하는 수평 동기 재발생부가 더 구비되는 것을 특징으로 한다.
본 발명의 다른 목적, 특징 및 잇점들은 첨부한 도면을 참조한 실시예들의 상세한 설명을 통해 명백해질 것이다.
이하, 본 발명의 바람직한 실시예를 첨부도면을 참조하여 상세히 설명한다.
도 1은 본 발명에 따른 디지털 TV의 영상 처리 장치의 구성 블록도로서, 튜너에서 복조된 복합 영상 신호 또는 외부 단자를 통해 들어오는 CVBS 신호를 휘도 신호(Y)와 색신호(C)로 분리하는 Y/C 분리부(101), 상기 Y/C 분리부(101)에서 출력되는 Y/C 신호 또는 S-비디오 Y/C 신호를 선택 출력하는 제 1 스위칭부(102), 상기 제 1 스위칭부(102)를 통해 출력되는 Y/C 신호를 베이스 밴드 아날로그 Y,Cb,Cr 신호로 디코딩하고 수직 및 수평 동기 신호(H,V)를 분리하는 디코더 및 동기 분리부(103), RGB로 입력되는 VGA 신호를 Y,Cb,Cr 신호로 변환함과 동시에, 입력 동기를 NTSC와 같은 극성으로 변환하는 컬러 스페이스 및 동기 극성 변환부(104), 상기 디코더 및 동기 분리부(103)의 출력 또는 컬러 스페이스 및 동기 극성 변환부(104)의 출력을 스위칭에 의해 선택하는 제 2 스위칭부(105), 상기 제 2 스위칭부(105)를 통해 출력되는 Y/Cb/Cr 신호를 각각 디지털 신호로 변환하는 ADC(106), 상기 제 2 스위칭부(105)를 통해 출력되는 수평 동기(HS)를 이용하여 클램프 펄스를 발생시켜 상기 ADC(106)로 출력하는 클램프 펄스 발생부(107), 각 입력 소스에 맞는 클럭을 발생시키는 프로그래머블 라인 록 클럭 발생부(108), 상기 제 2 스위칭부(105)를 통해 출력되는 수평 동기, 수직 동기(HS/VS)로부터 우수 필드인지 기수 필드인지를 검출하는 필드 검출부(109), 상기 제 1, 제 2 스위칭부(102,105)를 스위칭함과 동시에 신호원 선택 정보에 따라 미리 정해진 테이블에서 신호원에 해당하는 레지스터 값을 읽어 직렬 제어버스를 통해 프로그래머블 라인 록 클럭 발생부(108)를 셋팅시키는 마이콤(110), 상기 ADC(106)에서 디지털화된 CbCr를 다중화시켜 출력하는 CbCr 멀티플렉서(111), 재구성된 수평 동기(HD)와 클럭 신호를 이용하여 상기 CbCr 멀티플렉서(111)의 선택 신호를 생성하는 선택 신호 발생부(112), 상기 제 2 스위칭부(105)를 통해 출력되는 수평 동기(HS)와 프로그래머블 라인 록 클럭 발생부(108)에서 출력되는 클럭(clk)을 이용하여 상기 수평 동기(HS)를 재구성하는 수평 동기 재발생부(113), 상기된 블록들로부터 처리되어 출력되는 NTSC 또는 VGA 신호를 ATSC 디스플레이와 다중화될 수 있는 포맷으로 변환하는 디스플레이 포맷 변환부(114), 및 상기 디스플레이 포맷 변환부(114)에서 출력되는 NTSC 또는 VGA 신호를 ATSC 신호와 다중화시켜 출력하는 디스플레이부(115)로 구성된다.
이와 같이 구성된 본 발명은 크게 NTSC 입력 신호 패스와 VGA 입력 신호 패스로 나뉜다.
먼저 NTSC 입력 신호 패스를 설명하면, Y/C 분리부(101)는 튜너에서 복조된 복합 영상 신호 또는 외부 단자를 통해 들어오는 CVBS 신호를 휘도 신호(Y)와 색신호(C)로 분리하여 제 1 스위칭부(102)로 출력한다.
상기 제 1 스위칭부(102)는 외부 단자를 통해 입력되는 S-비디오 Y/C 신호와 상기 Y/C 분리부(101)를 통해 입력되는 Y/C 신호를 선택하여 디코더 및 동기 분리부(103)로 출력한다.
상기 디코더 및 동기 분리부(103)는 선택된 NTSC 타입의 Y/C 신호를 베이스 밴드 아날로그 Y,Cb,Cr 신호로 디코딩하고 수직 및 수평 동기 신호(H,V)를 분리하여 제 2 스위칭부(105)로 출력한다.
한편, 컬러 스페이스 및 동기 극성 변환부(104)는 색좌표계 변환 블록으로서, VGA 입력 신호 패스이다. 즉, VGA 신호는 R,G,B 형태로 입력되고 컬러 스페이스 및 동기 극성 변환부(104)를 통해 다음의 수학식 1과 같이 Y,Cb,Cr 신호로 변환된다.
Y = 0.257R + 0.504G + 0.098B + 16
Cb = -0.148R - 0.291G + 0.439B + 128
Cr = 0.439R - 0.368G + 0.071B + 128
여기서, R,G,B 및 Y,Cb,Cr 값은 8비트 ADC 후의 데이터 즉, 0에서 255의 값을 가진다고 가정한다.
이때, 상기 컬러 스페이스 및 동기 극성 변환부(104)는 또한, 입력 동기를 NTSC와 같은 극성으로 통일시킴으로써,제 2 스위칭부(105) 이후에는 입력 신호의 종류에 관계없이 하나의 신호 처리 순서에 의해 처리된다.
여기서, 상기 제 1, 제 2 스위칭부(102,105)는 마이콤(110)의 제어에 의해 입력 영상을 선택한다. 즉, 제 1 스위칭부(102)는 스위칭에 의해 NTSC 신호 중 복합 비디오 신호 또는 S-비디오 신호를 선택 출력하고, 제 2 스위칭부(105)는 스위칭에 의해 NTSC 신호 또는 VGA 신호를 선택 출력한다.
상기 제 2 스위칭부(105)에서 선택된 영상 신호(Y,Cb,Cr)는 ADC(106)로 입력되어 디지털화된다. 그리고, 상기 제 2 스위칭부(105)에서 선택된 수평, 수직 동기 신호(HS,VS)는 클램프 펄스 발생부(107), 프로그래머블 라인 록 클럭 발생부(108)로 입력된다.
이때, 영상은 NTSC, VGA 모두 Y,Cb,Cr의 색 좌표계이므로 동일한 회로 구성의 ADC(106)를 통해 샘플링되어진다. 특히 이때의 ADC(106)는 반드시 클램핑 기능을 가져야 하는데 이는 Y 신호는 DC 레벨이 0이고, Cb,Cr은 DC 레벨이 128의 값을 가지기 때문이다.
여기서, 클램핑은 영상 신호의 매 라인의 수평 블랭킹 구간에서 이루어지며, 특히 동기가 포함된 영상 신호에 대해서는 수평 동기 신호가 발생된 직 후 활성 데이터가 나오기 전의 구간을 클램프 바닥 레벨로 이용한다. 이때, 클램프 활성 구간의 Y 신호는 8비트 ADC(106)에서 디지털 값 16으로, 클램프 활성 구간의 Cb,Cr은 디지털 값 128로 정해진다.
도 2에 이러한 클램프 펄스 발생부(107)의 상세 블록도와 클램프 펄스 발생부(107)의 입/출력 타이밍도가 도시되어 있다. 즉, 클램프 펄스 발생부(107)는 일 예로, 리트리거러블 싱글 숏(retriggerable single shot)으로 구성할 수 있으며, 이때는 싱글 숏에 도 2의 (b)와 같은 수평 동기 신호(HS)로 트리거를 주고 RC 시정수를 조절하여 도 2의 (c)와 같이 적당한 폭의 클램프 펄스를 발생시켜 ADC(106)로 제공한다. 여기서, 클램프 펄스는 DC 레벨이 제일 안정된 구간 즉, 수평 동기 신호직 후 활성 데이터가 나오기 전에 발생됨을 알 수 있다. 즉, 리트리거러블 싱글 숏은 외부 동기에 대해서 내부 R/C 시정수를 조절하여 원하는 폭의 펄스를 만들어주는 IC로 공지된 74시리즈를 이용할 수 있다.
이와 같이 ATSC 비디오 신호와 기존 NTSC 및 VGA 신호등 여러 다른 칼라 스페이스의 신호를 인터페이스하더라도 ADC 이전에 칼라 스페이스를 아날로그 단계에서 바꾸어 통일시킴으로써, 신호 포맷에 관계없이 하나의 YUV 형태의 입력으로 클램프 회로가 구성된 세 채널 ADC만을 사용하면 된다. 이는 ADC 이후 디지털 칼라 스페이스 변환보다 가격이나 구현에 있어서도 더욱 유리하다.
이때, 상기 ADC(106)가 아날로그 신호를 특정 샘플링 주파수로 디지털화하기 위해서는 기준 클럭이 필요하다. 여기서, 샘플링 주파수는 신호의 공간 해상도, 주사 방식, 시간 해상도 모두 관계되어 정해진다. 즉, 공간 및 시간적 해상도가 높을수록 그리고, 비월 주사 방식에 비해 순차 주사 방식일 경우에 샘플링 주파수는 높아지게 된다.
일 예로, NTSC 신호는 비월 주사 방식의 60Hz의 필드 주파수, 15.7KHz의 수평 주파수를 가진다. 그리고, NTSC 신호가 4M 정도의 대역을 가지는 신호이므로 샘플링 주파수는 후단의 응용 부분에 따라 13.5M, 14.3M 정도로 정해지게 된다. 본 발명에서는 실시예로, NTSC의 샘플링 주파수를 14.3M로 정하고, 따라서 주사선당 샘플링 주파수는 910개이며 활성 데이터 영역은 768개의 샘플 수를 가지게 된다.
반면, VGA는 60Hz의 프레임 주파수를 가지는 순차 주사 방식의 영상 신호이며 일 예로, 640×480의 해상도에서 주사선 수가 525라인이므로 수평 주파수는 31.5KHz, 수평 샘플수는 800개이며 샘플 주파수는 25.175MHz이다.
이렇게 다른 두 클럭을 프로그램머블 라인 록 클럭 발생부(108)에서 발생시키게 된다.
즉, 마이콤(110)은 제 1, 제 2 스위칭부(102,105)를 스위칭함과 동시에 신호원 선택 정보에 따라 미리 정해진 테이블에서 신호원에 해당하는 레지스터 값을 읽어 직렬 제어 버스를 통해 프로그래머블 라인 록(programmable line locked) 클럭 발생부(108)를 셋팅시킨다. 따라서, 상기 프로그래머블 라인 록 클럭 발생부(108)는 레지스터 값에 따라 발생 주파수가 정해진다. 여기서, 레지스터 값은 기준 주파수를 원하는 주파수로 변환시키는 계수에 해당되는 값들이다.
이와 같이, 신호원이 선택되면 인터페이스 시스템에서는 한가지 클럭만 존재하므로 다른 소스 클럭에 의한 간섭이 최소화된다.
이를 위해 마이콤(110)은 리모콘 소스 변환키가 눌러지면 적외선(IR) 신호로부터 유저가 원하는 소스 정보를 알아내고 모드에 따라 시스템을 제어한다.
즉, 키 코드를 통해 NTSC, VGA 모드를 판별하고 NTSC로 판별되면 NTSC 신호가 Y/C 입력인지 복합 영상 신호인지 구별한다. 이때, 복합 영상 신호라면 Y/C 분리부(101)에서 Y/C 분리를 행한다. 그리고, 판별된 입력 신호에 따라 클럭 발생기 레지스터를 해당 모드 테이블 값으로 셋팅한다. 예를 들어, NTSC라면 14M로, VGA라면 25M로 클럭 주파수를 셋팅한다. 또한, 별도의 할당된 포트를 통해 ATSC와 다중화가 가능한 포맷으로 변환시키는 디스플레이 포맷 변환부(114)의 입력 모드를 셋팅한다.
상기 디스플레이 포맷 변환부(114)는 입력 선택 모드에 따라 NTSC 및 VGA 입력을 처리해서 ATSC 디스플레이와 다중화될 수 있는 포맷으로 변환한다. 특히, NTSC는 비월 주사 방식이여서 시간적으로 다른 두 필드가 한 프레임을 형성하므로 이에 대한 정보를 디스플레이 포맷 변환부(114)에 전달하여야 한다. 만일, 필드 정보가 없다면 디스플레이 포맷 변환부(114)는 한 필드는 처리하고 다른 필드는 처리하지 않는 에러를 일으킬 수 있다.
따라서, 필드 검출부(109)는 입력 영상의 우수/기수 필드 구별을 행하여 이 필드 정보를 상기 디스플레이 포맷 변환부(114)로 출력한다.
도 3은 상기 필드 검출부(109)의 상세 블록도로서, 리트리거러블 싱글 슈트(retriggerable single shot)(301), D 플립 플롭(302), JK 플립플롭(303), 멀티플렉서(304), 및 선택 제어부(305)로 구성된다.
이때, NTSC에서의 필드 정보는 통상 수평 동기(HS)와 수직 동기(VS)의 상관 관계에 따라 구분된다. 즉, 수직 동기(VS)가 0으로 떨어지는 시점의 위치가 수평 동기의 어느 부분이느냐에 따라 기수번째 필드냐, 우수번째 필드냐가 결정된다.
그렇지만 수평 동기와 수직 동기의 관계로서 필드 정보를 알 수 없는 경우가 있다. 예를 들면, 디지털 NTSC 모드에서 디지털 다기능 디스크(DVD) 재생, VTR의 트릭 모드, VTR 재생시의 블루 백(blue back) 온 스크린 디스플레이(OSD)등이 이에 해당된다. 이 경우에는 우수 필드와 기수 필드가 번갈아 교대로 입력되지 않으므로 즉, 불규칙적이므로 필드 정보를 강제적으로 만들어준다. 즉, 필드 입력이 불규칙적인 경우에는 수평 동기(HS)와 수직 동기(VS)의 관계로부터 필드 정보를 검출할 수 없는데, 정상적인 판정 모드로 필드 정보를 검출하면 에러가 발생한다.
이때, 도 3에서는 수평 동기가 좀더 쉽게 우수/기수 필드를 구분할 수 있게 하기 위해 싱글 숏(301)에서 도 4의 (b)와 같이 수평 동기의 구간 폭을 넓히고 위상도 가변한다.
즉, 동기 위상 가변에는 낮은 시정수의 싱글 원숏(single one shot)을 사용하여 수평 동기의 상승 에지에 트리거하여 도 4의 (b)에서와 같이 t1만큼 동기 시작점을 지연시키고, 첫 번째 출력 신호의 하강 에지에 두 번째 싱글 원샷을 트리거하여 t2만큼 동기 로우 구간을 연장시킨다. 이때, t2의 폭은 수평 동기의 듀티 비(duty ratio)가 50%정도가 되도록 시정수를 크게 한다.
여기서, 듀티 비가 50에 가까울수록 D 플립 플롭(302)의 필드 판정 에러율이 감소하며 디스플레이 포맷 변환부(114)에 입력되는 비월 주사 신호에 대해 정확한 필드 정보를 주게된다. 즉, 수직 동기의 하강 에지에서의 필드 판정은 원숏(301) 출력 신호를 기준으로 D 플립플롭(302)에서 행해진다. 예를 들어, 도 4의 (c)와 같이 수직 동기가 수평 동기의 하이 부분에서 0으로 떨어지면 우수 필드, 도 4의 (d)와 같이 로우 부분에서 0으로 떨어지면 기수 필드로 판정할 수 있다.
한편, JK 플립 플롭(303)은 수평 동기(HS)는 관계없이 수직 동기(VS)에 트리거되어 필드 정보를 강제로 발생시킨다. 상기 JK 플립 플롭(303)은 JK 입력이 모두 0이면 이전 상태를 그대로 유지하고, JK 입력이 모두 1이면 이전 상태를 반전, 즉 트리거된다. 또한, JK 입력이 10이면 이전 상태에 관계없이 셋트되고, JK 입력이 01이면 이전 상태에 관계없이 리셋된다. 이는 수평 동기와 수직 동기의 관계로서 필드 정보를 알 수 없는 경우에 자동으로 필드 정보를 생성하기 위해서이다.
그리고, 상기 D 플립 플롭(302) 또는 JK 플립 플롭(303)에서 출력되는 필드 정보는 멀티플렉서(304)를 통해 디스플레이 포맷 변환부(114)로 입력되는데, 상기 멀티플렉서(304)는 선택 신호에 따라 상기 D 플립 플롭(302)에서 제공하는 정상적인 필드 정보 또는 JK 플립 플롭(303)에서 제공하는 강제적인 필드 정보를 선택하여 상기 디스플레이 포맷 변환부(114)로 출력한다.
즉, 선택 제어부(305)는 수평 동기, 수직 동기간 필드 판별이 m 필드동안 안정되게 되지 않을 경우에는 상기 JK 플립 플롭(303)의 출력을 선택하고, 다시 필드 판별이 m 필드동안 안정되면 상기 D 플립 플롭(302)의 출력을 선택하도록 선택 신호를 멀티플렉서(304)로 출력한다.
이를 위해 상기 선택 제어부(305)는 M 비트 쉬프트 레지스터(306)와 필드 비정상 검출부(307)로 구성되며, M 비트 쉬프트 레지스터(306)는 D 플립 플롭(302)의 출력 즉, 정상적인 판정 모드로 검출된 필드 정보를 순차적으로 M 비트 쉬프트시킨다.
그러면, 필드 비정상 검출부(307)는 배타적 오아 게이트(3081,3083, ...,308m-1)를 이용하여 이웃하는 두 필드의 배타적 오아링으로 m 필드에 대해서 필드 신호의 불규칙성 유무를 판별한다. 즉, 필드 신호가 규칙적이라면 예를 들어, 이웃하는 두 필드가 기수/우수 또는 우수/기수 필드라면 이웃하는 두 필드의 배타적 오아링 결과는 1이 되고, 그렇지 않으면 예를 들어, 이웃하는 두 필드가 기수/기수 또는 우수/우수 필드라면 0이 된다. 그러므로, 두 필드의 배타적 오아링 결과들을 낸드 게이트(309)로 출력하면, 낸드 게이트(309)는 두 필드의 배타적 오아링 결과들이 모두 1일때만 0을 출력하고 어느 하나의 입력에라도 0이 있으면 0을 출력한다.
따라서, 상기 낸드 게이트(309)의 출력을 멀티플렉서(304)의 선택 신호로 사용할 수 있다.
한편, 상기 ADC(106)에서 디지털화된 Y 신호는 그대로 디스플레이 포맷 변환부(114)로 입력되지만, Cb,Cr 신호는 멀티플렉서(111)을 통해 다중화되어 디스플레이 포맷 변환부(114)로 입력된다. 이는 휘도 신호보다 색신호의 크기가 1/2정도 작기 때문이다.
이때, 상기 멀티플렉서(111)의 선택 신호는 선택 신호 발생부(112)에서 제공한다. 즉, 상기 선택 신호 발생부(112)는 프로그래머블 라인 록 클럭 발생부(108)에서 발생된 클럭(clk)과 수평 동기 재발생부(113)에서 재구성된 수평 동기(HD)를 이용하여 선택 신호를 발생한다.
도 6은 상기 CbCr 멀티플렉서(111)와 선택 신호 발생부(112)의 상세 블록도로서, D 플립 플롭(601)과 JK 플립 플롭(602)은 상기 수평 동기 재발생부(113)에서 재구성된 수평 동기(HD)와 상기 HD에 대해 전혀 지터링이 없는 클럭(clk)으로부터 안정된 Cb,Cr 멀티플렉서(111)의 선택 신호(4:2:2의 경우 클럭의 반 주파수를 갖는다.)를 만들고, 멀티플렉서(603)는 상기 선택 신호에 의해 안정되게 Cb,Cr 신호를 다중화한 후 D 플립 플롭(605)을 통해 디스플레이 포맷 변환부(114)로 출력한다. 그러므로, 디스플레이 포맷 변환부(114)에서는 HD와 클럭을 통해 데이터를 다시 안정되게 역다중화할 수 있다.
상기 수평 동기 재발생부(113)는 수평 동기가 불안정하면 디스플레이 포맷 변환부(114)에서 Cb,Cr 신호를 역다중화할 때 Cb,Cr의 순서를 바꿀 수도 있으므로 이를 방지하기 위하여 수평 동기(HS)와 클럭((clk)을 입력받아 안정된 수평 동기(HD)를 재구성한다. 상기 수평 동기 재발생부(113)의 상세 도면이 도 5에 도시되어 있다.
도 5를 보면, D 플립 플롭(501)은 입력 수평 동기(HS)에 대해 상승 에지 직후 시점에서 클럭(clk)을 기준으로 펄스를 만들고, 생성된 펄스와 이를 D 플립 플롭(502)에서 n 클럭 지연시킨 펄스와 논리 조합하여 수평 동기를 재구성한다. 이렇게 발생된 수평 동기(HD)는 클럭 주기의 n배 만큼의 일정한 폭을 갖고 클럭에 대해 전혀 지터링(jittering)이 없는 기준 수평 동기(HD)가 된다.
한편, 디지털적으로 필드 판정할 때는 원숏 대신 샘플 클럭으로 동작되고 수평 동기로 초기치 로드, 또는 클리어되는 카운터를 사용해서 듀티 비 50%의 정현파를 만들고 수직 동기의 하강 에지에서 하이, 로우 상태에 따라 우수, 기수 필드를 구분할 수 있다.
이상에서와 같이 본 발명은 디지털 TV에 있어서 ATSC뿐 아니라 ATSC와 NTSC, ATSC와 VGA와 같이 서로 다른 포맷의 신호를 PIP(Picture In Picture), 더블 윈도우등에 응용하기 위해 ATSC 이외의 기존 NTSC와 VGA 등의 신호 흐름을 일원화함으로써, ADC, 클럭 발생, 스위치 제어등의 하드웨어 구성을 간단하게 한다.
또한, 시스템 내에 모드에 따라 하나의 신호 흐름 및 클럭만 존재함으로써, 서로 다른 입력간의 동시 처리에 따른 간섭(=크로스 토크)를 없앤다.
그리고, 마이콤에 의한 레지스터 세팅에 따라 클럭을 가변할 수 있으므로 별도의 하드웨어 구성없이 여러 가지 디지털 포맷에 대응할 수 있다. 즉, NTSC 샘플 수를 768,720,704등으로 가변 가능하다.
또한, 본 발명은 ATSC 방송 수신 이외에 멀티미디어 분야에서도 중추적인 역할을 하게 될 디지털 TV에 직접 적용하여 각종 주변 멀티미디어 기기에서 제공되는 영상 포맷들을 무리없이 지원하는데에도 큰 효과가 있다.
이상에서와 같이 본 발명에 따른 디지털 TV의 영상 처리 장치에 의하면, 디지털 TV에서 서로 다른 포맷을 가진 영상 신호의 신호 흐름을 일원화함으로써, 신호간 간섭을 없애고, 또한 기본 하드웨어 구성 변경없이 여러 신호 포맷을 처리할 수 있다. 특히, 신호 패스와 필요한 디바이스를 줄여 하드웨어 구성을 간단하게 하며, 신호 소스 선택과 더불어 그에 해당되는 하나의 클럭만 동작하므로 다른 신호간의 간섭을 없앨 수 있다.
그리고, 서로 다른 포맷 신호에 대해 ADC, 클럭, 클램프 펄스 발생을 공통으로 이용함으로써, 디바이스 이용도를 높이며, 클럭 베이스로 일정한 폭의 수평 동기를 재구성하고 이를 기준으로 디지털 신호 혼합 및 분리를 행함으로써, 안정된 인터페이스 동작을 수행할 수 있다.
또한, 필드간 보간 중 필드 정보가 없을때는 자동으로 필드 정보를 생성하고, 다시 필드 정보가 들어오면 정상적인 필드 모드로 필드 정보를 생성함으로서, 안정된 필드 정보를 제공하며, 특히 VTS 재생중 블루 백 OSD 모드에서 필드간 보간이 안정적으로 동작할 수 있다.

Claims (8)

  1. 적어도 하나 이상의 아날로그 영상 신호를 입력받아 그 중 하나를 선택 출력하는 선택부와,
    상기 선택부를 통해 선택된 아날로그 영상 신호에 록킹되는 단일 클럭을 발생하는 클럭 발생부와,
    상기 클럭에 동기되어 상기 스위칭부를 통해 출력되는 아날로그 영상 신호를 디지털화하는 아날로그/디지탈 컨버터와,
    상기 디지털화된 영상 신호를 디스플레이 포맷에 맞게 변환하는 디스플레이 포맷 변환부와,
    상기 입력 영상 선택 및 클럭 발생을 제어하는 제어부를 포함하여 구성되는 것을 특징으로 하는 디지털 티브이의 영상 처리 장치.
  2. 제 1 항에 있어서, 상기 선택부는
    입력되는 아날로그 영상 신호가 VGA인 경우 R,G,B 형태를 Y,Cb,Cr 형태로 변환하여 출력하는 것을 특징으로 하는 디지털 티브이의 영상 처리 장치.
  3. 제 1 항에 있어서, 상기 선택부는
    입력되는 아날로그 영상 신호가 VGA인 경우 동기 신호를 NTSC와 같은 극성으로 변환하는 것을 특징으로 하는 디지털 티브이의 영상 처리 장치.
  4. 제 1 항에 있어서,
    상기 선택부를 통해 수평 동기 신호를 입력받아 상기 수평 동기 신호 이후 활성 데이터가 나오기 전의 구간에서 클램프 펄스를 발생하여 상기 아날로그/디지털 컨버터로 출력하는 클램프 펄스 발생부가 더 구비되는 것을 특징으로 하는 디지털 티브이의 영상 처리 장치.
  5. 제 1 항에 있어서, 상기 제어부는
    신호원 선택 정보에 따라 미리 정해진 테이블에서 신호원에 해당하는 레지스터 값을 읽어 상기 클럭 발생부를 셋팅시키고, 상기 클럭 발생부는 레지스터 값에 따라 발생 주파수를 결정하는 것을 특징으로 하는 디지털 티브이의 영상 처리 장치.
  6. 제 1 항에 있어서,
    입력되는 아날로그 영상 신호가 NTSC인 경우 필드 정보를 검출하여 상기 디스플레이 포맷 변환부로 출력하는 필드 검출부가 더 구비되는 것을 특징으로 하는 디지털 티브이의 영상 처리 장치.
  7. 제 6 항에 있어서, 상기 필드 검출부는
    상기 선택부를 통해 출력되는 수평 동기와 수직 동기와의 관계로부터 필드 정보를 검출하는 정상 필드 판정부와,
    상기 선택부를 통해 출력되는 수직 동기로부터 필드 정보를 강제로 발생하는 비정상 필드 판정부와,
    상기 정상 필드 판정부의 출력과 수직 동기를 이용하여 필드의 불규칙성을 판별하는 선택 제어부와,
    상기 선택 제어부의 결과에 따라 상기 정상 필드 판정부의 출력 또는 비정상 필드 판정부의 출력을 선택하여 상기 디스플레이 포맷 변환부로 출력하는 멀티플렉서로 구성되는 것을 특징으로 하는 디지털 티브이의 영상 처리 장치.
  8. 제 1 항에 있어서,
    상기 디지털화된 Cb,Cr 색신호를 선택 신호에 따라 다중화하는 멀티플렉서와,
    상기 클럭 발생부에서 발생된 클럭과 재구성된 수평 동기로부터 선택 신호를 발생하여 상기 멀티플렉서로 제공하는 선택 신호 발생부와,
    상기 선택부를 통해 출력되는 수평 동기의 상승 에지 직후 시점에서 상기 클럭 발생부의 클럭을 기준으로 펄스를 만들고 상기 생성된 펄스와 이를 n 클럭 지연시킨 펄스와 논리 조합하여 수평 동기를 재구성하는 수평 동기 재발생부가 더 구비되는 것을 특징으로 하는 디지털 티브이의 영상 처리 장치.
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