JPH1028256A - 映像信号変換装置とテレビジョン信号処理装置 - Google Patents
映像信号変換装置とテレビジョン信号処理装置Info
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- JPH1028256A JPH1028256A JP8181906A JP18190696A JPH1028256A JP H1028256 A JPH1028256 A JP H1028256A JP 8181906 A JP8181906 A JP 8181906A JP 18190696 A JP18190696 A JP 18190696A JP H1028256 A JPH1028256 A JP H1028256A
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- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N7/00—Television systems
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Abstract
(57)【要約】
【課題】 パソコンの信号をテレビション受信機に表示
するための映像変換装置において画質の劣化無く縮小、
拡大して、容易にHDTV受信機で表示可能にすること
を目的とする。 【解決手段】 この課題の解決するために本発明は入力
信号の水平同期信号に同期した第1のクロック発生回路
4の出力で入力信号をディジタルに変換し、メモリ2に
記録し、メモリ2から入力の垂直同期信号に同期した第
2のクロック発生回路の出力を用いて読み出し、再びア
ナログ信号に変換することにより映像信号を所望の信号
方式に変換するように構成したものである。
するための映像変換装置において画質の劣化無く縮小、
拡大して、容易にHDTV受信機で表示可能にすること
を目的とする。 【解決手段】 この課題の解決するために本発明は入力
信号の水平同期信号に同期した第1のクロック発生回路
4の出力で入力信号をディジタルに変換し、メモリ2に
記録し、メモリ2から入力の垂直同期信号に同期した第
2のクロック発生回路の出力を用いて読み出し、再びア
ナログ信号に変換することにより映像信号を所望の信号
方式に変換するように構成したものである。
Description
【0001】
【発明の属する技術分野】本発明は映像信号の処理装置
に係り、詳しくはパソコンの出力信号を既存のテレビジ
ョン信号に変換する映像信号変換装置に関する。
に係り、詳しくはパソコンの出力信号を既存のテレビジ
ョン信号に変換する映像信号変換装置に関する。
【0002】
【従来の技術】近年、パーソナルコンピュータ(以下パ
ソコンと称す)の普及がめざましく、パソコンの信号を
大画面でかつ安価で見たいという要望が高まっている。
パソコンの信号を表示するためには映像表示装置として
マルチスキャンディスプレイまたは専用のディスプレイ
を通常使用している。しかし、大画面のマルチスキャン
ディスプレイや専用のディスプレイは高度な技術が必要
で高価である。
ソコンと称す)の普及がめざましく、パソコンの信号を
大画面でかつ安価で見たいという要望が高まっている。
パソコンの信号を表示するためには映像表示装置として
マルチスキャンディスプレイまたは専用のディスプレイ
を通常使用している。しかし、大画面のマルチスキャン
ディスプレイや専用のディスプレイは高度な技術が必要
で高価である。
【0003】一方、大画面のハイビジョン用の受信機
(以下HDTVの受信機と称す)は急速に普及し始めて
おり、パソコンの信号を表示する能力は十分に備えてい
る。そこでHDTV受信機でパソコンの信号を表示した
いという需要が急速に増えている。しかし、そのままで
はHDTV受信機でパソコンの信号を表示することはで
きずHDTV受信機とパソコンをつなぐインタフェース
装置が必要である。たとえば、特開平8−9343号公
報に記載された映像信号変換装置が必要である。この映
像信号変換装置を使用すれば、HDTV受信機でパソコ
ンの信号を表示できる。
(以下HDTVの受信機と称す)は急速に普及し始めて
おり、パソコンの信号を表示する能力は十分に備えてい
る。そこでHDTV受信機でパソコンの信号を表示した
いという需要が急速に増えている。しかし、そのままで
はHDTV受信機でパソコンの信号を表示することはで
きずHDTV受信機とパソコンをつなぐインタフェース
装置が必要である。たとえば、特開平8−9343号公
報に記載された映像信号変換装置が必要である。この映
像信号変換装置を使用すれば、HDTV受信機でパソコ
ンの信号を表示できる。
【0004】以下、図面を参照しながら従来の映像信号
変換装置について説明する。図5は従来の映像信号変換
装置を示すブロック図である。図5において、51は入
力信号をアナログからディジタルに変換するとともに、
入力信号から水平同期信号(HD1)および垂直同期信
号(VD1)を分離出力するともに、ディジタルに変換
する際に使用するクロック(CK1)を発生出力する入
力信号処理部である。52は水平方向および垂直方向の
画素数を所要の場合に所要の比率で縮小し、その他の場
合はスルーする縮小処理回路である。53はデータをい
ったん記録するメモリである。54は水平方向および垂
直方向の画素数を所要の場合に所要の比率で拡大し、そ
の他の場合はスルーする拡大処理回路である。55はデ
ィジタル信号をアナログに変換するなど所定の信号処理
を行う出力信号処理回路である。56は入力信号を所望
の信号に変換して出力する際の水平方向、垂直方向の縮
小または拡大の比率を出力し、メモリ53の書き込み、
読み出しを制御する信号を出力する制御部である。57
は信号変換後の出力用水平同期信号(HD2)と出力用
垂直同期信号(VD2)および出力用クロックCK2を
発生出力する出力HD/VD/CK発生回路である。
変換装置について説明する。図5は従来の映像信号変換
装置を示すブロック図である。図5において、51は入
力信号をアナログからディジタルに変換するとともに、
入力信号から水平同期信号(HD1)および垂直同期信
号(VD1)を分離出力するともに、ディジタルに変換
する際に使用するクロック(CK1)を発生出力する入
力信号処理部である。52は水平方向および垂直方向の
画素数を所要の場合に所要の比率で縮小し、その他の場
合はスルーする縮小処理回路である。53はデータをい
ったん記録するメモリである。54は水平方向および垂
直方向の画素数を所要の場合に所要の比率で拡大し、そ
の他の場合はスルーする拡大処理回路である。55はデ
ィジタル信号をアナログに変換するなど所定の信号処理
を行う出力信号処理回路である。56は入力信号を所望
の信号に変換して出力する際の水平方向、垂直方向の縮
小または拡大の比率を出力し、メモリ53の書き込み、
読み出しを制御する信号を出力する制御部である。57
は信号変換後の出力用水平同期信号(HD2)と出力用
垂直同期信号(VD2)および出力用クロックCK2を
発生出力する出力HD/VD/CK発生回路である。
【0005】次に動作について説明する。入力信号を所
望の信号に変換し出力するためには、入力信号を縮小ま
たは拡大して、さらに所望の信号の同期信号を出力する
必要がある。縮小処理は縮小処理回路52で行い、拡大
処理は拡大処理回路54で行っている。これらの縮小、
拡大処理はディジタル信号処理により行っている。
望の信号に変換し出力するためには、入力信号を縮小ま
たは拡大して、さらに所望の信号の同期信号を出力する
必要がある。縮小処理は縮小処理回路52で行い、拡大
処理は拡大処理回路54で行っている。これらの縮小、
拡大処理はディジタル信号処理により行っている。
【0006】入力信号はNTSC方式やEDTV方式や
HDTV方式やVGA仕様のパソコン信号を想定し、信
号変換後の信号も同じくNTSC方式やEDTV方式や
HDTV方式やVGA仕様のパソコン信号を想定してい
る。縮小、拡大処理は入力信号と出力信号の組み合わせ
で決定される。縮小処理を行う場合は縮小処理回路52
で縮小処理を行った後、メモリ53でいったん記録し、
メモリ53からCK2に同期してデータを読み出し、拡
大処理回路54で拡大処理を行わずスルーすることによ
り縮小処理を行う。また、拡大処理を行う場合は縮小処
理回路52で縮小処理を行わずスルーし、メモリ53で
いったん記録し、メモリ53からCK2に同期してデー
タを読み出し、拡大処理回路54で拡大処理を行うこと
により拡大処理を行う。また、たとえば入力信号がVG
A仕様のパソコンで、変換後の信号がHDTV形式の場
合、入力信号の垂直周波数は60HZで、出力信号は5
9.94HZである。入力信号と出力信号の垂直周波数
の違いは、メモリ53の書き込み、読み出しを制御する
ことで吸収する。
HDTV方式やVGA仕様のパソコン信号を想定し、信
号変換後の信号も同じくNTSC方式やEDTV方式や
HDTV方式やVGA仕様のパソコン信号を想定してい
る。縮小、拡大処理は入力信号と出力信号の組み合わせ
で決定される。縮小処理を行う場合は縮小処理回路52
で縮小処理を行った後、メモリ53でいったん記録し、
メモリ53からCK2に同期してデータを読み出し、拡
大処理回路54で拡大処理を行わずスルーすることによ
り縮小処理を行う。また、拡大処理を行う場合は縮小処
理回路52で縮小処理を行わずスルーし、メモリ53で
いったん記録し、メモリ53からCK2に同期してデー
タを読み出し、拡大処理回路54で拡大処理を行うこと
により拡大処理を行う。また、たとえば入力信号がVG
A仕様のパソコンで、変換後の信号がHDTV形式の場
合、入力信号の垂直周波数は60HZで、出力信号は5
9.94HZである。入力信号と出力信号の垂直周波数
の違いは、メモリ53の書き込み、読み出しを制御する
ことで吸収する。
【0007】
【発明が解決しようとする課題】以上のように従来例で
説明したような映像信号変換装置は縮小、拡大をすべて
ディジタル信号処理によって行っている。従って入力映
像信号を劣化無く縮小、拡大するには、縮小フィルタ、
拡大フィルタのタップ数を十分にとり、サンプリング周
波数の変換による歪みなく再生することが要求されてい
る。この要求を満足するためには大規模な回路が必要で
ある。
説明したような映像信号変換装置は縮小、拡大をすべて
ディジタル信号処理によって行っている。従って入力映
像信号を劣化無く縮小、拡大するには、縮小フィルタ、
拡大フィルタのタップ数を十分にとり、サンプリング周
波数の変換による歪みなく再生することが要求されてい
る。この要求を満足するためには大規模な回路が必要で
ある。
【0008】また、たとえば入力信号がVGA仕様のパ
ソコンで、変換後の信号がHDTV形式の場合、入力信
号の垂直周波数は60HZで、出力信号は59.94H
Zである。この違いを吸収するためには大規模なディジ
タル回路により補間を行うか、入力信号と出力信号の垂
直周波数の違いをメモリ53の書き込み、読み出しを制
御することで吸収する必要がある。したがって、補間に
よる画質劣化または画像の駒落ちが発生する。
ソコンで、変換後の信号がHDTV形式の場合、入力信
号の垂直周波数は60HZで、出力信号は59.94H
Zである。この違いを吸収するためには大規模なディジ
タル回路により補間を行うか、入力信号と出力信号の垂
直周波数の違いをメモリ53の書き込み、読み出しを制
御することで吸収する必要がある。したがって、補間に
よる画質劣化または画像の駒落ちが発生する。
【0009】
【課題を解決するための手段】この課題の解決するため
に本発明の映像信号変換装置は入力信号の水平同期信号
に同期した第1のクロックで入力信号をディジタルに変
換し、メモリに記録し、メモリから入力の垂直同期信号
に同期した第2のクロックを用いて読み出し、再びアナ
ログ信号に変換することにより映像信号を所望の信号方
式に変換するように構成したものである。
に本発明の映像信号変換装置は入力信号の水平同期信号
に同期した第1のクロックで入力信号をディジタルに変
換し、メモリに記録し、メモリから入力の垂直同期信号
に同期した第2のクロックを用いて読み出し、再びアナ
ログ信号に変換することにより映像信号を所望の信号方
式に変換するように構成したものである。
【0010】これにより、パソコンの出力信号を高画質
の状態で、かつ容易にHDTV受信機で表示できるよう
になる。
の状態で、かつ容易にHDTV受信機で表示できるよう
になる。
【0011】
【発明の実施の形態】本発明の映像信号変換装置は、ア
ナログの入力信号をディジタル信号に変換して出力し、
前記入力信号の水平同期信号と垂直同期信号および前記
変換に用いる第1のクロックを出力する入力信号処理部
と、前記垂直同期信号に同記した第2のクロックを発生
する第2のクロック発生回路と、前記ディジタル信号を
前記第1のクロックに同期して記録し、前記第2のクロ
ックに同期して出力することにより時間軸変換を行うメ
モリと、前記メモリの出力を前記第2のクロックを用い
てディジタル信号をアナログ信号に変換し、所望の信号
形式にマトリクス変換し、前記時間軸変換後の水平同期
信号と垂直同期信号を出力する出力信号処理部と、前記
入力信号処理部にクランプパルスと第1のクロックの周
波数を決定するデータを出力し、前記メモリの書き込
み、読み出し位置を制御する信号を出力し、前記第2の
クロック発生回路に前記第2のクロック周波数を決定す
るデータを出力する制御部を具備することを特徴とした
ものであり、パソコンの出力信号を既存のHDTV受信
機で表示可能な信号に変換するという作用を有する。
ナログの入力信号をディジタル信号に変換して出力し、
前記入力信号の水平同期信号と垂直同期信号および前記
変換に用いる第1のクロックを出力する入力信号処理部
と、前記垂直同期信号に同記した第2のクロックを発生
する第2のクロック発生回路と、前記ディジタル信号を
前記第1のクロックに同期して記録し、前記第2のクロ
ックに同期して出力することにより時間軸変換を行うメ
モリと、前記メモリの出力を前記第2のクロックを用い
てディジタル信号をアナログ信号に変換し、所望の信号
形式にマトリクス変換し、前記時間軸変換後の水平同期
信号と垂直同期信号を出力する出力信号処理部と、前記
入力信号処理部にクランプパルスと第1のクロックの周
波数を決定するデータを出力し、前記メモリの書き込
み、読み出し位置を制御する信号を出力し、前記第2の
クロック発生回路に前記第2のクロック周波数を決定す
るデータを出力する制御部を具備することを特徴とした
ものであり、パソコンの出力信号を既存のHDTV受信
機で表示可能な信号に変換するという作用を有する。
【0012】また、本発明の映像信号変換装置は、入力
信号の水平同期信号に同期したクロックを発生する第1
のクロック発生回路と、前記第1のクロック発生回路の
出力を位相調整し第1のクロックを発生する位相調整回
路と、アナログの入力信号を前記第1のクロックにより
サンプリングしディジタル信号に変換するA/D変換器
と、前記入力信号の垂直同期信号に同期したクロックを
発生する第2のクロック発生回路と、前記A/D変換器
の出力を前記第1のクロックに同期して前記ディジタル
信号を記録し、前記第2のクロックに同期して前記ディ
ジタル信号を読み出すメモリと、前記メモリの出力をア
ナログ信号に変換するD/A変換器と、前記D/A変換
器の出力を所望の信号形式に変換するマトリクス回路
と、前記A/D変換器および前記メモリおよび前記マト
リクス回路に必要な各種制御信号を発生する制御ハ゜ルス発
生回路と、前記第1のクロック発生回路と、前記第2の
クロック発生回路のクロック周波数を決定するデータ
と、制御ハ゜ルス発生回路の制御ハ゜ルスの基準位置を指定する
信号を出力する制御部を具備することを特徴としたもの
であり、パソコンの出力信号を既存のHDTV受信機で
表示可能な信号に変換するという作用を有する。
信号の水平同期信号に同期したクロックを発生する第1
のクロック発生回路と、前記第1のクロック発生回路の
出力を位相調整し第1のクロックを発生する位相調整回
路と、アナログの入力信号を前記第1のクロックにより
サンプリングしディジタル信号に変換するA/D変換器
と、前記入力信号の垂直同期信号に同期したクロックを
発生する第2のクロック発生回路と、前記A/D変換器
の出力を前記第1のクロックに同期して前記ディジタル
信号を記録し、前記第2のクロックに同期して前記ディ
ジタル信号を読み出すメモリと、前記メモリの出力をア
ナログ信号に変換するD/A変換器と、前記D/A変換
器の出力を所望の信号形式に変換するマトリクス回路
と、前記A/D変換器および前記メモリおよび前記マト
リクス回路に必要な各種制御信号を発生する制御ハ゜ルス発
生回路と、前記第1のクロック発生回路と、前記第2の
クロック発生回路のクロック周波数を決定するデータ
と、制御ハ゜ルス発生回路の制御ハ゜ルスの基準位置を指定する
信号を出力する制御部を具備することを特徴としたもの
であり、パソコンの出力信号を既存のHDTV受信機で
表示可能な信号に変換するという作用を有する。
【0013】次に、本発明のテレビジョン信号処理装置
は、各種NTSC信号から所望の信号を選択するNTS
C信号切り替え器と、前記NTSC信号切り替え器の出
力信号をデコードするNTSC信号処理回路と、各種H
DTV信号から所望の信号を選択するHDTV信号切り
替え器と、前記HDTV信号切り替え器の出力信号をデ
コードするHDTV信号処理回路と、前記NTSC信号
処理回路の出力信号と前記HDTV信号処理回路の出力
信号を切り替える第1の切り替え器と、前記第1の切り
替え器の出力を所望の信号形式に変換するマトリクス回
路と、前記NTSC信号処理回路の出力信号と前記HD
TV信号処理回路の出力信号から同期信号を分離し前記
NTSC信号処理回路の出力信号と前記HDTV信号処
理回路で使用するクロック発生を行う同期分離、クロッ
ク発生回路と、パソコン入力信号の水平同期信号に同期
したクロックを発生する第1のクロック発生回路と、前
記第1のクロック発生回路の出力を位相調整し第1のク
ロックを発生する位相調整回路と、アナログの入力信号
を前記第1のクロックによりサンプリングしディジタル
信号に変換するA/D変換器と、前記入力信号の垂直同
期信号に同期したクロックを発生する第2のクロック発
生回路と、前記A/D変換器の出力を前記第1のクロッ
クに同期して前記ディジタル信号を記録し、前記第2の
クロックに同期して前記ディジタル信号を読み出すメモ
リと、前記メモリの出力をアナログ信号に変換するD/
A変換器と、前記A/D変換器および前記メモリおよび
前記マトリクス回路に必要な各種制御信号を発生する制
御ハ゜ルス発生回路と、前記第1のクロック発生回路と、前
記第2のクロック発生回路のクロック周波数を決定する
データと、制御ハ゜ルス発生回路の制御ハ゜ルスの基準位置を指
定する信号を出力する制御部と前記マトリクス回路の出
力と前記同期分離回路の出力と、前記D/A変換器の出
力と前記制御ハ゜ルス発生回路の出力を切り替える第2の切
り替え器を具備することを特徴としたものであり、各種
NTSC信号、各種HDTV信号、パソコンの出力信号
の何れかを表示可能な作用を有する。
は、各種NTSC信号から所望の信号を選択するNTS
C信号切り替え器と、前記NTSC信号切り替え器の出
力信号をデコードするNTSC信号処理回路と、各種H
DTV信号から所望の信号を選択するHDTV信号切り
替え器と、前記HDTV信号切り替え器の出力信号をデ
コードするHDTV信号処理回路と、前記NTSC信号
処理回路の出力信号と前記HDTV信号処理回路の出力
信号を切り替える第1の切り替え器と、前記第1の切り
替え器の出力を所望の信号形式に変換するマトリクス回
路と、前記NTSC信号処理回路の出力信号と前記HD
TV信号処理回路の出力信号から同期信号を分離し前記
NTSC信号処理回路の出力信号と前記HDTV信号処
理回路で使用するクロック発生を行う同期分離、クロッ
ク発生回路と、パソコン入力信号の水平同期信号に同期
したクロックを発生する第1のクロック発生回路と、前
記第1のクロック発生回路の出力を位相調整し第1のク
ロックを発生する位相調整回路と、アナログの入力信号
を前記第1のクロックによりサンプリングしディジタル
信号に変換するA/D変換器と、前記入力信号の垂直同
期信号に同期したクロックを発生する第2のクロック発
生回路と、前記A/D変換器の出力を前記第1のクロッ
クに同期して前記ディジタル信号を記録し、前記第2の
クロックに同期して前記ディジタル信号を読み出すメモ
リと、前記メモリの出力をアナログ信号に変換するD/
A変換器と、前記A/D変換器および前記メモリおよび
前記マトリクス回路に必要な各種制御信号を発生する制
御ハ゜ルス発生回路と、前記第1のクロック発生回路と、前
記第2のクロック発生回路のクロック周波数を決定する
データと、制御ハ゜ルス発生回路の制御ハ゜ルスの基準位置を指
定する信号を出力する制御部と前記マトリクス回路の出
力と前記同期分離回路の出力と、前記D/A変換器の出
力と前記制御ハ゜ルス発生回路の出力を切り替える第2の切
り替え器を具備することを特徴としたものであり、各種
NTSC信号、各種HDTV信号、パソコンの出力信号
の何れかを表示可能な作用を有する。
【0014】また、本発明のテレビジョン信号処理装置
は入力信号を切り替える切り替え器と、前記入力信号切
り替え器の出力から同期信号を分離し、クロックの再生
を行う同期分離、クロック発生回路と、パソコン入力信
号の水平同期信号に同期したクロックを発生する第1の
クロック発生回路と、前記第1のクロック発生回路の出
力を位相調整し第1のクロックを発生する位相調整回路
と、前記同期分離、クロック発生回路のクロック出力と
前記位相調整回路の出力を切り替えるクロック切り替え
器と、アナログの入力信号を前記クロック切り替え器の
出力によりサンプリングしディジタル信号に変換するA
/D変換器と、前記入力信号の垂直同期信号に同期した
クロックを発生する第2のクロック発生回路と、前記A
/D変換器の出力を入力信号の形式により異なったデコ
ードをプログラマブルに行うプログラマブル信号処理回
路と、前記プログラマブル信号処理回路の出力をアナロ
グ信号に変換するD/A変換器と、前記A/D変換器お
よび前記プログラマブル信号処理回路に必要な各種制御
信号を発生する制御ハ゜ルス発生回路と、前記同期分離、ク
ロック発生回路の出力である水平、垂直同期信号と、前
記制御ハ゜ルス発生回路の出力である水平、垂直同期信号を
切り替える切り替え器と、前記第1のクロック発生回路
と、前記第2のクロック発生回路のクロック周波数を決
定するデータと、制御ハ゜ルス発生回路の制御ハ゜ルスの基準位
置を指定する信号を出力する制御部を具備することを特
徴としたものであり、各種NTSC信号、各種HDTV
信号、パソコンの出力信号の何れかを表示可能な作用を
有する。
は入力信号を切り替える切り替え器と、前記入力信号切
り替え器の出力から同期信号を分離し、クロックの再生
を行う同期分離、クロック発生回路と、パソコン入力信
号の水平同期信号に同期したクロックを発生する第1の
クロック発生回路と、前記第1のクロック発生回路の出
力を位相調整し第1のクロックを発生する位相調整回路
と、前記同期分離、クロック発生回路のクロック出力と
前記位相調整回路の出力を切り替えるクロック切り替え
器と、アナログの入力信号を前記クロック切り替え器の
出力によりサンプリングしディジタル信号に変換するA
/D変換器と、前記入力信号の垂直同期信号に同期した
クロックを発生する第2のクロック発生回路と、前記A
/D変換器の出力を入力信号の形式により異なったデコ
ードをプログラマブルに行うプログラマブル信号処理回
路と、前記プログラマブル信号処理回路の出力をアナロ
グ信号に変換するD/A変換器と、前記A/D変換器お
よび前記プログラマブル信号処理回路に必要な各種制御
信号を発生する制御ハ゜ルス発生回路と、前記同期分離、ク
ロック発生回路の出力である水平、垂直同期信号と、前
記制御ハ゜ルス発生回路の出力である水平、垂直同期信号を
切り替える切り替え器と、前記第1のクロック発生回路
と、前記第2のクロック発生回路のクロック周波数を決
定するデータと、制御ハ゜ルス発生回路の制御ハ゜ルスの基準位
置を指定する信号を出力する制御部を具備することを特
徴としたものであり、各種NTSC信号、各種HDTV
信号、パソコンの出力信号の何れかを表示可能な作用を
有する。
【0015】以下、本発明の実施の形態について、図1
から図4を用いて説明する。 (実施の形態1)図1は本発明の映像信号変換装置の第
1の実施の形態例のブロック図を示す。図1においてA
/D変換器1はアナログの入力信号をディジタル信号に
変換する作用を行うものである。メモリ2はA/D変換
器1からの信号を記録する作用を有するものである。D
/A変換器3はディジタル信号をアナログ信号に変換す
る作用を行うものである。第1のクロック発生回路4は
入力の信号に同期したクロックを発生する作用を行うも
のであり、位相比較器とクロックをカウントするカウン
タと、位相比較器の出力によりクロック周波数を変化す
る発信器で構成されている。
から図4を用いて説明する。 (実施の形態1)図1は本発明の映像信号変換装置の第
1の実施の形態例のブロック図を示す。図1においてA
/D変換器1はアナログの入力信号をディジタル信号に
変換する作用を行うものである。メモリ2はA/D変換
器1からの信号を記録する作用を有するものである。D
/A変換器3はディジタル信号をアナログ信号に変換す
る作用を行うものである。第1のクロック発生回路4は
入力の信号に同期したクロックを発生する作用を行うも
のであり、位相比較器とクロックをカウントするカウン
タと、位相比較器の出力によりクロック周波数を変化す
る発信器で構成されている。
【0016】位相調整回路5は入力されたクロックを与
えられた遅延情報分だけ遅延させる作用をおこなうもの
であり、アナログ遅延線とアナログ遅延線の出力を選択
するセレクタから構成されている。第2のクロック発生
回路6は入力の信号に同期したクロックを発生する作用
を行うものであり、位相比較器とクロックをカウントす
るカウンタと、位相比較器の出力によりクロック周波数
を変化する発信器で構成されている。制御ハ゜ルス発生回路
7はメモリ2を制御する各種制御ハ゜ルスを発生するととも
に、クランプパルスや同期信号を発生する作用を行うも
のであり、カウンタとROMで構成されている。
えられた遅延情報分だけ遅延させる作用をおこなうもの
であり、アナログ遅延線とアナログ遅延線の出力を選択
するセレクタから構成されている。第2のクロック発生
回路6は入力の信号に同期したクロックを発生する作用
を行うものであり、位相比較器とクロックをカウントす
るカウンタと、位相比較器の出力によりクロック周波数
を変化する発信器で構成されている。制御ハ゜ルス発生回路
7はメモリ2を制御する各種制御ハ゜ルスを発生するととも
に、クランプパルスや同期信号を発生する作用を行うも
のであり、カウンタとROMで構成されている。
【0017】制御部8は第1のクロック発生回路4、位
相調整回路5、第2のクロック発生回路6、制御ハ゜ルス発
生回路7にそれぞれデータを転送する作用を行うもので
あり、マイコンとマイコン出力をデコードして第1のク
ロック発生回路4、位相調整回路5、第2のクロック発
生回路6、制御ハ゜ルス発生回路7にそれぞれデータを転送
するデコーダで構成されている。マトリクス回路9は入
力信号のG,B,R形式の信号をY,Pb,Pr形式の
信号に変換する作用を行うものである。
相調整回路5、第2のクロック発生回路6、制御ハ゜ルス発
生回路7にそれぞれデータを転送する作用を行うもので
あり、マイコンとマイコン出力をデコードして第1のク
ロック発生回路4、位相調整回路5、第2のクロック発
生回路6、制御ハ゜ルス発生回路7にそれぞれデータを転送
するデコーダで構成されている。マトリクス回路9は入
力信号のG,B,R形式の信号をY,Pb,Pr形式の
信号に変換する作用を行うものである。
【0018】以上のように構成された図1の映像信号変
換回路について、その動作を説明する。なお、本発明を
説明するために、入力信号はパソコンの出力信号で、水
平画素数が水平帰線期間も含めて800画素、垂直画素
数が垂直帰線期間も含めて525画素という一般にVG
A仕様と呼ばれている信号とする。また本発明の映像信
号変換回路の出力は水平画素数が水平帰線期間も含めて
1152画素、垂直画素数が垂直帰線期間も含めて56
3画素となるものとする。
換回路について、その動作を説明する。なお、本発明を
説明するために、入力信号はパソコンの出力信号で、水
平画素数が水平帰線期間も含めて800画素、垂直画素
数が垂直帰線期間も含めて525画素という一般にVG
A仕様と呼ばれている信号とする。また本発明の映像信
号変換回路の出力は水平画素数が水平帰線期間も含めて
1152画素、垂直画素数が垂直帰線期間も含めて56
3画素となるものとする。
【0019】A/D変換器1は例えばサンプリング周波
数25MHzのクロックで入力信号G,B,Rをディジ
タル信号に変換する。VGA信号をサンプリングするた
めに好ましいクロック周波数は25MHzである。
数25MHzのクロックで入力信号G,B,Rをディジ
タル信号に変換する。VGA信号をサンプリングするた
めに好ましいクロック周波数は25MHzである。
【0020】第1のクロック発生回路4は入力の信号に
同期したクロックを発生する。位相調整回路5は制御部
8より好ましい位相を設定するデータ(遅延情報)を入
力し、クロックを与えられた遅延情報分だけ遅延させた
クロックCK1を出力する。クロック位相が適正の位置
になければA/D変換器1で歪んだ状態でアナログ信号
をディジタル信号に変換してしまうため、いちじるしく
画質劣化を起こすが、位相調整回路5で適正なクロック
位相を設定することで入力信号を歪み無くディジタル信
号に変換できる。
同期したクロックを発生する。位相調整回路5は制御部
8より好ましい位相を設定するデータ(遅延情報)を入
力し、クロックを与えられた遅延情報分だけ遅延させた
クロックCK1を出力する。クロック位相が適正の位置
になければA/D変換器1で歪んだ状態でアナログ信号
をディジタル信号に変換してしまうため、いちじるしく
画質劣化を起こすが、位相調整回路5で適正なクロック
位相を設定することで入力信号を歪み無くディジタル信
号に変換できる。
【0021】第2のクロック発生回路6は入力信号の垂
直同期信号に同期したクロックCK2を発生する。メモ
リ2は位相調整回路5の出力であるCK1に同期してA
/D変換器1の出力データを記録する。またメモリ2は
CK2に同期してデータ出力する。制御ハ゜ルス発生回路7
はメモリ2を制御する各種制御ハ゜ルスを発生するととも
に、クランプパルスや同期信号を発生する。ここで図4
を用いて信号変換の様子を説明する。
直同期信号に同期したクロックCK2を発生する。メモ
リ2は位相調整回路5の出力であるCK1に同期してA
/D変換器1の出力データを記録する。またメモリ2は
CK2に同期してデータ出力する。制御ハ゜ルス発生回路7
はメモリ2を制御する各種制御ハ゜ルスを発生するととも
に、クランプパルスや同期信号を発生する。ここで図4
を用いて信号変換の様子を説明する。
【0022】図4(a)で示したVGA信号はCK1に
同期してメモリ2に記録される。図4(b)で示したよ
うに記録したメモリ2のデータを入力信号の垂直同期信
号に同期したCK2で読み出せば、信号を時間的に圧縮
でき、画質劣化なく再生できる。たとえばCK2を約3
8MHzにすればVGA信号を3/4に圧縮できる。な
お、CK2の周波数を25MHz以下すれば信号を時間
的に拡大できる。
同期してメモリ2に記録される。図4(b)で示したよ
うに記録したメモリ2のデータを入力信号の垂直同期信
号に同期したCK2で読み出せば、信号を時間的に圧縮
でき、画質劣化なく再生できる。たとえばCK2を約3
8MHzにすればVGA信号を3/4に圧縮できる。な
お、CK2の周波数を25MHz以下すれば信号を時間
的に拡大できる。
【0023】また、図4(c)に示すような出力信号の
画面表示位置を可変する場合は、制御ハ゜ルス発生回路7の
HD,VD出力の位相を可変する。
画面表示位置を可変する場合は、制御ハ゜ルス発生回路7の
HD,VD出力の位相を可変する。
【0024】制御部8は第1のクロック発生回路4にク
ロックの周波数を設定するデータ、位相調整回路5にク
ロックの位相を設定するデータ、第2のクロック発生回
路6はクロックの周波数を設定するデータ、制御ハ゜ルス発
生回路7にHD,VDの位相を設定するデータを転送す
る。なお、制御部8の内部構成はマイコンとマイコン出
力をデコードするデコーダに限るものではない。メモリ
2の出力はD/A変換器3でアナログ信号に変換されマ
トリクス回路8でY,Pb,Pr形式の信号に変換す
る。現在市販されているHDTV受信機はHDTVのベ
ースバンド信号を入力できる端子を持っている。この入
力端子は走査線数1125本、垂直走査周波数が59.
94Hz(飛び越し走査)又は走査線数525本、垂直
走査周波数が59.94H(順次走査)を想定してい
る。この入力端子にVGA仕様のパソコンの信号を単純
にマトリクス変換しY,Pb,Pr形式の信号にして入
力するとHDTV受信機のアスペクト比や、オーバース
キャンで表示される信号が歪んだり、見えなくなったり
する。そこで図4に示したように処理することによりア
スペクト比を保ち、オーバースキャンで隠れないように
することができる。
ロックの周波数を設定するデータ、位相調整回路5にク
ロックの位相を設定するデータ、第2のクロック発生回
路6はクロックの周波数を設定するデータ、制御ハ゜ルス発
生回路7にHD,VDの位相を設定するデータを転送す
る。なお、制御部8の内部構成はマイコンとマイコン出
力をデコードするデコーダに限るものではない。メモリ
2の出力はD/A変換器3でアナログ信号に変換されマ
トリクス回路8でY,Pb,Pr形式の信号に変換す
る。現在市販されているHDTV受信機はHDTVのベ
ースバンド信号を入力できる端子を持っている。この入
力端子は走査線数1125本、垂直走査周波数が59.
94Hz(飛び越し走査)又は走査線数525本、垂直
走査周波数が59.94H(順次走査)を想定してい
る。この入力端子にVGA仕様のパソコンの信号を単純
にマトリクス変換しY,Pb,Pr形式の信号にして入
力するとHDTV受信機のアスペクト比や、オーバース
キャンで表示される信号が歪んだり、見えなくなったり
する。そこで図4に示したように処理することによりア
スペクト比を保ち、オーバースキャンで隠れないように
することができる。
【0025】また、図4で示した信号は走査線数563
本、垂直走査周波数が60Hz(順次捜査)となるが市
販のHDTV受信機のベースバンド信号入力端子に入力
すれば、問題なくHDTV受信機で表示可能となる。な
お、本発明の映像信号変換装置において、変換後の信号
形式は走査線数563本、垂直走査周波数が60Hz
(順次捜査)にかぎるものではない。
本、垂直走査周波数が60Hz(順次捜査)となるが市
販のHDTV受信機のベースバンド信号入力端子に入力
すれば、問題なくHDTV受信機で表示可能となる。な
お、本発明の映像信号変換装置において、変換後の信号
形式は走査線数563本、垂直走査周波数が60Hz
(順次捜査)にかぎるものではない。
【0026】以上説明したように、メモリの書き込み、
読み出しクロックを制御するで入力信号の水平、垂直方
向の圧縮を行うため、単一クロックで動作するディジタ
ルフィルタ等を使用したディジタル信号処理回路による
時間圧縮と比較して高画質の映像を再生できる。また、
CK2は入力信号の垂直同期信号に同期しているため、
垂直周波数変換の必要がなく、すなわち、時間方向の処
理、たとえば60HZから59.94HZへの変換も行
う必要がなく、補間による画質劣化または画像の駒落ち
が発生しない。
読み出しクロックを制御するで入力信号の水平、垂直方
向の圧縮を行うため、単一クロックで動作するディジタ
ルフィルタ等を使用したディジタル信号処理回路による
時間圧縮と比較して高画質の映像を再生できる。また、
CK2は入力信号の垂直同期信号に同期しているため、
垂直周波数変換の必要がなく、すなわち、時間方向の処
理、たとえば60HZから59.94HZへの変換も行
う必要がなく、補間による画質劣化または画像の駒落ち
が発生しない。
【0027】以上のようにすることで一般的なHDTV
受信機のベースバンド入力端子に本発明の映像信号変換
装置の出力を入力すれば、高画質のVGA信号をHDT
V受信機で表示可能となる。即ちパソコンとHDTV受
信機を高画質でかつ容易に接続できるインターフェース
を提供できる。
受信機のベースバンド入力端子に本発明の映像信号変換
装置の出力を入力すれば、高画質のVGA信号をHDT
V受信機で表示可能となる。即ちパソコンとHDTV受
信機を高画質でかつ容易に接続できるインターフェース
を提供できる。
【0028】(実施の形態2)図2は本発明の第2の実
施の形態例のブロック図を示す。図2は(実施の形態
1)で記載した映像信号変換装置を備えたテレビジョン
信号処理装置に関するものである。
施の形態例のブロック図を示す。図2は(実施の形態
1)で記載した映像信号変換装置を備えたテレビジョン
信号処理装置に関するものである。
【0029】図2においてA/D変換器1はアナログの
入力信号をディジタル信号に変換する作用を行うもので
ある。メモリ2は信号を記録する作用を有するものであ
る。D/A変換器3はディジタル信号をアナログ信号に
変換する作用を行うものである。第1のクロック発生回
路4は入力の信号に同期したクロックを発生する作用を
行うものであり、位相比較器とクロックをカウントする
カウンタと、位相比較器の出力によりクロック周波数を
変化する発信器で構成されている。位相調整回路5は入
力されたクロックを与えられた遅延情報分だけ遅延させ
る作用をおこなうものである。アナログ遅延線とアナロ
グ遅延線の出力を選択するセレクタから構成されてい
る。第2のクロック発生回路6は入力の信号に同期した
クロックを発生する作用を行うものであり、位相比較器
とクロックをカウントするカウンタと、位相比較器の出
力によりクロック周波数を変化する発信器で構成されて
いる。
入力信号をディジタル信号に変換する作用を行うもので
ある。メモリ2は信号を記録する作用を有するものであ
る。D/A変換器3はディジタル信号をアナログ信号に
変換する作用を行うものである。第1のクロック発生回
路4は入力の信号に同期したクロックを発生する作用を
行うものであり、位相比較器とクロックをカウントする
カウンタと、位相比較器の出力によりクロック周波数を
変化する発信器で構成されている。位相調整回路5は入
力されたクロックを与えられた遅延情報分だけ遅延させ
る作用をおこなうものである。アナログ遅延線とアナロ
グ遅延線の出力を選択するセレクタから構成されてい
る。第2のクロック発生回路6は入力の信号に同期した
クロックを発生する作用を行うものであり、位相比較器
とクロックをカウントするカウンタと、位相比較器の出
力によりクロック周波数を変化する発信器で構成されて
いる。
【0030】制御パルス発生回路7はメモリ2を制御す
る各種制御パルスを発生するとともに、クランプパルス
や同期信号を発生する作用を行うものであり、カウンタ
とROMで構成されている。制御部8は第1のクロック
発生回路4、位相調整回路5、第2のクロック発生回路
6、制御パルス発生回路7にそれぞれデータを転送する
作用を行うものであり、マイコンとマイコン出力をデコ
ードして第1のクロック発生回路4、位相調整回路5、
第2のクロック発生回路6、制御パルス発生回路7にそ
れぞれデータを転送するデコーダで構成されている。
る各種制御パルスを発生するとともに、クランプパルス
や同期信号を発生する作用を行うものであり、カウンタ
とROMで構成されている。制御部8は第1のクロック
発生回路4、位相調整回路5、第2のクロック発生回路
6、制御パルス発生回路7にそれぞれデータを転送する
作用を行うものであり、マイコンとマイコン出力をデコ
ードして第1のクロック発生回路4、位相調整回路5、
第2のクロック発生回路6、制御パルス発生回路7にそ
れぞれデータを転送するデコーダで構成されている。
【0031】NTSC信号切り替え器21はいくつかの
NTSC信号の中からデコードする信号を選択する作用
を行うものである。HDTV信号切り替え器26はいく
つかのHDTV信号の中からデコードする信号を選択す
る作用を行うものである。NTSC信号処理回路22は
NTSC信号をY,Pb,Pr形式の信号にデコードす
る作用を行うものである。HDTV信号処理回路27は
HDTV信号をY,Pb,Pr形式の信号にデコードす
る作用を行うものである。切り替え器23および切り替
え器25は信号を切り替える作用を行うものである。マ
トリクス回路24は入力したY,Pb,Pr形式の信号
をG,B,R形式に変換する作用を行うものである。同
期分離クロック発生回路28は入力信号から同期信号を
分離し、入力信号に同期したクロックを発生する作用を
行うものである。
NTSC信号の中からデコードする信号を選択する作用
を行うものである。HDTV信号切り替え器26はいく
つかのHDTV信号の中からデコードする信号を選択す
る作用を行うものである。NTSC信号処理回路22は
NTSC信号をY,Pb,Pr形式の信号にデコードす
る作用を行うものである。HDTV信号処理回路27は
HDTV信号をY,Pb,Pr形式の信号にデコードす
る作用を行うものである。切り替え器23および切り替
え器25は信号を切り替える作用を行うものである。マ
トリクス回路24は入力したY,Pb,Pr形式の信号
をG,B,R形式に変換する作用を行うものである。同
期分離クロック発生回路28は入力信号から同期信号を
分離し、入力信号に同期したクロックを発生する作用を
行うものである。
【0032】以上のように構成された図2のテレビジョ
ン信号処理回路について、その動作例を説明する。な
お、本発明を説明するために、入力信号はパソコンの出
力信号で、水平画素数が水平帰線期間も含めて800画
素、垂直画素数が垂直帰線期間も含めて525画素とい
う一般にVGAと呼ばれている信号とする。また本発明
の映像信号変換回路の出力はたとえば水平画素数が水平
帰線期間も含めて1152画素、垂直画素数が垂直帰線
期間も含めて563画素となるものとする。
ン信号処理回路について、その動作例を説明する。な
お、本発明を説明するために、入力信号はパソコンの出
力信号で、水平画素数が水平帰線期間も含めて800画
素、垂直画素数が垂直帰線期間も含めて525画素とい
う一般にVGAと呼ばれている信号とする。また本発明
の映像信号変換回路の出力はたとえば水平画素数が水平
帰線期間も含めて1152画素、垂直画素数が垂直帰線
期間も含めて563画素となるものとする。
【0033】なお、(実施の形態1)で説明した動作を
行う回路については同一番号を付加し、動作も同じであ
るためここでの説明を省略する。NTSC信号切り替え
器21はいくつかのNTSC信号の中からデコードする
信号を選択し、NTSC信号処理回路22はNTSV信
号をY,Pb,Pr形式の信号にデコードする。一方、
HDTV信号切り替え器26はいくつかのHDTV信号
の中からデコードする信号を選択し、HDTV信号処理
回路27はHDTV信号をY,Pb,Pr形式の信号に
デコードする。切り替え器23はNTSC信号処理回路
22の出力またはHDTV信号処理回路27の出力を切
り替える。マトリクス回路24は入力したY,Pb,P
r形式の信号をG,B,R形式に変換する。同期分離ク
ロック発生回路28は入力信号から同期信号を分離し、
入力信号に同期したクロックを発生する。以上説明した
部分は現行のHDTV受信機の内部構成である。切り替
え器25は切り替え器23の出力とパソコンの出力信号
を高画質のまま圧縮、伸張した信号出力と切り替える。
行う回路については同一番号を付加し、動作も同じであ
るためここでの説明を省略する。NTSC信号切り替え
器21はいくつかのNTSC信号の中からデコードする
信号を選択し、NTSC信号処理回路22はNTSV信
号をY,Pb,Pr形式の信号にデコードする。一方、
HDTV信号切り替え器26はいくつかのHDTV信号
の中からデコードする信号を選択し、HDTV信号処理
回路27はHDTV信号をY,Pb,Pr形式の信号に
デコードする。切り替え器23はNTSC信号処理回路
22の出力またはHDTV信号処理回路27の出力を切
り替える。マトリクス回路24は入力したY,Pb,P
r形式の信号をG,B,R形式に変換する。同期分離ク
ロック発生回路28は入力信号から同期信号を分離し、
入力信号に同期したクロックを発生する。以上説明した
部分は現行のHDTV受信機の内部構成である。切り替
え器25は切り替え器23の出力とパソコンの出力信号
を高画質のまま圧縮、伸張した信号出力と切り替える。
【0034】以上のようにすることで高画質のVGA信
号を表示可能なHDTV受信機を構成できる。(実施の
形態1)で説明したものは映像信号変換装置を提供し、
既存のHDTV受信機でもVGA信号を表示可能とする
ためのものであったが、(実施の形態2)で説明したテ
レビジョン受信機は映像信号変換装置を内蔵する構成と
なっているため、D/A変換器3の出力に新たにマトリ
クス回路を必要としないため、回路規模を削減できる。
号を表示可能なHDTV受信機を構成できる。(実施の
形態1)で説明したものは映像信号変換装置を提供し、
既存のHDTV受信機でもVGA信号を表示可能とする
ためのものであったが、(実施の形態2)で説明したテ
レビジョン受信機は映像信号変換装置を内蔵する構成と
なっているため、D/A変換器3の出力に新たにマトリ
クス回路を必要としないため、回路規模を削減できる。
【0035】(実施の形態3)図3は本発明の第3の実
施の形態例のブロック図を示す。図3においてA/D変
換器1はアナログの入力信号をディジタル信号に変換す
る作用を行うものである。D/A変換器3はディジタル
信号をアナログ信号に変換する作用を行うものである。
第1のクロック発生回路4は入力の信号に同期したクロ
ックを発生する作用を行うものであり、位相比較器とク
ロックをカウントするカウンタと、位相比較器の出力に
よりクロック周波数を変化する発信器で構成されてい
る。同期分離クロック発生回路28は入力信号から同期
信号を分離し、入力信号に同期したクロックを発生する
作用を行うものである。位相調整回路5は入力されたク
ロックを与えられた遅延情報分だけ遅延させる作用をお
こなうものであり、アナログ遅延線とアナログ遅延線の
出力を選択するセレクタから構成されている。クロック
切り替え器43は入力されるクロック信号を切り替える
作用を行う。第2のクロック発生回路6は入力の信号に
同期したクロックを発生する作用を行うものであり、位
相比較器とクロックをカウントするカウンタと、位相比
較器の出力によりクロック周波数を変化する発信器で構
成されている。
施の形態例のブロック図を示す。図3においてA/D変
換器1はアナログの入力信号をディジタル信号に変換す
る作用を行うものである。D/A変換器3はディジタル
信号をアナログ信号に変換する作用を行うものである。
第1のクロック発生回路4は入力の信号に同期したクロ
ックを発生する作用を行うものであり、位相比較器とク
ロックをカウントするカウンタと、位相比較器の出力に
よりクロック周波数を変化する発信器で構成されてい
る。同期分離クロック発生回路28は入力信号から同期
信号を分離し、入力信号に同期したクロックを発生する
作用を行うものである。位相調整回路5は入力されたク
ロックを与えられた遅延情報分だけ遅延させる作用をお
こなうものであり、アナログ遅延線とアナログ遅延線の
出力を選択するセレクタから構成されている。クロック
切り替え器43は入力されるクロック信号を切り替える
作用を行う。第2のクロック発生回路6は入力の信号に
同期したクロックを発生する作用を行うものであり、位
相比較器とクロックをカウントするカウンタと、位相比
較器の出力によりクロック周波数を変化する発信器で構
成されている。
【0036】制御パルス発生回路7はメモリ2を制御す
る各種制御パルスを発生するとともに、クランプパルス
や同期信号を発生する作用を行うものであり、カウンタ
とROMで構成されている。制御部8は第1のクロック
発生回路4、位相調整回路5、第2のクロック発生回路
6、制御パルス発生回路7にそれぞれデータを転送する
作用を行うものであり、マイコンとマイコン出力をデコ
ードして第1のクロック発生回路4、位相調整回路5、
第2のクロック発生回路6、制御パルス発生回路7にそ
れぞれデータを転送するデコーダで構成されている。入
力映像信号切り替え器41はいくつかのNTSC信号ま
たはHDTV信号の中からデコードする信号を選択する
作用を行うものである。
る各種制御パルスを発生するとともに、クランプパルス
や同期信号を発生する作用を行うものであり、カウンタ
とROMで構成されている。制御部8は第1のクロック
発生回路4、位相調整回路5、第2のクロック発生回路
6、制御パルス発生回路7にそれぞれデータを転送する
作用を行うものであり、マイコンとマイコン出力をデコ
ードして第1のクロック発生回路4、位相調整回路5、
第2のクロック発生回路6、制御パルス発生回路7にそ
れぞれデータを転送するデコーダで構成されている。入
力映像信号切り替え器41はいくつかのNTSC信号ま
たはHDTV信号の中からデコードする信号を選択する
作用を行うものである。
【0037】プログラマブル信号処理回路42は制御部
8からの制御データによりプログラマブルに処理内容を
変更し、入力信号に応じたデコードを行い、所望の形式
の信号を出力する作用を行うものであり、A/D変換器
1の出力を第1のクロックに同期して前記ディジタル信
号を記録し、第2のクロックに同期して前記ディジタル
信号を読み出すメモリと、NTSC、MUSE、VGA
など複数の信号をデコードするためのプログラムを記録
するROMと、入力信号に応じてROMからプログラム
をロードし、デコード処理を行うディジタルシグナルプ
ロセッサ(以下、DSPと記す)で構成されている。D
SPは一般にプログラムを格納するROMと、入力信号
を一時的に格納するしたり、デコード途中の信号を一時
的に格納するメモリと、ROMからプログラムを読み出
し、プログラム内容に応じて、複数のデータにたいして
演算処理を行い出力する演算処理回路で構成されてい
る。切り替え器44は信号を切り替える作用を行うもの
である。
8からの制御データによりプログラマブルに処理内容を
変更し、入力信号に応じたデコードを行い、所望の形式
の信号を出力する作用を行うものであり、A/D変換器
1の出力を第1のクロックに同期して前記ディジタル信
号を記録し、第2のクロックに同期して前記ディジタル
信号を読み出すメモリと、NTSC、MUSE、VGA
など複数の信号をデコードするためのプログラムを記録
するROMと、入力信号に応じてROMからプログラム
をロードし、デコード処理を行うディジタルシグナルプ
ロセッサ(以下、DSPと記す)で構成されている。D
SPは一般にプログラムを格納するROMと、入力信号
を一時的に格納するしたり、デコード途中の信号を一時
的に格納するメモリと、ROMからプログラムを読み出
し、プログラム内容に応じて、複数のデータにたいして
演算処理を行い出力する演算処理回路で構成されてい
る。切り替え器44は信号を切り替える作用を行うもの
である。
【0038】以上のように構成された図3のテレビジョ
ン信号処理回路について、その動作を説明する。なお、
本発明を説明するために、入力信号はパソコンの出力信
号で、水平画素数が水平帰線期間も含めて800画素、
垂直画素数が垂直帰線期間も含めて525画素という一
般にVGAと呼ばれている信号とする。また本発明の映
像信号変換回路の出力は水平画素数が水平帰線期間も含
めて1152画素、垂直画素数が垂直帰線期間も含めて
563画素となるものとする。なお、(実施の形態1)
で説明した動作を行う回路については同一番号を付加し
てあるためここでの説明を省略する。
ン信号処理回路について、その動作を説明する。なお、
本発明を説明するために、入力信号はパソコンの出力信
号で、水平画素数が水平帰線期間も含めて800画素、
垂直画素数が垂直帰線期間も含めて525画素という一
般にVGAと呼ばれている信号とする。また本発明の映
像信号変換回路の出力は水平画素数が水平帰線期間も含
めて1152画素、垂直画素数が垂直帰線期間も含めて
563画素となるものとする。なお、(実施の形態1)
で説明した動作を行う回路については同一番号を付加し
てあるためここでの説明を省略する。
【0039】入力信号切り替え器41はいくつかのNT
SC信号またはいくつかのHDTV信号の中からデコー
ドする信号を選択する。同期分離クロック発生回路28
は入力信号切り替え器41の出力から同期分離を行い、
水平同期信号(HD1),垂直同期信号(VD1)を再
生する。また、A/D変換器1でサンプリングするため
のクロックを出力する。クロック切り替え器43は入力
信号切り替え器41の出力がパソコンの出力以外のと
き、同期分離クロック発生回路28の出力するクロック
を選択し、入力信号切り替え器41の出力がパソコンの
出力のとき、位相調整回路5の出力するクロックを選択
し出力する。A/D変換器1はクロック切り替え器43
の出力したクロックを用いて入力信号切り替え器41の
出力信号をディジタル信号に変換する。
SC信号またはいくつかのHDTV信号の中からデコー
ドする信号を選択する。同期分離クロック発生回路28
は入力信号切り替え器41の出力から同期分離を行い、
水平同期信号(HD1),垂直同期信号(VD1)を再
生する。また、A/D変換器1でサンプリングするため
のクロックを出力する。クロック切り替え器43は入力
信号切り替え器41の出力がパソコンの出力以外のと
き、同期分離クロック発生回路28の出力するクロック
を選択し、入力信号切り替え器41の出力がパソコンの
出力のとき、位相調整回路5の出力するクロックを選択
し出力する。A/D変換器1はクロック切り替え器43
の出力したクロックを用いて入力信号切り替え器41の
出力信号をディジタル信号に変換する。
【0040】プログラマブル信号処理回路42は制御部
8からの制御データによりプログラマブルに処理内容を
変更し、入力信号に応じたデコードを行い、所望の形式
の信号を出力する。たとえばプログラマブル信号処理回
路42はNTSC信号をデコードする場合、まずA/D
変換器1の出力を第1のクロックに同期して前記ディジ
タル信号を記録する。
8からの制御データによりプログラマブルに処理内容を
変更し、入力信号に応じたデコードを行い、所望の形式
の信号を出力する。たとえばプログラマブル信号処理回
路42はNTSC信号をデコードする場合、まずA/D
変換器1の出力を第1のクロックに同期して前記ディジ
タル信号を記録する。
【0041】次にDSPにNTSCデコード用プログラ
ムをロードする。DSPはロードしたプログラムに従っ
て動作し、3次元YC分離、色復調、倍速走査変換、マ
トリクス変換などの処理を行いデコード信号を出力す
る。例えばプログラマブル信号処理回路42はVGA信
号をデコードする場合、まずA/D変換器1の出力を第
1のクロックに同期して前記ディジタル信号を記録し、
第2のクロックに同期して前記ディジタル信号を読み出
し、DSPはVGA信号処理用プログラムをROMから
ロードし、画質補正などを行う。切り替え器44はNT
SC信号またはHDTV信号の時HD1,VD1を選択
し、パソコンの出力の時HD2,VD2を選択し出力す
る。なお、プログラマブル信号処理回路42は上記した
構成に限るものではない。
ムをロードする。DSPはロードしたプログラムに従っ
て動作し、3次元YC分離、色復調、倍速走査変換、マ
トリクス変換などの処理を行いデコード信号を出力す
る。例えばプログラマブル信号処理回路42はVGA信
号をデコードする場合、まずA/D変換器1の出力を第
1のクロックに同期して前記ディジタル信号を記録し、
第2のクロックに同期して前記ディジタル信号を読み出
し、DSPはVGA信号処理用プログラムをROMから
ロードし、画質補正などを行う。切り替え器44はNT
SC信号またはHDTV信号の時HD1,VD1を選択
し、パソコンの出力の時HD2,VD2を選択し出力す
る。なお、プログラマブル信号処理回路42は上記した
構成に限るものではない。
【0042】以上のようにすることで高画質のVGA信
号を表示可能なHDTV受信機を構成できる。(実施の
形態2)で説明したものと比較して(実施の形態3)は
NTSC,MUSE等のデコード処理と,VGAのデコ
ード処理を共通の回路で処理でき回路規模を削減でき
る。また、VGA信号の画質補正等も回路規模の増加無
く容易に行うことができる。
号を表示可能なHDTV受信機を構成できる。(実施の
形態2)で説明したものと比較して(実施の形態3)は
NTSC,MUSE等のデコード処理と,VGAのデコ
ード処理を共通の回路で処理でき回路規模を削減でき
る。また、VGA信号の画質補正等も回路規模の増加無
く容易に行うことができる。
【0043】
【発明の効果】以上のように本発明によれば、入力信号
の水平同期信号に同期した第1のクロックで入力信号を
ディジタルに変換し、メモリに記録し、メモリから入力
の垂直同期信号に同期した第2のクロックを用いて読み
出し、再びアナログ信号に変換することにより映像信号
を所望の信号方式に変換するように構成することで、パ
ソコンの出力信号を高画質の状態で、すなわち補間によ
る画質劣化や画像の駒落ちがなく、かつ容易にHDTV
受信機で表示できるようになるという効果が得られる。
の水平同期信号に同期した第1のクロックで入力信号を
ディジタルに変換し、メモリに記録し、メモリから入力
の垂直同期信号に同期した第2のクロックを用いて読み
出し、再びアナログ信号に変換することにより映像信号
を所望の信号方式に変換するように構成することで、パ
ソコンの出力信号を高画質の状態で、すなわち補間によ
る画質劣化や画像の駒落ちがなく、かつ容易にHDTV
受信機で表示できるようになるという効果が得られる。
【図1】本発明の第1の実施形態による映像信号変換装
置のブロック図
置のブロック図
【図2】本発明の第2の実施形態によるテレビジョン信
号処理装置のブロック図
号処理装置のブロック図
【図3】本発明の第3の実施形態によるテレビジョン信
号処理回路のブロック図
号処理回路のブロック図
【図4】本発明の第4の本発明の信号変換方法を示す概
念図
念図
【図5】本発明の第5の従来例による映像信号変換装置
のブロック図
のブロック図
1 A/D変換器 2 メモリ 3 D/A変換器 4 第1のクロック発生回路 5 位相調整回路 6 第2のクロック発生回路 7 制御ハ゜ルス発生回路 8 制御部 9 マトリクス回路
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 FI 技術表示箇所 G09G 5/18 G09G 5/18
Claims (5)
- 【請求項1】 アナログの入力信号をディジタル信号に
変換して出力し、前記入力信号の水平同期信号と垂直同
期信号および前記変換に用いる第1のクロックを出力す
る入力信号処理部と、前記垂直同期信号に同記した第2
のクロックを発生する第2のクロック発生回路と、前記
ディジタル信号を前記第1のクロックに同期して記録
し、前記第2のクロックに同期して出力することにより
時間軸変換を行うメモリと、前記メモリの出力を前記第
2のクロックを用いてディジタル信号をアナログ信号に
変換し、所望の信号形式にマトリクス変換し、前記時間
軸変換後の水平同期信号と垂直同期信号を出力する出力
信号処理部と、前記入力信号処理部にクランプパルスと
第1のクロックの周波数を決定するデータを出力し、前
記メモリの書き込み、読み出し位置を制御する信号を出
力し、前記第2のクロック発生回路に前記第2のクロッ
ク周波数を決定するデータを出力する制御部を具備する
ことを特徴とする映像信号変換装置。 - 【請求項2】 入力信号の水平同期信号に同期したクロ
ックを発生する第1のクロック発生回路と、前記第1の
クロック発生回路の出力を位相調整し第1のクロックを
発生する位相調整回路と、前記入力信号を前記第1のク
ロックによりサンプリングしディジタル信号に変換する
A/D変換器と、前記入力信号の垂直同期信号に同期し
たクロックを発生する第2のクロック発生回路と、前記
A/D変換器の出力を前記第1のクロックに同期して前
記ディジタル信号を記録し、前記第2のクロックに同期
して前記ディジタル信号を読み出すメモリと、前記メモ
リの出力をアナログ信号に変換するD/A変換器と、前
記D/A変換器の出力を所望の信号形式に変換するマト
リクス回路と、前記A/D変換器および前記メモリおよ
び前記マトリクス回路に必要な各種制御信号を発生する
制御パルス発生回路と、前記第1のクロック発生回路と
前記第2のクロック発生回路のクロック周波数を決定す
るデータと前記制御パルス発生回路の制御パルスの基準
位置を指定する信号を出力する制御部とを備えることを
特徴とする映像信号変換装置。 - 【請求項3】 NTSC信号をデコードするNTSC信
号処理回路と、HDTV信号をデコードするHDTV信
号処理回路と、前記NTSC信号処理回路の出力信号と
前記HDTV信号処理回路の出力信号を切り替える第1
の切り替え器と、前記第1の切り替え器の出力を所望の
信号に変換するマトリクス回路と、前記NTSC信号処
理回路の出力信号と前記HDTV信号処理回路の出力信
号から同期信号を分離し前記NTSC信号処理回路の出
力信号と前記HDTV信号処理回路で使用するクロック
発生を行う同期分離・クロック発生回路と、前記マトリ
クス回路の出力と請求項1記載の映像信号変換装置のD
/A変換器の出力信号とを切り換える第2の切換器を備
えたことを特徴とするテレビジョン信号処理装置。 - 【請求項4】 入力信号を切り替える切り替え器と、前
記入力信号切り替え器の出力から同期信号を分離し、ク
ロックの再生を行う同期分離、クロック発生回路と、パ
ソコン入力信号の水平同期信号に同期したクロックを発
生する第1のクロック発生回路と、前記第1のクロック
発生回路の出力を位相調整し第1のクロックを発生する
位相調整回路と、前記同期分離、クロック発生回路のク
ロック出力と前記位相調整回路の出力を切り替えるクロ
ック切り替え器と、アナログの入力信号を前記クロック
切り替え器の出力によりサンプリングしディジタル信号
に変換するA/D変換器と、前記入力信号の垂直同期信
号に同期したクロックを発生する第2のクロック発生回
路と、前記A/D変換器の出力を入力信号の形式に応じ
て異なったデコードを行うプログラマブル信号処理回路
と、前記プログラマブル信号処理回路の出力をアナログ
信号に変換するD/A変換器と、前記A/D変換器およ
び前記プログラマブル信号処理回路に必要な各種制御信
号を発生する制御ハ゜ルス発生回路と、前記同期分離、クロ
ック発生回路の出力である水平、垂直同期信号と、前記
制御ハ゜ルス発生回路の出力である水平、垂直同期信号を切
り替える切り替え器と、前記第1のクロック発生回路
と、前記第2のクロック発生回路のクロック周波数を決
定するデータと、制御ハ゜ルス発生回路の制御ハ゜ルスの基準位
置を指定する信号を出力する制御部を具備することを特
徴とするテレビジョン信号処理装置。 - 【請求項5】 プログラマブル信号処理回路はA/D変
換器の出力を第1のクロックに同期して前記ディジタル
信号を記録し、第2のクロックに同期して前記ディジタ
ル信号を読み出すメモリと、プログラムの変更により処
理内容を変更できるDSPを具備することを特徴とする
請求項第4項記載のテレビジョン信号処理装置
Priority Applications (6)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP8181906A JPH1028256A (ja) | 1996-07-11 | 1996-07-11 | 映像信号変換装置とテレビジョン信号処理装置 |
KR1019970032337A KR100255907B1 (ko) | 1996-07-11 | 1997-07-11 | 영상신호 변환장치와 텔레비젼신호처리장치 |
CA002210196A CA2210196C (en) | 1996-07-11 | 1997-07-11 | Video signal converter and television signal processing apparatus |
EP97111854A EP0818933B1 (en) | 1996-07-11 | 1997-07-11 | Video signal converter and television signal processing apparatus |
US08/900,377 US6211918B1 (en) | 1996-07-11 | 1997-07-11 | Video signal converter and television signal processing apparatus |
DE69731334T DE69731334T2 (de) | 1996-07-11 | 1997-07-11 | Videosignalumsetzer und Fernsehsignalverarbeitungsvorrichtung |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP8181906A JPH1028256A (ja) | 1996-07-11 | 1996-07-11 | 映像信号変換装置とテレビジョン信号処理装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH1028256A true JPH1028256A (ja) | 1998-01-27 |
Family
ID=16108966
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP8181906A Pending JPH1028256A (ja) | 1996-07-11 | 1996-07-11 | 映像信号変換装置とテレビジョン信号処理装置 |
Country Status (6)
Country | Link |
---|---|
US (1) | US6211918B1 (ja) |
EP (1) | EP0818933B1 (ja) |
JP (1) | JPH1028256A (ja) |
KR (1) | KR100255907B1 (ja) |
CA (1) | CA2210196C (ja) |
DE (1) | DE69731334T2 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR101427552B1 (ko) * | 2014-03-31 | 2014-08-07 | (주) 넥스트칩 | 영상 신호 전송 방법 및 장치 |
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KR100281885B1 (ko) * | 1998-12-28 | 2001-02-15 | 윤종용 | 디지털 신호 수신장치의 클럭 주파수 변환장치 |
KR100290851B1 (ko) * | 1999-03-27 | 2001-05-15 | 구자홍 | 디지털 티브이의 영상 처리 장치 |
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- 1997-07-11 EP EP97111854A patent/EP0818933B1/en not_active Expired - Lifetime
- 1997-07-11 US US08/900,377 patent/US6211918B1/en not_active Expired - Fee Related
- 1997-07-11 KR KR1019970032337A patent/KR100255907B1/ko not_active IP Right Cessation
- 1997-07-11 DE DE69731334T patent/DE69731334T2/de not_active Expired - Fee Related
- 1997-07-11 CA CA002210196A patent/CA2210196C/en not_active Expired - Fee Related
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EP0818933A3 (en) | 1998-11-11 |
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Legal Events
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A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040405 |
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A02 | Decision of refusal |
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