KR100231479B1 - 필드 트랜지스터의 제조방법 - Google Patents
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- 238000004519 manufacturing process Methods 0.000 title claims abstract description 15
- 239000012535 impurity Substances 0.000 claims abstract description 43
- 239000000758 substrate Substances 0.000 claims abstract description 40
- 239000004065 semiconductor Substances 0.000 claims abstract description 36
- 238000000059 patterning Methods 0.000 claims abstract description 13
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 10
- 229920005591 polysilicon Polymers 0.000 claims abstract description 10
- 238000005530 etching Methods 0.000 claims abstract description 7
- 238000000151 deposition Methods 0.000 claims abstract description 6
- 238000005229 chemical vapour deposition Methods 0.000 claims description 9
- 238000000034 method Methods 0.000 abstract description 11
- 229920002120 photoresistant polymer Polymers 0.000 description 9
- 239000005360 phosphosilicate glass Substances 0.000 description 7
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 5
- 229910052814 silicon oxide Inorganic materials 0.000 description 5
- 239000011810 insulating material Substances 0.000 description 3
- 150000002500 ions Chemical class 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 239000005368 silicate glass Substances 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- AYHOQSGNVUZKJA-UHFFFAOYSA-N [B+3].[B+3].[B+3].[B+3].[O-][Si]([O-])([O-])[O-].[O-][Si]([O-])([O-])[O-].[O-][Si]([O-])([O-])[O-] Chemical compound [B+3].[B+3].[B+3].[B+3].[O-][Si]([O-])([O-])[O-].[O-][Si]([O-])([O-])[O-].[O-][Si]([O-])([O-])[O-] AYHOQSGNVUZKJA-UHFFFAOYSA-N 0.000 description 1
- 238000000137 annealing Methods 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- -1 for example Substances 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 229910052709 silver Inorganic materials 0.000 description 1
- 239000004332 silver Substances 0.000 description 1
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/8238—Complementary field-effect transistors, e.g. CMOS
- H01L21/823807—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the channel structures, e.g. channel implants, halo or pocket implants, or channel materials
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- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/22—Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities
- H01L21/225—Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities using diffusion into or out of a solid from or into a solid phase, e.g. a doped oxide layer
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/8238—Complementary field-effect transistors, e.g. CMOS
- H01L21/823857—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate insulating layers, e.g. different gate insulating layer thicknesses, particular gate insulator materials or particular gate insulator implants
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- Engineering & Computer Science (AREA)
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Abstract
본 발명에 의한 필드 트랜지스터의 제조방법에 있어서 제 1 도전형 영역과 제 2 도전형 영역을 갖는 반도체기판 상에 제 1 도전형의 불순물이 도핑된 제 1 절연막을 형성하고, 상기 제 1 절연막 상에 식각선택비가 다른 제 2 절연막을 순차적으로 형성하고 상기 제 1 및 제 2 절연막이 상기 반도체기판의 제 1 도전형 영역 상에만 잔류하도록 패터닝하는 공정과, 상기 반도체기판 상에 상기 제 1 및 제 2 절연막을 덮도록 제 2 도전형의 불순물이 도핑된 제 3 절연막을 형성하고 상기 제 3 절연막이 상기 반도체기판의 제 2 도전형 영역 상에만 잔류하도록 패터닝하는 공정과, 상기 제 1 절연막 상의 제 2 절연막을 제거하는 공정과, 상기 제 1 및 제 3 절연막이 형성된 반도체기판 상에 제 4 절연막을 형성하고 상기 제 1 및 제 3 절연막 상과 제 1, 제 2 도전영역의 계면 상에 제 4 절연막이 잔류하도록 패터닝하여 게이트절연막과 필드절연막을 형성하는 공정과, 상기 게이트절연막과 필드절연막을 덮도록 불순물이 도핑된 폴리실리콘을 증착하고 게이트절연막 상에만 잔류하도록 패터닝하여 게이트를 한정한 후에 상기 게이트의 측면에 측벽을 형성하는 공정과, 상기 게이트와 측벽을 마스크로 사용하여 제 1 및 제 2 도전형 영역에 각각 소오스 및 드레인영역을 형성하여 채널영역을 한정함과 동시에 상기 제 1 및 제 3 절연막에 도핑된 불순물을 상기 소오스 및 드레인영역 사이의 채널영역으로 확산시키는 공정을 구비한다. 따라서, 본 발명에 따른 필드 트랜지스터 제조방법은 게이트절연막으로 얇은 기판과 같은 도전형의 불순물이 도핑된 절연막과 상기 기판과 같은 도전형의 불순물이 도핑된 절연막 상에 또 다른 두꺼운 절연막을 형성하여 후속열공정에 의해 얇은 절연막에 도핑된 불순물이 채널영역 내에 확산되어 불순물의 농도를 증가시켜 단위소자의 크기 감소에 의해 채널길이가 감소하여도 펀치쓰루 현상을 방지할 수 있는 잇점이 있다.
Description
본 발명은 필드 트랜지스터의 제조방법에 관한것으로서, 단위소자의 크기 감소에 의해 채널 길이가 감소되어도 펀치쓰루를 방지할 수 있는 필드 트랜지스터의 제조방법에 관한것이다.
일반적으로, 고전압, 고전류 및 플래쉬 메모리(Flash Memory) 주변의 소거(eraser)동작 필드 트랜지스터로는 게이트절연막을 필드절연막의 두께만큼 두껍게 제조하여 문턱전압(Threshold Voltage)을 높여주는 필드 트랜지스터(Field Transistor)를 사용한다.
반도체소자가 고집적화 됨에 따라, 단위소자의 크기 특히, 트랜지스터 소자의 크기가 미세해져서 집적도를 높이게 된다.
도 1a 내지 도 1d은 종래 기술의 실시예에 따른 필드 트렌지스터의 제조방법을 도시한 공정도이다.
종래 기술에 따르면, 도 1a에 나타낸 바와 같이, N형의 반도체 기판(11)에 P형 불순물을 소정 부분에 선택적으로 이온주입하여 P웰(13)을 형성한다. 그리고, 상기 P웰(13)이 형성된 N형 반도체기판(11) 상에 산화실리콘을 화학기상증착(Chemical Vapor Deposition : 이하, CVD라 칭함) 방법으로 두껍게 증착하여 절연막(14)을 형성한다. 그리고, 상기 절연막(14) 상에 포토레지스트(Photoresist)를 도포한 후, 노광 및 현상하여 표면에 형성된 P웰(13)과 N형 반도체기판(11)의 계면부분과 각 계면간의 중간부분에만 잔류하도록 제 1 마스크패턴(mask pattern)(15)을 형성한다.
그리고, 도 1b에 나타낸 바와 같이 상기 제 1 마스크패턴(15)을 마스크로 사용하여 절연막(14)을 선택적으로 제거한다. 이 때, 상기 표면에 형성된 P웰(13)과 N형 반도체기판(11)의 계면 상에 잔류하는 절연막(14)은 활성영역을 한정하는 필드절연막(17)이 되고, 상기 각 필드절연막(17) 사이에 잔류하는 절연막(14)은 게이트절연막(19)이 된다. 그리고, 상기 필드절연막(17)과 게이트절연막(19)을 덮도록 반도체기판(11) 상에 CVD 방법으로 불순물이 도핑된 폴리실리콘(Polysilicon : 20)층을 형성하고, 포토레지스트를 도포한 후, 노광 및 현상하여 상기 게이트절연막(19) 상에만 잔류하도록 제 2 마스크패턴(21)을 형성한다.
도 1c에 나타낸 바와 같이 상기 제 2 마스크패턴(21)을 마스크로 하여 폴리실리콘층(20)을 게이트절연막(19) 상에 잔류하도록 패터닝하여 게이트(23)를 한정하고, 제 2 마스크패턴(21)을 제거한다. 그리고, 상기 게이트(23)가 형성된 반도체기판(11) 상에 산화실리콘 등을 CVD 방법으로 두껍게 증착한 후, 에치백(Ecth-back) 공정을 통해 게이트(23)의 측면에 측벽(Side-Wall)(25)을 형성한다.
그리고, 도 1d와 같이 상기 게이트(23)와 측벽(25)을 마스크로 하여 P웰(13)에는 N형 불순물을, N형 반도체기판(11)에는 P형 불순물을 선택적으로 이온주입하여 각각 N형의 제 1 불순물영역(27)과 P형의 제 2 불순물영역(29)을 형성한다.
상술한 바와 같이, 종래기술에 따른 필드 트랜지스터는 두꺼운 게이트절연막을 형성하고 게이트절연막 상에 폴리실리콘을 증착하고 패터닝하여 게이트를 한정한다. 그리고, 상기 게이트 측면에 측벽을 형성한 후에, 상기 게이트와 측벽을 마스크로하여 선택적으로 이온주입하여 불순물영역을 형성하는 방법으로 필드 트랜지스터를 제조하였다.
그러나, 종래 기술에 따라 제조된 필드 트랜지스터는 고집적화에 인한 단위소자 크기의 감소에 따라 트랜지스터의 채널 길이가 감소되어 펀치쓰루(Punch-through)가 쉽게 발생되는 문제점이 있다.
따라서, 본 발명의 목적은 소오스와 드레인의 간격을 늘리지 않고도 펀치쓰루 현상을 방지할 수 있는 필드 트랜지스터를 제조하는 방법을 제공함에 있다.
상기 목적을 달성하기 위한 본 발명에 의한 필드 트랜지스터의 제조방법은 제 1 도전형 영역과 제 2 도전형 영역을 갖는 반도체기판 상에 제 1 도전형의 불순물이 도핑된 제 1 절연막을 형성하고, 상기 제 1 절연막 상에 식각선택비가 다른 제 2 절연막을 순차적으로 형성하고 상기 제 1 및 제 2 절연막이 상기 반도체기판의 제 1 도전형 영역 상에만 잔류하도록 패터닝하는 공정과, 상기 반도체기판 상에 상기 제 1 및 제 2 절연막을 덮도록 제 2 도전형의 불순물이 도핑된 제 3 절연막을 형성하고 상기 제 3 절연막이 상기 반도체기판의 제 2 도전형 영역 상에만 잔류하도록 패터닝하는 공정과, 상기 제 1 절연막 상의 제 2 절연막을 제거하는 공정과, 상기 제 1 및 제 3 절연막이 형성된 반도체기판 상에 제 4 절연막을 형성하고 상기 제 1 및 제 3 절연막 상과 제 1, 제 2 도전영역의 계면 상에 제 4 절연막이 잔류하도록 패터닝하여 게이트절연막과 필드절연막을 형성하는 공정과, 상기 게이트절연막과 필드절연막을 덮도록 불순물이 도핑된 폴리실리콘을 증착하고 게이트절연막 상에만 잔류하도록 패터닝하여 게이트를 한정한 후에 상기 게이트의 측면에 측벽을 형성하는 공정과, 상기 게이트와 측벽을 마스크로 사용하여 제 1 및 제 2 도전형 영역에 각각 소오스 및 드레인영역을 형성하여 채널영역을 한정함과 동시에 상기 제 1 및 제 3 절연막에 도핑된 불순물을 상기 소오스 및 드레인영역 사이의 채널영역으로 확산시키는 공정을 구비한다.
도 1a 내지 도 1d은 종래기술의 실시예에 따른 필드 트랜지스터의 제조방법을 도시하는 공정도.
도 2a 내지 도 2f는 본 발명의 실시예에 따른 필드 트랜지스터의 제조방법을 도시하는 공정도.
＜도면의 주요 부분에 대한 부호의 간단한 설명＞
31 : N형 반도체기판 33 : P웰
35 : BSG 41 : PSG
46 : 필드절연막 47 : 게이트절연막
51 : 게이트 53 : 측벽
이하, 첨부한 도면을 참조하여 본 발명을 상세히 설명한다.
도 2a 내지 도 2f는 본 발명의 실시예에 따른 필드 트랜지스터 제조방법을 도시하는 공정도이다.
본 방법에 따르면 도 2a에 나타낸 바와 같이, N형의 반도체기판(31) 내에 P형 불순물을 소정 부분에 선택적으로 이온주입하여 P웰(33)을 형성한다. 그리고, 상기 P웰(33)이 형성된 반도체기판(31) 상에 제 1 절연막(35)과 제 2 절연막(37)을 CVD 방법으로 순차적으로 형성한 후에, 상기 제 2 절연막(37) 상에 포토레지스트를 도포한 후, 노광 및 현상하여 상기 제 1 및 제 2 절연막(35)(37)이 P웰(33) 상에만 잔류하도록 제 1 마스크패턴(39)을 형성한다. 여기서 상기 제 1 절연막(35)은 P형의 불순형이 도핑된 절연물질, 예를들면, 붕소 실리케이트 유리(Boro-Silicate Glass : 이하, BSG라 칭함)로 형성하고, 상기 제 2 절연막(37)은 제 1 절연막(35)을 형성하는 BSG 등과 같은 실리케이트 유리와 식각 선택비가 다른 절연물질, 예를 들면, 산화실리콘 또는 질화실리콘 등으로 형성한다.
그리고, 도 2b와 같이 상기 제 1 마스크패턴(39)을 마스크로 사용하여 제 2 절연막(37)과 제 1 절연막(35)을 순차적으로 이방성 건식식각하여 P웰(33) 상에만 잔류시킨 후에, 제 1 마스크패턴(41)을 제거한다. 그리고, 상기 패터닝된 제 1 및 제 2 절연막(35)(37)과 노출된 반도체기판(31) 상에 제 3 절연막(41)을 CVD 방법으로 형성한다. 그리고, 상기 제 3 절연막(41) 상에 포토레지스트를 도포한 후, 노광 및 현상하여 반도체기판(31)의 제 1 및 제 2 절연막(35)(37)이 형성되지 않은 부분에 제 2 마스크패턴(43)을 형성한다. 상기에서 제 3 절연막(41)을 N형 불순물이 도핑된 절연물질, 예를들어, 인 실리케이트 유리(Phospho-Silicate Glass : 이하, PSG라 칭함)로 형성한다.
도 2c에 나타낸 바와 같이, 상기 제 2 마스크패턴(43)을 마스크로 사용하여 제 3 절연막(41)을 패터닝한다. 상기에서 제 2 절연막(37)은 제 1 및 제 3 절연막(35)(41)과 식각선택비가 다르므로 제 3 절연막(41)을 패터닝할 때, 제 2 절연막(37)은 제 1 절연막(35)이 식각되지 않도록 보호한다. 그리고, 제 2 마스크패턴(43)을 제거한 후 제 1 절연막(35) 상에 잔류하는 제 2 절연막(37)을 선택적으로 제거한다.
그런 후에, 반도체기판(31) 상에 제 1 및 제 3 절연막(35)(41)을 덮도록 산화실리콘을 CVD 방법으로 두껍게 증착하여 제 4 절연막(44)을 형성하고, 상기 제 4 절연막(44) 상에 포토레지스트를 도포한 후, 노광 및 현상하여 제 1 및 제 3 절연막(35)(41)과 대응하는 부분과 표면에 형성된 P웰(33)과 N형 반도체기판(31)의 계면부분에 잔류하도록 제 3 마스크패턴(45)을 형성한다.
그리고, 도 2d와 같이 상기 제 3 마스크패턴(45)을 마스크로 사용하여 제 4 절연막(44)을 선택적으로 제거한다. 이 때, 표면에 형성된 P웰(33)과 N형 반도체기판(31)의 계면 상에 잔류하는 제 4 절연막(44)은 활성영역을 한정하는 필드절연막(46)이 되고, 상기 제 1 및 제 3 절연막(35)(41)과 이 제 1 및 제 3 절연막(35)(41) 상에 잔류하는 제 4 절연막(44)은 게이트절연막(47)이 된다.
그 다음에, 상기 필드절연막(46)과 게이트절연막(47)을 덮도록 반도체기판(31) 상에 CVD 방법으로 불순물이 도핑된 폴리실리콘층(48)을 형성한다. 그리고, 상기 폴리실리콘층(48) 상에 포토레지스트를 도포하고, 노광 및 현상하여 상기 게이트절연막(47)과 대응하는 부분만 잔류하도록 제 4 마스크패턴(49)을 형성한다.
도 2e에 나타낸 바와 같이, 상기 제 4 마스크패턴(49)을 마스크로 사용하여, 폴리실리콘층(48)을 선택적으로 이방성식각하여 게이트(51)를 형성한 후에, 제 4 마스크패턴(49)을 제거한다. 그리고, 상기 게이트(51)가 형성된 반도체기판(31) 상에 산화실리콘을 CVD 방법으로 두껍게 증착한 후 에치백 공정을 행하여 게이트(51)의 측면에 측벽(53)을 형성한다.
그 다음 도 2f에 나타낸 바와 같이 상기 게이트(51)와 측벽(53)을 마스크로 사용하여 P웰(33)에는 N형 불순물을, N형 반도체기판(31)에는 P형 불순물을 선택적으로 이온주입한 후, 주입된 이온이 확산되도록 어닐링하여 각각의 N형의 제 1 불순물영역(55) 및 P형의 제 2 불순물영역(57)을 형성한다. 상기에서 제 1 불순물영역(55) 및 제 2 불순물영역(57)의 사이가 채널영역으로 이용되는 데, 상기 제 1 및 제 2 불순물영역(55)(57)을 형성하기 위해 이온주입하고 주입된 이온을 확산시키기 위해 어닐링할 때 제 1 및 제 3 절연막(35)(41)으로 사용된 BSG층 및 PSG층의 도핑된 불순물이 P웰(33) 및 N형 반도체기판(31)의 채널영역으로 확산되어 불순물농도를 증가시킨다.
상술한 바와 같이, 본 발명에 따라 제조된 필드 트랜지스터는 게이트절연층을 형성할 때, P웰 상에는 P형 불순물이 도핑된 BSG층을, N웰 상에는 N형 불순물이 도핑된 PSG층을 형성하고, 상기 BSG 및 PSG 상에 두꺼운 절연막을 추가로 형성하여, 후속공정중의 열에 의해 BSG층의 붕소(B)와, PSG층의 인(P)이 N형의 반도체기판과 P웰의 채널영역내에 확산되어 불순물농도가 증가함에 의해 펀치쓰루 현상이 방지되는 필드 트랜지스터의 제조방법이다.
따라서, 본 발명에 따른 필드 트랜지스터 제조방법은 게이트절연막으로 얇은 기판과 같은 도전형의 불순물이 도핑된 절연막과 상기 기판과 같은 도전형의 불순물이 도핑된 절연막 상에 또 다른 두꺼운 절연막을 형성하여 후속열공정에 의해 얇은 절연막에 도핑된 불순물이 채널영역 내에 확산되어 불순물의 농도를 증가시켜 단위소자의 크기 감소에 의해 채널길이가 감소하여도 펀치쓰루 현상을 방지할 수 있는 잇점이 있다.
Claims (3)
- 제 1 도전형 영역과 제 2 도전형 영역을 갖는 반도체기판 상에 제 1 도전형의 불순물이 도핑된 제 1 절연막을 형성하고, 상기 제 1 절연막 상에 식각선택비가 다른 제 2 절연막을 순차적으로 형성한 후, 상기 제 1 및 제 2 절연막이 상기 반도체기판의 제 1 도전형 영역 상에만 잔류하도록 패터닝하는 공정과,상기 반도체기판 상에 상기 제 1 및 제 2 절연막을 덮도록 제 2 도전형의 불순물이 도핑된 제 3 절연막을 형성하고 상기 제 3 절연막이 상기 반도체기판의 제 2 도전형 영역 상에만 잔류하도록 패터닝하는 공정과,상기 제 1 절연막 상의 제 2 절연막을 제거하는 공정과,상기 제 1 및 제 3 절연막이 형성된 반도체기판 상에 제 4 절연막을 형성하고 상기 제 1 및 제 3 절연막 상과 제 1, 제 2 도전영역의 계면 상에 제 4 절연막이 잔류하도록 패터닝하여 게이트절연막과 필드절연막을 한정하는 공정과,상기 게이트절연막과 필드절연막을 덮도록 불순물이 도핑된 폴리실리콘을 증착하고 게이트절연막 상에만 잔류하도록 패터닝하여 게이트를 한정하고 상기 게이트의 측면에 측벽을 형성하는 공정과,상기 게이트와 측벽을 마스크로 사용하여 제 1 및 제 2 도전형 영역에 각각 소오스 및 드레인영역을 형성하여 채널영역을 한정함과 동시에 상기 제 1 및 제 3 절연막에 도핑된 불순물을 상기 소오스 및 드레인영역 사이의 채널영역으로 확산시키는 공정을 구비하는 필드 트랜지스터의 제조방법.
- 청구항 1에 있어서 제 1 절연막을 PSG로 형성하고 제 3 절연막을 BSG로 형성하는 필드 트랜지스터의 제조방법.
- 청구항 1에 있어서 게이트절연막을 CVD 방법으로 두껍게 형성하는 필드 트랜지스터의 제조방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019970048369A KR100231479B1 (ko) | 1997-09-24 | 1997-09-24 | 필드 트랜지스터의 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019970048369A KR100231479B1 (ko) | 1997-09-24 | 1997-09-24 | 필드 트랜지스터의 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR19990026301A KR19990026301A (ko) | 1999-04-15 |
| KR100231479B1 true KR100231479B1 (ko) | 1999-11-15 |
Family
ID=19521563
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019970048369A KR100231479B1 (ko) | 1997-09-24 | 1997-09-24 | 필드 트랜지스터의 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100231479B1 (ko) |
-
1997
- 1997-09-24 KR KR1019970048369A patent/KR100231479B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR19990026301A (ko) | 1999-04-15 |
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