KR100296960B1 - 반도체소자의폴리실리콘막형성방법 - Google Patents
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Abstract
본 발명은 폴리실리콘막 내에 도핑된 불순물이 열 공정 동안에 외부로 확산되는 것을 억제시킬 수 있는 반도체 소자의 폴리실리콘막 형성방법에 관한 것으로서, 본 발명의 폴리실리콘막 형성방법은 폴리실리콘막을 3단계 증착 공정을 통해 적층 구조로 형성하며, 특히, 구조적으로 하부 및 상부에 배치되는 제1 및 제3폴리실리콘막은 통상적으로 적용되는 불순물의 도핑 농도 보다 낮은 도핑 농도를 갖도록 형성하고, 그리고, 상기 제1폴리실리콘막과 제3폴리실리콘막 사이에 배치되는 제2폴리실리콘막은 전도체로서 동작 가능한 정도의 충분한 도핑 농도를 갖도록 형성한다.
Description
제1도는 종래 기술에 따라 반도체 기판 상에 폴리실리콘막이 형성된 상태를 보여주는 단면도.
제2도는 본 발명에 따른 반도체 소자의 폴리실리콘막 형성방법을 설명하기 위한 단면도.
* 도면의 주요부분에 대한 부호의 설명
1 : 반도체 기판 2 : 폴리실리콘막
2A : 제1폴리실리콘막 2B : 제2폴리실리콘막
2C : 제3폴리실리콘막 3 : 확산된 불순물
[발명의 기술분야]
본 발명은 반도체 소자의 폴리실리콘막 형성방법에 관한 것으로, 보다 상세하게는, 폴리실리콘막의 증착시 또는 증착후, 상기 폴리실리콘막 내에 도핑된 불순물이 외부로 확산되는 것을 억제시킬 수 있는 반도체 소자의 폴리실리콘막 형성방법에 관한 것이다.
[종래 기술]
주지된 바와 같이, 폴리실리콘막은 고온에 잘 견디는 특성을 갖기 때문에, 알루미늄을 대신하여 배선용 재료, 예를들어, 반도체 소자에서의 워드 라인, 비트 라인 및 캐패시터 전극의 재료로서 사용되어 왔다.
한편, 상기한 폴리실리콘막은 배선 재료로서 유용하지만, 그 자체 저항이 높기 때문에 순수한 폴리실리콘막으로는 배선 재료로서 이용하기 어렵다. 따라서, 이러한 문제점을 해결하기 위해, 종래에는 폴리실리콘막의 증착시, 또는, 증착후, 막 내에 소정의 불순물, 예를들어, 인(Phosphorus)을 도핑하여 배선 재료로 사용하고 있다.
[발명이 이루고자 하는 기술적 과제]
그러나, 단순히 폴리실리콘막의 증착시, 또는, 증착후에 상기 폴리실리콘막 내에 불순물을 도핑시키는 종래의 방법에서는 상기 폴리실리콘막의 증착시, 또는, 후속의 열 공정이 진행되는 동안, 제1도에 도시된 바와 같이, 폴리실리콘막(2) 내에 도핑된 불순물이 외부로 확산됨으로써, 확산된 불순물(3)에 의해 기판(1) 농도가 변화되거나, 또는, 상기 폴리실리콘막(2) 상에 형성되는 또 다른 막에서의 불순물 농도가 변화되는 현상이 초래되며, 이 결과로, 소망하는 소자 특성을 얻지 못하게 되는 문제점이 있다.
따라서, 본 발명은 상기와 같은 문제점을 해결하기 위하여 안출된 것으로서, 폴리실리콘막 내에 도핑된 불순물이 외부로 확산되는 것을 억제시킬 수 있는 반도체소자의 폴리실리콘막 형성방법을 제공하는데, 그 목적이 있다.
[발명의 구성 및 작용]
상기와 같은 목적을 달성하기 위하여, 본 발명은 폴리실리콘막을 3단계 증착 공정을 통해 적층 구조로 형성하며, 특히, 그 하부 및 상부에 배치되는 제1 및 제3폴리실리콘막은 통상적으로 적용되는 불순물의 도핑 농도 보다 낮은 도핑 농도를 갖도록 형성하고, 그리고, 상기 제1 제1폴리실리콘막과 제3폴리실리콘막 사이에 배치되는 제2폴리실리콘막은 전도체로서 동작 가능한 정도의 충분한 도핑 농도를 갖도록 형성한다.
본 발명에 따르면, 3단계 증착 공정을 통해 적층 구조로 폴리실리콘막을 형성하되, 하부 및 상부에 배치되는 제1 및 제3폴리실리콘막의 도핑 농도를 낮춤으로써, 상기 제1 및 제3폴리실리콘막에 도핑된 불순물이 외부로 확산되는 양을 줄이거나, 또는, 외부로 확산되는 것을 억제시킬 수 있으며, 이에 따라, 폴리실리콘막에 도핑된 불순물의 외부 확산에 기인하는 소자 특성의 저하를 방지할 수 있다.
[실시예]
이하, 본 발명의 바람직한 실시예를 첨부한 도면에 의거하여 보다 자세하게 설명하도록 한다.
제2도는 본 발명에 따른 반도체 소자의 폴리실리콘막 형성방법을 설명하기 위한 단면도이다.
우선, 본 발명의 실시예에서의 반도체 기판(1)은 폴리실리콘막(2A, 2B, 2C)이 형성되기 이전 공정까지 형성된 구조물을 포함하는 것으로서. 예를들어, 상기 폴리실리콘막(2A, 2B, 2C)이 워드라인으로 사용되는 경우의 상기 반도체 기판(1)은, 도시되지는 않았으나, 소자분리막 및 게이트절연막이 형성된 상태를 포함하는 것이고, 상기 폴리실리콘막(2A, 2B, 2C)이 비트라인으로 사용되는 경우의 상기 반도체 기판(1)은, 도시되지는 않았으나, 소자분리막, 트랜지스터 및 상기 트랜지스터를 덮는 층간절연막이 형성되고, 상기 층간절연막에는 상기 트랜지스터의 드레인 전극을 노출시키는 콘택흘이 형성된 상태를 포함하는 것이다.
계속해서, 도시된 바와 같이, 상기 반도체 기판(1) 상에 배선용 재료로서 폴리실리콘막을 형성하되, 상기 폴리실리콘막을 다단계, 바람직하게는, 3단계 증착 공정을 통해 적층구조로 형성한다. 이때, 적층 구조로 형성되는 제1, 제2 및 제3폴리실리콘막(2A. 23, 2C)은 하기와 같은 조건으로 각각 형성한다.
먼저, 제1폴리실리콘막(2A)은 반응챔버 내에 유입되는 소오스 가스인 SiH4의 유량은 280 내지 320 SCCM 정도, 그리고, 불순물인 PH3의 유량은 통상의 폴리실리콘막 증착 공정에서 적용되는 유량 보다 상대적으로 매우 낮은 28 내지 30 SCCM 정도로 하는 제1단계 증착 공정을 통해 형성하며, 이때. 상기 제1단계 증착공정은 7 내지 9초 동안 수행한다.
다음으로, 상기 제1폴리실리콘막(2A) 상에 형성되는 제2폴리실리콘막(2B)은 소오스 가스인 BiH4의 유량은 제1단계 증착 공정과 동일하지만, 불순물인 PH3의 유량은 상기 제1폴리실리콘막(2A) 및 이후에 형성하는 제3폴리실리콘막을 포함한 상기 제2폴리실리콘막(2B)이 전도체로서 동작 가능한 정도의 충분한 도핑 농도를 갖도록, 150 내지 170 SCCM 정도로 하는 제2단계 증착 공정을 통해 형성하며, 이때, 상기 제2단계 증착 공정은 32 내지 34초 동안 수행한다.
이어서, 상기 제2폴리실리콘막(2B) 상에 형성되는 제3폴리실리콘막(2C)은 상기 제1폴리실리콘막(2A)을 형성하기 위한 제1단계 증착 공정과 동일하게 SiH4의 유량은 280 내지 320 SCCM 정도. 그리고, PH3의 유량은 28 내지 30 SCCM 정도로 하는 제3단계 증착 공정을 통해 형성하며, 이때, 제3단계 증착 공정은 7 내지 9초 동안 수행한다.
한편, 전술하지는 않았으나, 상기 제1, 제2 및 제3단계 증착 공정은 모두 650~670℃의 온도, 75∼85 Torr의 압력, 6.5 내지 7 정도의 메인(main) H2및 2.5 내지 3 정도의 슬릿(Slit) H2의 조건하에서 수행한다.
상기에서, 제1 및 제3폴리실리콘막(2A, 2C)을 형성하기 위한 제1 및 제3단계 증착 공정시에 불순물인 PH3의 유량을 통상적으로 적용되는 유량 보다 낮은 28 내지 30 SCCM 정도로 하는 것은 상기 제1 및 제3폴리실리콘막(2A, 2C) 내에 도핑되는 불순물, 즉, 인(P)의 도핑 농도를 낮추어, 상기 인(P)이 제1 및 제3폴리실리콘막(2A, 2C)의 증착 공정시, 또는, 후속의 열 공정 동안에 반도체 기판(1) 및 상기 제3폴리실리콘막(2C) 상에 형성되는 또 다른 막(도시안됨)으로 확산되는 불순물의 양을 줄이거나, 또는 외부로 확산되는 것을 억제시키는 것에 의해, 상기 반도체기판(1) 및 또 다른 막에서의 불순물 농도가 변화되는 것을 방지하기 위함이다.
이에 반해, 제2단계 증착 공정에서 PH3의 유량을 제1 및 제3단계 증착 공정에서 보다 더 크게 하는 것은 제1, 제2 및 제3폴리실리콘막(2A, 2B, 2C)으로 이루어지는 적층 구조의 폴리실리콘막이 전도체로서 동작 가능하도록 함과 동시에, 상기 제2폴리실리콘막(2B)에 과도하게 도핑된 불순물이 그 증착시, 또는, 후속의 열 공정동안에 상대적으로 낮은 도핑 농도를 갖는 상기 제1 및 제3폴리실리콘막(2A, 2C)으로 확산되도록 함으로써, 상기 제1 및 제3폴리실리콘막(2A, 2C)에서의 부족한 불순물 농도가 보상되도록 하고, 그리고, 상기 제1, 제2 및 제3폴리실리콘막(2A, 2B, 2C)으로 이루어진 전체 폴리실리콘막의 자체 저항이 감소되도록 하기 위함이다.
상기한 바와 같이, 3단계 증착 공정을 통해 폴리실리콘막을 형성하되, 각 단계에서의 불순물의 도핑 농도를 상이하게 하면, 기판(1)과 접촉되어진 제1폴리실리콘막(2A)과 외부로 노출된 제3폴리실리콘막(2C)은 불순물의 도핑 농도가 낮은 것에 기인하여, 외부로의 불순물의 확산을 감소시킬 수 있고, 이에 따라, 불순물의 외부확산에 기인된 소자 특성의 저하를 방지할 수 있게 된다. 또한, 제2폴리실리콘막(2B)은 제1 및 제3폴리실리콘막(2A, 2C)에 비해 상대적으로 높은 불순물 농도를 갖기 때문에 전체적인 폴리실리콘막의 불순물 도핑 농도는 균일하게 유지된다.
[발명의 효과]
이상에서 설명한 바와 같이, 본 발명에 따른 반도체 소자의 폴리실리콘막 형성방법은 폴리실리콘막을 3단계 증착 공정을 통해 적층 구조로 형성하되, 기판과 접촉되는 제1폴리실리콘막 및 상부에 위치되는 제3폴리실리콘막은 그들의 증착시에 불순물의 유량을 낮게 함으로써, 그 내부에 도핑된 불순물이 외부로 확산되는 것을 억제시키거나, 또는, 그 양을 감소시킬 수 있으며, 이에 따라. 상기 폴리실리콘막에 도핑된 불순물의 외부 확산에 기인하는 소자 특성의 저하를 방지할 수 있다.
한편, 여기에서는 본 발명의 특정 실시예에 대하여 설명하고 도시하였지만, 당업자에 의하여 이에 대한 수정과 변형을 할 수 있다. 따라서, 이하 특허청구의 범위는 본 발명의 진정한 사상과 범위에 속하는 한 모든 수정과 변형을 포함하는 것으로 이해할 수 있다.
Claims (5)
- 반도체소자의 배선을 위한 폴리실리콘막의 형성에 있어서, 제1의 불순물 유량으로 제1폴리실리콘막을 증착하는 제1단계 증착 공정; 상기 제1의 불순물 유량보다 상대적으로 높아 전도성을 갖도록, 제2의 불순물 유량으로 상기 제1폴리실리콘막상에 제2폴리실리콘막을 증착하는 제2단계 증착 공정; 및, 상기 제1의 불순물 유량으로 상기 제2폴리실리콘막 상에 제3폴리실리콘막을 증착하는 제3단계 증착 공정을 포함하는 것을 특징으로 하는 반도체 소자의 폴리실리콘막 형성방법.
- 제1항에 있어서, 상기 불순물은 PH3인 것을 특징으로 하는 반도체 소자의 폴리실리콘막 형성방법.
- 제1항에 있어서, 상기 제1 및 제3단계 증착 공정시의 불순물의 유량은, 28 내지 30 SCCM으로 하는 것을 특징으로 하는 반도체 소자의 폴리실리콘막 형성방법.
- 제1항에 있어서, 상기 제2단계 증착 공정시의 불순물의 유량은, 150 내지 170 SCCM으로 하는 것을 특징으로 하는 반도체 소자의 폴리실리콘막 형성방법.
- 제1항에 있어서, 상기 제1, 제2 및 제3폴리실리콘막은, SiH4를 소오스가스로 사용하여 형성하며, 상기 SiH4의 유량은 280 내지 320 SCCM으로 하는 것을 특징으로 하는 반도체 소자의 폴리실리콘막 형성방법.
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