KR20040001959A - 반도체 소자의 텅스텐 실리사이드 게이트 제조 방법 - Google Patents
반도체 소자의 텅스텐 실리사이드 게이트 제조 방법 Download PDFInfo
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Abstract
불소(F) 확산에 의한 게이트산화막 열화를 방지하고 아울러 저저항의 텅스텐실리사이드층을 형성하는데 적합한 텅스텐실리사이드 게이트 제조 방법이 개시되어 있는 바, 본 발명은 게이트산화막 상에 적층된 텅스텐실리사이드/폴리실리콘 게이트 제조 방법에 있어서, 상기 게이트산화막 상에 폴리실리콘층을 형성하는 단계; 및 실리콘 전구체와 텅스텐 전구체 WF6를 이용한 화학기상증착으로 상기 폴리실리콘층 상에 다층의 텅스텐실리사이드층을 형성하는 단계를 포함하며, 상기 다층의 텅스텐실리사이드층은, 상기 실리콘 전구체에 대한 상기 텅스텐 전구체 WF6의 유량을 낮은 비율에서부터 높은 비율로 점차적으로 증가시키는 다단계 증착으로 형성하며, 상기 다단계 증착시 각 단계들의 사이에 상기 실리콘 전구체 및 텅스텐 전구체 WF6의 흐름을 홀딩시키는 시간을 두는 것을 특징으로 한다.
Description
본 발명은 고집적의 고속 로직 소자 및 메모리 소자의 제조 방법에 관한 것으로, 특히 0.18um 및 0.10um 이상의 초고집적 반도체 소자의 게이트 전극 제조 방법중에서 텅스텐 실리사이드를 이용한 게이트 제조 방법에 관한 것이다.
반도체 소자의 집적도가 급속하게 진행됨에 따라 게이트 전극의 저 저항을 위한 연구가 꾸준히 연구되고 있다. 게이트 전극의 보다 낮은 면저항(Rs)의 구현을 위해 텅스텐 및 각 종 금속 실리사이드(TiSi2, CoSi2) 등의 연구가 진행되어 왔지만, 소자 구현을 위한 여러가지 문제점(예컨대, 투자 비용, 게이트전극 산화, 전극 에칭 등)들로 인해 통상 사용해 오던 텅스텐-실리사이드의 저항을 낮추어 0.10㎛ 및 그 이상의 공정기술(∼0.10㎛)에도 적용하려는 시도가 활발히 진행되고 이다.
통상적으로 알려진 텅스텐 실리사이드의 형성 방법은, 아래 화학식 1과 같이 SiH4(monosilane, MS)를 WF6으로 환원시키는 화학기상증착(CVD) 방법이 선호되고 있다.
한편, 상기한 화학기상증착법으로 텅스텐 실리사이드층을 형성 할 때 보다 낮은 저항의 텅스텐 실리사이드를 얻기 위해서, 저항이 낮은 텅스텐 전구체인 WF6의 플로우(flow) 양을 증가시켜 WSiX의 혼합비를 안정적인 상인 WSi2에 가깝게 하거나, WSiX증착후 높은 온도의 후속 열처리를 하는 방법이 제안되어 있다.
그러나, WF6의 플로우(flow) 양이 지나치게 많거나, 후속 어닐링 온도가 높을수록, 게이트전극의 하부층인 게이트산화막에 텅스텐 실리사이드층 내에 남아있던 불소(florine)가 확산하여 들어가 게이트산화막의 CET(capacitance equivalent thickness)를 증가시키고, 또한 CCST(constant current stress test)와 같은 각종 산화막 특성을 열화시키는 문제점이 발생하고 있다.
도 1은 WF6의 양이 많아질수록 CCST의 특성이 열화가 되는 것을 보여주는 그래프로서, WF6의 양이1.9sccm에서 3.9sccm으로 증가할수록 CCST의 특성이 거의 절반 이하로 열화되는 것을 보여주고 있다.
도 2 a 및 도 2b는 900℃의 어닐 온도에서 WF6의 유량이 1.9sccm에서 3.9sccm으로 증가함에 따른 불소 (Fluorine)의 프로파일(profile)을 나타낸 것이다. WF6의 유량이 증가할수록 폴리실리콘과 게이트산화막 계면(Poly-Si/SiO2interface)에 파일-업(pile-up)되는 불소의 양이 현격히 증가하고 있음을 알 수 있다.
한편, 이러한 불소의 양이 텅스텐실리사이드/폴리실리콘 계면(WSix/Poly-Si interface)에도 많이 분포 하고 있는 것으로 보아 불소의 트랩 사이트(trap site)가 많은 결정립 계나 결정 계면이 많을수록 불소가 게이트 산화 막에 영향을 미치는 확률이 적을 것이다.
본 발명은 불소(F) 확산에 의한 게이트산화막 열화를 방지하고 아울러 저저항의 텅스텐실리사이드층을 형성하는데 적합한 텅스텐실리사이드 게이트 제조 방법을 제공하는데 그 목적이 있다.
도 1은 텅스텐실리사이드 증착시 텅스텐 전구체인 WF6의 양이 많아질수록 CCST의 특성이 열화가 되는 것을 보여주는 그래프.
도 2a 및 도 2b는 900℃의 어닐 온도에서 WF6의 유량이 1.9sccm에서 3.9sccm으로 증가함에 따른 불소 (Fluorine)의 프로파일(profile)을 나타낸 그래프.
도 3은 본 발명에 따라 제조된 텅스텐 실리사이드 게이트의 구조를 나타낸 단면도.
도 4는 본 발명에 따른 텅스텐 실리사이드 증착 방법을 보여주는 그래프.
< 도면의 주요부분에 대한 부호의 설명 >
11 : 실리콘기판
12 : 게이트산화막
13 : 폴리실리콘막
14 : 불소 함량이 서로 다른 다층의 텅스텐 실리사이드층
상기 목적을 달성하기 위한 본 발명의 일특징적인 반도체 소자의 텅스텐실리사이드 게이트 제조 방법은, 게이트산화막 상에 적층된 텅스텐실리사이드/폴리실리콘 게이트 제조 방법에 있어서,
상기 게이트산화막 상에 폴리실리콘층을 형성하는 단계; 및 실리콘 전구체와 텅스텐 전구체 WF6를 이용한 화학기상증착으로 상기 폴리실리콘층 상에 다층의 텅스텐실리사이드층을 형성하는 단계를 포함하며,
상기 다층의 텅스텐실리사이드층은,
상기 실리콘 전구체에 대한 상기 텅스텐 전구체 WF6의 유량을 낮은 비율에서부터 높은 비율로 점차적으로 증가시키는 다단계 증착으로 형성하며, 상기 다단계 증착시 각 단계들의 사이에 상기 실리콘 전구체 및 텅스텐 전구체 WF6의 흐름을 홀딩시키는 시간을 두는 것을 특징으로 한다.
본 발명의 다른 특징적인 반도체 소자의 텅스텐실리사이드 게이트 제조 방법은, 게이트산화막 상에 적층된 텅스텐실리사이드/폴리실리콘 게이트 제조 방법에 있어서,
상기 게이트산화막 상에 폴리실리콘층을 형성하는 단계; 및 실리콘 전구체와 텅스텐 전구체 WF6를 이용한 화학기상증착으로 상기 폴리실리콘층 상에 다층의 텅스텐실리사이드층을 형성하는 단계를 포함하며,
상기 다층의 텅스텐실리사이드층을 형성하는 단계는,
상기 실리콘 전구체에 대한 상기 텅스텐 전구체 WF6의 유량을 낮은 비율에서부터 높은 비율로 점차적으로 증가시키는 다단계 증착으로 형성하되, 상기 다단계 증착시 각 단계들의 사이에 상기 실리콘 전구체만을 플로우시켜 실리콘층을 증착하는 단계와,
상기 실리콘층을 텅스텐실리사이드층으로 형성하기 위해 열처리하는 단계를 포함하는 것을 특징으로 한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.
도 3은 본 발명에 따라 제조된 텅스텐 실리사이드 게이트의 구조를 나타낸 것이며, 도 4는 본 발명에 따른 텅스텐 실리사이드 증착 방법을 보여주는 그래프이다.
도 3 및 도 4를 참조하면, 본 발명의 일실시예에 따른 텅스텐실리사이드 게이트 구조는, 실리콘기판(11) 상에 형성된 게이트산화막(12) 상에 순서적으로 적층된 폴리실리콘층(13)과, 다층의 텅스텐실리사이드층(14)으로 구성된다. 여기서 다층의 텅스텐실리사이드층(14)은 최상부층(14c)에서부터 최하부층(14a)으로 갈수록 박막 내의 불소(F) 농도가 적다.
즉, 도 4에 도시된 바와 같이 텅스텐실리사이드 증착시 실리콘 전구체 SiH4에 대한 텅스텐 전구체 WF6의 유량을 낮은 비율에서부터 높은 비율로 점차적으로 증가시키면, 게이트산화막(12)에 인접해 있는 텅스텐실리사이드 박막 내의 불소 농도는 최소화하면서 텅스텐실리사이드 박막의 전반적 비저항을 낮출 수 있다.
또한, 텅스텐실리사이드층(14)의 증착을 다단계로 할 때에, 각 단계의 중간, 중간에 소정시간의 홀드 타임(Hold time)(소오스가스의 흐름 없는 상태)을 두어 일정 박막의 결정성장 시간을 유도, 결정립계를 형성한다. 즉, 다층의 텅스텐실리사이드층(14)은 각 층(14a, 14b, 14c)의 계면에 결정립계가 형성되어 있다.
그 이유로서는 불소(F)가 게이트산화막(12)으로 확산해 들어갈 때에 결정립과 결정립사이 (결정립계)와 같은 트랙 사이트 밀도(trap site density)를 높여 불소의 확산을 최대한 억제하고자 하는 것이다.
한편, 텅스텐실리사이드 증착시에 홀드 타임시 WF6의 플로우 없이 실리콘 전구체인 SiH4만을 플로우시켜 순수한 실리콘막을 얇게 증착한 후, 후속 열처리으로 텅스텐실리사이드가 되도록 할 수 있다. 이 경우 텅스텐실리사이드층(14) 내의 불소(F) 트랩 사이트는 더욱 증가하여 불소가 게이트산화막으로 확산되는 것을 방지하는 효과가 극대화 된다.
결국, 본 발명은 불소(F)의 확산을 억제함과 동시에 고온에서의 열처리를 가능하게 하여 저 저항 텅스텐실리사이드 박막의 구현이 가능하다.
설명된 실시예에서는 실리콘 전구체로서 SiH4를 설명하고 있으나, SiH4대신에 SiH2Cl2를 사용할 수 있다. 또한 본 발명은 화학기상증착의 일종인 단원자증착법으로 텅스텐실리사이드층을 형성하는 경우에도 적용 가능하다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
본 발명은 고집적, 고속 로직 소자 및 메모리 소자의 0.18um 및 0.10um 이상의 초고집적 소자 제조 공정에서, 텅스텐실리사이드 게이트 공정중 발생할 수 있는 불소 (F)의 투과들 최대한 억제함과 동시에 고온에서의 열처리를 가능하게 하여 저저항 텅스텐실리사이드 게이트의 구현이 가능하다.
Claims (5)
- 게이트산화막 상에 적층된 텅스텐실리사이드/폴리실리콘 게이트 제조 방법에 있어서,상기 게이트산화막 상에 폴리실리콘층을 형성하는 단계; 및실리콘 전구체와 텅스텐 전구체 WF6를 이용한 화학기상증착으로 상기 폴리실리콘층 상에 다층의 텅스텐실리사이드층을 형성하는 단계를 포함하며,상기 다층의 텅스텐실리사이드층은,상기 실리콘 전구체에 대한 상기 텅스텐 전구체 WF6의 유량을 낮은 비율에서부터 높은 비율로 점차적으로 증가시키는 다단계 증착으로 형성하며, 상기 다단계 증착시 각 단계들의 사이에 상기 실리콘 전구체 및 텅스텐 전구체 WF6의 흐름을 홀딩시키는 시간을 두는것을 특징으로 하는 반도체 소자의 텅스텐실리사이드 게이트 제조 방법.
- 제1항에 있어서,상기 홀딩 시간을 2∼3600초로 하는 것을 특징으로 하는 반도체 소자의 텅스텐실리사이드 게이트 제조 방법.
- 제1항에 있어서,상기 실리콘 전구체는 SiH4또는 SiH2Cl2인 것을 특징으로 하는 반도체 소자의 텅스텐실리사이드 게이트 제조 방법.
- 게이트산화막 상에 적층된 텅스텐실리사이드/폴리실리콘 게이트 제조 방법에 있어서,상기 게이트산화막 상에 폴리실리콘층을 형성하는 단계; 및실리콘 전구체와 텅스텐 전구체 WF6를 이용한 화학기상증착으로 상기 폴리실리콘층 상에 다층의 텅스텐실리사이드층을 형성하는 단계를 포함하며,상기 다층의 텅스텐실리사이드층을 형성하는 단계는,상기 실리콘 전구체에 대한 상기 텅스텐 전구체 WF6의 유량을 낮은 비율에서부터 높은 비율로 점차적으로 증가시키는 다단계 증착으로 형성하되, 상기 다단계 증착시 각 단계들의 사이에 상기 실리콘 전구체만을 플로우시켜 실리콘층을 증착하는 단계와,상기 실리콘층을 텅스텐실리사이드층으로 형성하기 위해 열처리하는 단계를 포함하는것을 특징으로 하는 반도체 소자의 텅스텐실리사이드 게이트 제조 방법.
- 제3항에 있어서,상기 실리콘 전구체는 SiH4또는 SiH2Cl2인 것을 특징으로 하는 반도체 소자의 텅스텐실리사이드 게이트 제조 방법.
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PA0109 | Patent application |
Patent event code: PA01091R01D Comment text: Patent Application Patent event date: 20020629 |
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| PG1501 | Laying open of application | ||
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| PA0201 | Request for examination |
Patent event code: PA02012R01D Patent event date: 20070315 Comment text: Request for Examination of Application Patent event code: PA02011R01I Patent event date: 20020629 Comment text: Patent Application |
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| E902 | Notification of reason for refusal | ||
| PE0902 | Notice of grounds for rejection |
Comment text: Notification of reason for refusal Patent event date: 20080131 Patent event code: PE09021S01D |
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| E701 | Decision to grant or registration of patent right | ||
| PE0701 | Decision of registration |
Patent event code: PE07011S01D Comment text: Decision to Grant Registration Patent event date: 20080527 |
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| GRNT | Written decision to grant | ||
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Comment text: Registration of Establishment Patent event date: 20080709 Patent event code: PR07011E01D |
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Payment date: 20080710 End annual number: 3 Start annual number: 1 |
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| PG1601 | Publication of registration | ||
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| PC1903 | Unpaid annual fee |