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KR100271712B1 - 고전압 발생기 - Google Patents

고전압 발생기 Download PDF

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KR100271712B1
KR100271712B1 KR1019970030236A KR19970030236A KR100271712B1 KR 100271712 B1 KR100271712 B1 KR 100271712B1 KR 1019970030236 A KR1019970030236 A KR 1019970030236A KR 19970030236 A KR19970030236 A KR 19970030236A KR 100271712 B1 KR100271712 B1 KR 100271712B1
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김영환
현대전자산업주식회사
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Abstract

본 발명은 저전위 특성을 개선시켜 고전압 펌핑 효율을 높이고 노이즈를 줄인 고전압 발생기에 관한 것으로, 이를 구현하기 위하여, 전원 전압보다 문턱 전압이상 높은 고전압 레벨을 검출한 신호를 출력하는 고전압 레벨 검출수단과, 상기 고전압 레벨 검출수단의 출력 신호에 의해 일정 제 1 펄스 신호를 발생시키는 링 오실레이터와, 원하는 고전압 레벨로 전하를 펌핑시키기 위한 제 1 및 제 2 고전압 펌핑수단과, 상기 링 오실레이터로부터 출력된 제 1 펄스 신호에 의해 상기 제 1 고전압 펌핑 수단의 동작을 제어하는 제 2 펄스 신호를 발생시키는 제 1 펌프 제어수단과, 상기 링 오실레이터로부터 출력된 제 1 펄스 신호의 지연 신호에 의해 상기 제 2 고전압 펌핑수단의 동작을 제어하는 제 3 펄스 신호를 발생시키는 제 2 펌프 제어수단을 구비하는 것을 특징으로 한다.

Description

고전압 발생기
본 발멍은 전원 전압보다 높은 전압을 발생시키는 고전압 발생기에 관한 것으로, 특히 저전위 특성을 개선시켜 고전압 펌핑 효율을 높이고 노이즈를 줄인 고전압 발생기에 관한 것이다.
일반적으로, 고전압(이하 ‘Vpp’라 함) 발생기는 반도체 소자에서 제 1 전원전압(Vcc)보다 높은 전압을 요구하는 칩(chip) 내의 회로에 일정한 고전압(Vpp)을 공급하는 장치이다. 이러한 Vpp 발생기는 전하 펌핑(charge pumping) 방법에 의해 만들어지며, 그 기본구성은 다음과 같다.
제1도는 일반적인 Vpp 발생기의 블럭도를 나타낸 것으로, Vpp 전위 레벨을 검출한 신호를 출력하는 레벨 검출기(11)와, 전하 펌핑을 주기적으로 하기 위해 펄스를 발생시키는 링 오실레이터(12)와, Vpp 전하를 펌핑해 주는 Vpp 펌핑 회로(14)와, 상기 링 오실레이터(12)에서 나오는 출력 펄스에 의해 상기 Vpp 펌핑 회로(14)를 제어하는 펌프 제어 회로(13)로 구성된다.
제2도는 제1도에 도시된 Vpp 펌핑 회로(14)의 상세 회로도로써, 소오스(source)와 게이트(gate)로 전원전압(Vcc)이 인가되고, 드래인(drain)이 노드 N1에 연결된 제 1 NMOS 트랜지스터 MNI과, 소오스로 전원전압(Vcc)이 인가되며, 게이트와 드래인이 상기 노드 N1에 연결된 제 2 NMOS 트랜지스터 MN2와, 소오스로 전원전압(Vcc)이 인가되고, 게이트가 상기 노드 N1에 접속되며, 드래인이 노드 N2에 연결된 제 3 NMOS 트랜지스터 MN3과, 소오스와 드래인 단자로 제어 신호 A가 입력되고, 게이트가 상기 노드 N1에 연결된 제 4 NMOS 트랜지스터 MN4와, 소오스와 드래인 단자로 제어신호 B가 공통으로 입력되며, 게이트가 상기 제 2 노드 N2에 연결된 제 5 NMOS 트랜지스터 MN5로 구성된다.
또한, 소오스가 상기 노드 N2에 접속되고, 게이트가 노드 N4에 접속되면, 드래인 단자로 Vpp가 인가되는 제 1 PMOS 트랜지스터 MP1와, 소오스와 게이트로 전원전압(Vcc)이 인가되고, 드래인이 제 3 노드 N3에 연결된 제 6 NMOS 트랜지스터 MN6와, 소오스 단자로 전원전압(Vcc)이 인가되고, 게이트와 드래인이 상기 노드 N3에 공통으로 접속된 제 7 NMOS 트랜지스터(MN7)와, 소오스 단자로 전원전압(Vcc)이 인가되고, 게이트가 상기 노드 N3에 접속되며, 드래인이 노드 N4에 연결된 제 8 NMOS 트랜지스터(MN8)와, 소오스와 드래인 단자로 제어 신호 C가 입력되고, 게이트가 상기 노드 N3에 접속된 제 9 NMOS 트랜지스터(MN9)와, 소오스와 드래인 단자로 제어신호 D가 입력되고, 게이트가 상기 노드 N4에 연결된 제 10 NMOS트랜지스터 MN10와, 소오스가 상기 노드 N4에 접속되고, 게이트가 상기 노드 N2에 연결되며, 드래인 단자로 Vpp가 인가되는 제 2 PMOS 트랜지스터 MP2로 구성되어 있다.
상기 구성에 의한 종래의 고전압 발생기의 동작은 먼저 제어 신호 C가 ‘로직 하이(logic high)’에서 ‘로직 로우(logic low)’로 천이하면, 노드 N4와 전원전압(Vcc)과의 경로를 차단한다. 이 후 상기 신호 D가 ‘로직 로우’에서 ‘로직 하이’로 천이하면, V4(N4의 전위)로 프리차지(precharge)되어 있던 노드 N4가 ‘V4 + Vcc’로 된다.
이후, 상기 제어 신호 B가 ‘로직 하이’에서 ‘로직 로우’로 천이하면, 상기 제 2 PMOS 트랜지스터 MP2를 턴-온(turn-on)시켜 상기 노드 N4의 전하(charge)가 Vpp로 전달된다. 전하가 충분히 전달된 후 상기 신호 A가 ‘로직 로우’에서 ‘로직 하이’로 천이하면, 노드 N1가 ‘Vcc+Vt2(MN2의 문턱 전압)’으로 되어, 상기 제 2 NMOS 트랜지스터(MN2)의 문턱 전압(Vt2)이 상기 제 3 NMOS 트랜지스터 MN3의 문턱 전압(Vt3)보다 크면, 상기 제 3 NMOS 트랜지스터 MN3를 턴-온시킴으로써 노드 N2가 V2로 프리차지된다. 이 후 상기 신호 A가 ‘로직 하이’에서 ‘로직 로우’로 다시 천이하면, 노드 N2와 전원전압(Vcc) 간의 경로가 차단된다. 이후, 상기 신호 B가 ‘로직 로우’에서 ‘로직 하이’로 천이하면, 노드 N2가 부트스트랩(boostrap)되어 ‘V2 + Vcc’가 된다. 이후, 상기 신호 D가 ‘로직 하이’에서 ‘로직 로우’로 천이하면, 상기 제 1 PMOS 트랜지스터 MP1를 턴-온시켜 노드 N2의 전하가 Vpp로 전달된다. 전하가 충분히 전달된 후 상기 신호 C 가 ‘로직 로우’에서 ‘로직 하이’로 천이하면, 노드 N3가 ‘Vcc+Vt7(MN7의 문턱 전압)’으로 되어, 상기 제 7 NMOS 트랜지스터 MN7의 문턱 전압(Vt7)이 상기 제 8 NMOS 트랜지스터 MN8의 문턱 전압(Vt8)보다 크면, 상기 제 8 NMOS 트랜지스터 MN8를 턴-온시킴으로써 노드 N4가 V4로 프리차지된다. 이 후의 동작은 이상의 과정이 반복되는 방식이다.
그런데, 이와 같이 구성된 종래의 고전압 발생기에 있어서는, 상기 제 3 NMOS 트랜지스터 MN3와 제 1 NMOS 트랜지스터 MN1의 문턱 전압에 의한 손실때문에, 펌핑 효과가 나빠지게 되는데, 특히 낮은 전원전압으로 갈수록 프리차지후 부트스트랩핑을 하는 차지 펌프(charge pump)에서 드라이버 트랜지스터(상기 MN3와 MN1)의 문턱 전압 손실 및 MOS 캐패시터의 C-V 플로트(plot)에서 게이트 커패시던스의 효율이 작아져 펌핑 효율이 떨어지고, 낮은 전원전압에서의 동작 마진(margin)이 나빠지는 문제점이 있었다.
따라서, 본 발명은 상기 문제점을 해결하기 위하여 이루어진 것으로써, 본 발명의 목적은 저전위 특성을 개선시켜 고전압 펌핑 효율을 높이고 노이즈를 줄이는 고전압 발생기를 제공하는 데에 있다.
제1도는 종래의 고전압 발생기의 블럭도.
제2도는 제1도에 도시된 Vpp 펌핑 회로의 상세 회로도.
제3도는 본 발명의 일실시예에 의한 고전압 발생기의 회로도.
제4도는 제3도에 도시된 각 부분의 동작 타이밍도.
제5도는 제3도에 도시된 Vpp 펌핑 회로의 상세 회로도.
제6도는 종래 및 본 발명에 의한 Vpp 펌핑 회로의 전류 소모를 도시한 파형도.
제7(a)도는 본 발명에 의한 Vpp 전하 펌프의 출력 파형도.
제7(b)도는 Vcc에 대한 CMOS 대기 상태시 본 발명에 의한 전류 소모를 나타낸 대기 전류 파형도.
* 도면의 주요부분에 대한 부호의 설명
11, 31 : 레벨 검출기 12, 32 : 링 오실레이터
13, 33, 34 : 펌프 제어 회로 14, 35, 36 : Vpp 펌핑 회로
상기 목적을 달성하기 위하여, 본 발명에 따른 고전압 발생기는 전원전압보다 문턱 전압이상 높은 고전압 레벨을 검출한 신호를 출력하는 고전압 레벨 검출수단과, 상기 고전압 레벨 검출 수단의 출력 신호에 의해 일정 제 1 펄스 신호를 발생시키는 링 오실레이터와, 원하는 고전압 레벨로 전하를 펌핑시키기 위한 제 1 및 제 2 고전압 펌핑수단과, 상기 링 오실레이터로부터 출력된 제 1 펄스 신호에 의해 상기 제 1 고전압 펌핑 수단의 동작을 제어하여 제 2 펄스 신호를 발생시키는 제 1 펌프 제어수단과, 상기 링 오실레이터로부터 출력된 제 1 펄스 신호의 지연 신호에 의해 상기 제 2 고전압 펌핑 수단의 동작을 제어하여 제 3 펄스 신호를 발생시키는 제 2 펌프 제어 수단을 구비하는 것을 특징으로 한다.
또한, 본 발명에 따른 상기 제 1 및 제 2 고전압 펌핑수단은, 각각 제 1 내지 제 4펄스 신호입력에 응답하여 제 1 내지 제 4노드를 승압하는 제 1 내지 제 4 커패시터와, 전윈전압과 상기 제 1 노드 사이에 다이오드 구조로 접속된 제 1 NMOS 트랜지스터와, 전윈전압과 상기 제 2 노드 사이에 접속되며, 게이트가 상기 제 1 노드에 연결된 제 2 NMOS 트랜지스터와, 상기 제 2 노드와 고전압 사이에 접속되며, 게이트가 상기 제 4 노드에 연결된 제 1 PMOS 트랜지스터와, 전원전압과 상기 제 3 노드 사이에 다이오드 구조로 접슥된 제 3 NMOS 트랜지스터와, 전원전압과 상기 제 4 노드 사이에 접속되며, 게이트가 상기 제 3 노드에 연결된 제 4 NMOS 트랜지스터와, 상기 제 4 노드와 고전압 사이에 접속되며, 게이트가 상기 제 2 노드에 연결된 제 2 PMOS 트랜지스터와, 상기 전원전압과 제 1 노드 사이에 접속되며, 게이트가 상기 제 3 노드에 연결된 제 5 NMOS 트랜지스터와, 상기 전원전압과 제 3 노드 사이에 접속되며, 게이트가 상기 제 1 노드에 연결된 제 6 NMOS 트랜지스터로 구성된 것을 특징으로 한다.
이하, 본 발명의 일실시예에 관하여 첨부도면을 참조하면서 설명한다.
제3도는 본 발명의 일실시예에 의한 고전압 발생기의 회로도이고, 제4도는 제3도에 도시된 각 부분의 동작 타이밍도이며, 제5도는 제3도에 도시된 Vpp 펌핑 회로의 상세 회로도이고, 제6도는 종래 및 본 발명에 의한 Vpp 펌핑 회로의 전류 소모를 나타낸 파형도이며, 제7(a)도는 된 발명에 의한 Vpp 전하 펌프의 출력 파형도이고, 제7(b)도는 Vcc에 대한 CMOS 대기 상태시 본 발명에 의한 전류 소모를 나타낸 대기 전류 파형도이다.
제3도에 도시한 바와 같이, 전원 전압보다 문턱 전압이상 높은 고전압 레벨을 검출한 신호를 출력하는 레벨 검출기(31)와, 상기 레벨 검출기(31)의 출력 신호에 의해 펄스 신호 ØOSC를 발생시키는 링 오실레이터(32)와, 원하는 고전압 레벨로 전하를 펌핑시키기 위한 제 1 및 제 2 펌핑 회로(35, 36)와, 상기 링 오실레이터로부터 출력된 펄스 신호 ØOSC에 의해 상기 제 1 펌핑 회로(35)의 동작을 제어하여 펄스 신호 ØFD를 발생시키는 제 1 펌프 제어회로(33)와, 상기 링 오실레이터로부터 출력된 펄스 신호 ØOSC의 지연 신호에 의해 상기 제 2 펌핑 회로(36)의 동작을 제어하여 펄스 신호 ØFDB를 발생시키는 제 2 펌프 제어 회로(34)를 구비하고 있다.
제4도에 도시된 동작 타이밍도를 참조하여 동작을 설명하면, 클럭 신호 CLK의 상승 에지(rising edge)와 하강 에지(falling edge)에서 전하 펌핑하는 2-위상(phase)펌핑보다는 클럭의 2배 주파수에 해당하는 링 오실레이터의 출력인 ØOSC를 주파수 분할한 ØFD와 ØOSC를 반전한 ØOSCB를 주파수 분할한 ØFDB를 만들어 ØFD와 ØFDB의 상승과 하강 에지의 4-위상(phase)를 이용하여 전하 펌핑하는 4-위상 전하 펌핑 방식을 사용함으로써 노이즈를 감소시킬 수 있다.
제5도는 제3도에 도시된 Vpp 펌핑회로(35, 36)의 일실시예를 도시한 상세회로도로서, 제 1 내지 제 4 펄스 신호(A, B, C, D)와 제 1 내지 제 4 노드(Nl, N2, N3, N4) 사이에 각각 접속된 제 1 내지 제 4 커패시터(MN4, MN5, MN9, MN10)와, 전원전압과 상기 제 1 노드(N1) 사이에 다이오드 구조로 접속된 NMOS 트랜지스터 MN2와, 전원전압과 상기 제 2 노드(N2) 사이에 접속되며, 게이트가 상기 제 1 노드(N1)에 연결된 NMOS 트랜지스터 MN3과, 상기 제 2 노드(N2)와 고전압(Vpp) 사이에 접속되며, 게이트가 상기 제 4 노드(N4)에 연결된 PMOS 트랜지스터 MP1과, 전원전압과 상기 제 3 노드(N3) 사이에 다이오드 구조로 접속된 NMOS 트랜지스터 MN7과, 전원전압과 상기 제 4 노드(N4) 사이에 접속되며, 게이트가 상기 제 3 노드(N3)에 연결된 NMOS 트랜지스터 MN8과, 상기 제 4 노드와 고전압(Vpp) 사이에 접속되며, 게이트가 상기 제 2 노드(N2)에 연결된 PMOS 트랜지스터 MP2와, 상기 전원전압과 제 1 노드(N1) 사이에 접속되며, 게이트가 상기 제 3 노드(N3)에 연결된 NMOS 트랜지스터MN11과, 상기 전원전압과 제 3 노드(N3) 사이에 접속되며, 게이트가 상기 제 1 노드(N1)에 연결된 NMOS 트랜지스터 MN12로 구성된다.
상기 구성에 의한 동작은 제2도에서 설명한 것과 동일하지만, 다만 상기 NMOS 트랜지스터 MN11과 MN12의 게이트가 각각 노드 N3과 N1에 접속되어 있는 점이 종래의 고전압 펌프 회로와 다른 점이다.
상기 제5도에서, MN4, MN5, MN9, MN10은 부트스트랩 커패시터이며, MN11과 MN12는 MN3와 MN8의 게이트를 Vcc 내지는 2Vcc로 바이어스하기 위한 트랜지스터이다. MN3와 MN8는 N2와 N4를 Vcc로 프리차지하기 위한 NMOS 트랜지스터이고, MP1과 MP2는 N2와 N4가 Vcc에서 부트스트랩할 때, 전하를 전달하기 위한 드라이빙 트랜지스터이다.
이하, 본 발명의 Vpp 전하 펌프의 동작을 살펴보면, 신호 C가 Vcc인 구간에서는 N3가 거의 2Vcc에 있으면서 N4를 Vcc로 프리차지시키고, 신호 C가 Vcc에서 GND로 하강하면서 N3가 거의 Vcc로 떨어져 MN8를 오프시킨다.
이때 신호 D가 GND에서 Vcc로 상승하면서 N4를 Vcc에서 거의 2Vcc로 부트스트랩시킨 뒤 신호 B가 하강하면서 N2가 그 전 사이클에서의 Vpp 레벨에서 Vpp-Vcc로 떨어져 MP2를 턴-온시킨다.
그리고, 신호 A가 상승하면서 N1이 Vcc에서 거의 2Vcc로 부트스트랩하면서 MN3를 온시켜 N2를 Vcc로 풀업(pull-up)시키는 동시에 MN12를 온시켜 N3를 Vcc로 프리차지한다. 또 다른 위상에서는 신호 A가 하강하면서 MN3를 오프시킨 뒤 신호 B가 상승하면서 N2를 Vcc로 부트스트랩시켜 신호 D가 하강하면서 MP1를 턴-온시켜 Vpp 노드로 전하를 전달한다.
상술한 바와 같이, 본원 발명은 프리차징 트랜지스터과 드라이빙 트랜지스터에서 문턱 전압에 의한 손실을 제거시켰을 뿐만 아니라, 부트스트랩용 NMOS 커패시터의 게이트 노드 N2를 종래의 Vcc-Vth으로 프리차지 하지 않고 Vcc로 프리차지시킴으로써, 1.5V 부근에서 게이트 커패시던스의 효율을 증가시켜 동작 전압의 마진을 증가시켰다.
제6(a)도는 종래의 2위상 전하 펌프의 전류 파형을 나타내고, 제6(b)도는 본 발명에 의한 4위상 전하 펌프의 전류 파형을 나타낸다. 이들 제6(a)도와 제6(b)도를 비교해 보면, 본 발명에 의한 4-위상 펌핑이 종래의 2-위상 펌핑보다 피크 전류 레벨이 거의 반으로 줄어들어 전압 변동이 많이 줄어들었음을 알 수 있다. 참고로, 이 실험 데이타는 0.4㎛ CMOS 트윈-웰(twin-well) 프로세스를 사용한 16M 와이드(wide) 비트(bit) 디램(DRAM)에서 테스트된 것이다.
제7(a)도는 본 발명에 의한 Vpp 전하 펌프의 출력 파형도를 나타낸 것으로, Vcc 레벨이 1.4V 범위까지 안정하게 출력되어 나온다. 그리고, 제7(b)도는 Vcc에 대한 CMOS 대기 상태의 전류를 나타낸 대기 전류 파형도로써, Vcc가 1.4V 범위까지 CMOS 대기 전류는 안정하다는 것을 알 수 있다.
이상에서 설명한 바와 같이, 본 발명의 고전압 발생기에 의하면, 저전위 특성을 개선시켜 고전압 펌핑 효율을 높이고, 노이즈를 줄이는 매우 뛰어난 효과가 있다.
아울러 본 발명의 바람직한 실시예들은 예시의 목적을 위해 개시된 것이며, 당업자라면 본 발명의 사상과 범위안에서 다양한 수정, 변경, 부가등이 가능할 것이며, 이러한 수정 변경 등은 이하의 특허 청구의 범위에 속한다는 것을 알 수 있을 것이다.

Claims (2)

  1. 반도체 메모리 장치의 고전압 발생기에 있어서, 전원전압보다 문턱 전압이상 높은 고전압 레벨을 검출한 신호를 출력하는 고전압 레벨 검출수단과, 상기 고전압 레벨 검출수단의 출력 신호에 의해 제 1 펄스 신호를 발생시키는 링 오실레이터와, 원하는 고전압 레벨로 전하를 펌핑시키기 위한 제 1 및 제 2 고전압 펌핑수단과, 상기 링 오실레이터로부터 출력된 제 1 펄스 신호에 의해 상기 제 1 고전압 펌핑 수단의 동작을 제어하여 제 2 펄스 신호를 발생시키는 제 1 펌프 제어수단과, 상기 링 오실레이터로부터 출력된 제 1 펄스 신호의 지연 신호에 의해 상기 제 2 고전압 펌핑 수단의 동작을 제어하여 제 3 펄스 신호를 발생시키는 제 2 펌프 제어 수단을 구비하는 것을 특징으로 하는 고전압 발생기.
  2. 제1항에 있어서, 상기 제 1 및 제 2 고전압 펌핑 수단이 각각 제 1 내지 제 4 펄스 신호입력에 응답하여 제 1 내지 제 4 노드를 승압하는 제 1 내지 제 4 커패시터와, 전원전압과 상기 제 1 노드 사이에 다이오드 구조로 접속된 제 1 NMOS 트랜지스터와, 전원전압과 상기 제 2 노드 사이에 접속되며 게이트가 상기 제 1 노드에 연결된 제 2 NMOS 트랜지스터와, 상기 제 2 노드와 고전압 사이에 접속되며 게이트가 상기 제 4 노드에 연결된 제 1 PMOS 트랜지스터와, 전원전압과 상기 제 3 노드 사이에 다이오드 구조로 접속된 제 3 NMOS 트랜지스터와, 전원전압과 상기 제 4 노드 사이에 접속되며, 게이트가 상기 제 3 노드에 연결된 제 4 NMOS 트랜지스터와, 상기 제 4 노드와 고전압 사이에 접속되며, 게이트가 상기 제 2 노드에 연결된 제 2 PMOS 트랜지스터와, 상기 전원전압과 제 1 노드 사이에 접속되며, 게이트가 상기 제 3 노드에 연결된 제 5 NMOS 트랜지스터와, 상기 전원전압과 제 3 노드 사이에 접속되며, 게이트가 상기 제 1 노드에 연결된 제 6 NMOS 트랜지스터로 구성된 것을 특징으로 하는 고전압 발생기.
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