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KR200193597Y1 - 천이 검출 장치 - Google Patents

천이 검출 장치 Download PDF

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KR200193597Y1
KR200193597Y1 KR2019970043066U KR19970043066U KR200193597Y1 KR 200193597 Y1 KR200193597 Y1 KR 200193597Y1 KR 2019970043066 U KR2019970043066 U KR 2019970043066U KR 19970043066 U KR19970043066 U KR 19970043066U KR 200193597 Y1 KR200193597 Y1 KR 200193597Y1
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output terminal
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노재승
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김영환
현대전자산업주식회사
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    • G11C29/50—Marginal testing, e.g. race, voltage or current testing
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    • G—PHYSICS
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    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
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    • G—PHYSICS
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    • G11C7/1066—Output synchronization

Landscapes

  • Static Random-Access Memory (AREA)
  • Manipulation Of Pulses (AREA)

Abstract

본 고안은 신호 천이 검출을 위해 적은 수의 논리 소자와 적은 스테이지 수를 사용하여 레이아웃 면적을 줄인 천이 검출 장치를 제공하기 위한 것으로서, 이를 위해 본 고안은 입력 신호의 천이를 검출하여 천이 검출 신호를 생성하는 천이 검출 장치에 있어서, 상기 입력 신호를 지연하여 출력하는 지연 수단; 상기 지연 수단의 출력단 신호를 반전하는 반전 수단; 상기 지연 수단의 출력단과 상기 반전 수단의 출력단 간에 직렬 접속되며 각 게이트로 상기 입력 신호를 입력받는 피모스트랜지스터 및 엔모스트랜지스터를 포함하고, 상기 천이 검출 신호는 상기 피모스트랜지스터와 상기 엔모스트랜지스터의 공통 드레인단으로부터 출력된다.

Description

천이 검출 장치
본 고안은 회로 설계에 관한 것으로서, 특히 입력 신호의 천이를 검출하여 천이 신호를 발생하는 천이 발생 장치에 관한 것이다.
시스템 내부를 제어하는 제어 신호는 외부로부터 직접 인가되는 경우보다 많은 경우에 있어서 외부 신호를 이용하여 내부에서 발생되어 사용된다. 예를 들자면, 메모리에서의 프리차지(precharge) 신호, 출력 인에이블 신호(output enable), 주소 인에이블 신호(address enable) 등이 있다. 이러한 내부 제어 신호의 발생 방법 중 하나가 클럭 신호의 "하이(High)"에서 "로우(Low)")로, 혹은 "로우"에서 "하이"로 천이되는 때를 검출하여, 그 순간에 제어 신호를 발생시키는 것이다. 이를 위한 본 고안은 신호의 천이를 검출하기 위한 장치에 관한 것이다.
도 1은 종래의 일실시예인 천이 검출 회로를 도시한 것으로서, 신호(A)를 입력받아 신호의 "로우"에서 "하이"로의 천이를 검출하는 로우 투 하이(Low To High) 검출부(100), 신호를 입력받아 신호의 "하이"에서 "로우"로의 천이를 검출하는 하이 투 로우(High To Low) 검출부(110) 및 상기 두 감지부로부터 받은 신호를 이용하여 천이 검출 신호(OUT)를 출력하는 출력부(120)로 이루어진다.
로우 투 하이 검출부(100)는 입력 신호(A)와 하이 투 로우 검출부(110)로부터 피드백되는 신호를 입력받는 부정논리곱게이트(102) 및 상기 부정논리곱게이트(102)로부터의 출력 신호를 지연하는 제1 지연부(101)로 구성되며, 입력 신호(A)가 "로우"레벨에서 "하이"레벨로 천이할 때를 감지 검출한 신호를 출력부(120)로 내보낸다.
하이 투 로우 검출부(110)는 입력 신호(A)와 로우 투 하이 검출부(100)의 제1 지연부(101)로부터 피드백되는 신호를 입력받는 부정논리곱게이트(112) 및 상기 부정논리곱게이트(112)로부터의 출력 신호를 지연하는 제2 지연부(111)로 구성되며, 입력 신호(A)가 "하이"레벨에서 "로우"레벨로 천이할 때를 감지 검출한 신호를 출력부(120)로 내보낸다.
출력부(120)는 상기 두 검출부(100, 110)로부터의 출력 신호를 부정논리곱하는 부정논리곱게이트(121) 및 인버터(122)로 구성된다.
이러한 종래의 천이 검출 회로의 문제점은 각 검출부(100, 110)가 다수의 논리 소자로 구성되어 전체 레이아웃(Layout) 시 큰 면적을 차지한다는 것이다. 예를 들어 128K × 8 의 구조를 갖는 메모리의 경우 어드레스의 수가 17개인데, 이때 각 어드레스의 천이 검출을 위해 17개의 천이 검출 회로가 필요하게 되어 이에 따른 전체 메모리의 면적에 큰 영향을 끼치게 된다.
또한, 종래의 천이 검출 회로는 두 개의 부정논리곱게이트(102, 121 또는 112, 121)와 한 개의 인버터(122)를 통해 최종 천이 검출 신호(OUT)를 출력함으로써, 천이 검출 신호(OUT)의 출력까지 필요한 스테이지(stage) 수가 많다는 문제점이 있다.
본 고안은 상기와 같은 문제점을 해결하기 위하여 안출된 것으로서, 신호 천이 검출을 위해 적은 수의 논리 소자와 적은 스테이지 수를 사용하여 레이아웃 면적을 줄인 천이 검출 장치를 제공하는데 그 목적이 있다.
도 1은 종래의 일실시예인 천이 검출 회로도.
도 2a는 본 고안의 일실시예인 천이 검출 회로도.
도 2b는 입력 신호와 지연부의 출력단 신호에 대한 신호 파형도.
도 3은 본 고안의 일실시예인 천이 검출 장치에 대한 시뮬레이션도.
도 4는 본 고안의 천이 검출 회로를 비동기 메모리에 적용할 경우 얻을 수 있는 면적 이득을 설명하기 위한 블록도.
* 도면의 주요 부분에 대한 설명
200 : 지연부 I1, I2 : 인버터
상기 목적을 달성하기 위한 본 고안은 입력 신호의 천이를 검출하여 천이 검출 신호를 생성하는 천이 검출 장치에 있어서, 상기 입력 신호를 지연하여 출력하는 지연 수단; 상기 지연 수단의 출력단 신호를 반전하는 반전 수단; 상기 지연 수단의 출력단과 상기 반전 수단의 출력단 간에 직렬 접속되며 각 게이트로 상기 입력 신호를 입력받는 피모스트랜지스터 및 엔모스트랜지스터를 포함하여 이루어지고, 상기 천이 검출 신호는 상기 피모스트랜지스터와 상기 엔모스트랜지스터의 공통 드레인단으로부터 출력되는 천이 검출 장치를 포함하여 이루어진다.
이하, 첨부된 도면을 참조하여 본 고안을 상세히 살펴본다.
도 2a는 본 고안의 일실시예인 천이 검출 회로로서, 입력 신호(A)를 입력받아 지연하여 출력하는 지연부(200), 지연부(200)의 출력단 신호(B)를 반전하여 출력하는 인버터(I1), 지연부(200)의 출력단과 인버터(I1)의 출력단 간에 직렬 접속되며 게이트로 입력 신호(A)를 각각 입력받는 피모스트랜지스터(P1), 엔모스트랜지스터(N1), 및 피모스트랜지스터(P1)와 엔모스트랜지스터(N1)의 공통 드레인단(D)으로부터 출력되는 신호가 각 트랜지스터의 동작 특성상 약한(weak) 신호이므로 반전하여 정확한 최종 천이 신호(OUT)를 강하게 구동하는 인버터(I2)로 구성된다.
도 2b는 입력 신호(A)와 지연부(200)의 출력단 신호(B)의 신호 파형도로서, 각 신호 레벨에 따라 5개의 구간으로 나누어진다. 즉, 입력 신호(A)와 지연부(200)의 출력단 신호(B)가 모두 "로우"레벨인 제1 구간, 입력 신호(A)의 "로우"레벨에서 "하이"레벨로의 천이로 인해 발생되며, 입력 신호(A)는 "하이"레벨이고, 지연부(200)의 출력단 신호(B)는 계속해서 "로우"레벨을 유지하는 제2 구간, 입력 신호(A)와 지연부(200)의 출력단 신호(B)가 모두 "하이"레벨인 제3 구간, 입력 신호(A)의 "하이"레벨에서 "로우"레벨로의 천이로 인해 발생되며, 입력 신호(A)는 "로우"레벨이고, 지연부(200)의 출력단 신호(B)는 계속해서 "하이"레벨을 유지하는 제4 구간, 및 입력 신호(A)와 지연부(200)의 출력단 신호(B)가 모두 "로우"레벨인 제5 구간으로 이루어진다. 제2 구간 및 제4 구간은 입력 신호(A)의 천이가 지연부(200)를 통해 지연된 결과로 생겨나는 구간이며, 지연된 시간만큼 입력 신호(A)와 지연부(200)의 출력단 신호(B)가 서로 다른 레벨의 값을 유지한다.
도 2a 및 도 2b를 통해 본 고안의 동작을 상세히 설명한다.
먼저, 제1 구간에서 입력 신호(A)와 지연부(200)의 출력단 신호(B)가 모두 "로우"레벨 상태를 유지함으로써, 피모스트랜지스터(P1)가 턴-온(turn-on)되어 피모스트랜지스터(P1)의 전달 특성 상 "로우"레벨의 지연부(200) 출력단 신호(B)가 공통 드레인단(D)에 약하게 전달된다.
다음으로, 제2 구간에서 입력 신호(A)는 "하이"레벨이고, 지연부(200)의 출력단 신호(B)는 계속해서 "로우"레벨 상태를 유지함으로써, 피모스트랜지스터(P1)는 턴-오프(turn-off)되고, 엔모스트랜지스터(N1)는 턴-온되어 엔모스트랜지스터(N1)의 전달 특성 상 인버터(I1)를 통해 반전된 "하이"레벨의 지연부(200) 출력단 신호(B)가 공통 드레인단(D)에 약하게 전달된다.
다음으로, 제3 구간에서 지연부(200)의 출력단 신호(B)가 "하이" 레벨로 천이하고, 입력 신호(A) 역시 계속 "하이"레벨을 유지함으로써 피모스트랜지스터(P1)는 턴-오프되고, 엔모스트랜지스터(N1)는 턴-온되어 인버터(I1)를 통해 반전된 "로우"레벨의 지연부(200) 출력단 신호(B)가 공통 드레인단(D)에 전달된다.
다음으로, 제4 구간에서 입력 신호(A)는 "로우"레벨이고, 지연부(200)의 출력단 신호(B)는 계속해서 "하이"레벨을 유지함으로써, 피모스트랜지스터(P1)는 턴-온되고, 엔모스트랜지스터(N1)는 턴-오프되어 "하이"레벨의 지연부(200) 출력단 신호(B)가 공통 드레인단(D)에 전달된다.
다음으로, 제5 구간에서 입력 신호(A)와 지연부(200)의 출력단 신호(B)가 모두 "로우"레벨 상태를 유지함으로써, 피모스트랜지스터(P1)가 턴-온(turn-on)되어 피모스트랜지스터(P1)의 전달 특성 상 "로우"레벨의 지연부(200) 출력단 신호(B)가 공통 드레인단(D)에 약하게 전달된다.
이와 같은 동작으로부터, 입력 신호(A)의 천이 부분, 즉 제2 구간 및 제4 구간에서 피모스트랜지스터(P1)와 엔모스트랜지스터(N1)의 공통 드레인단(D)에 "하이"레벨 신호가 발생됨을 알 수 있다.
마지막으로, 각각의 엔모스트랜지스터(N1) 및 피모스트랜지스터(P1)가 "하이"레벨 및 "로우"레벨 신호에 대한 전달 특성이 불량함으로, 인버터(I2)를 통해 공통 드레인단(D) 신호를 강하게 구동하여 최종 천이 검출 신호(OUT)를 발생한다.
도 3은 본 고안의 일실시예인 천이 검출 장치에 대한 시뮬레이션도로서, 이를 통해 "로우"레벨에서 "하이"레벨로, "하이"레벨에서 "로우"레벨로 입력 신호(A)가 천이될 경우, 천이 검출 신호(OUT)로 "로우"레벨의 원-샷 펄스(one-shot pulse)가 출력되어 입력 신호(A)의 천이를 검출할 수 있음을 보여준다.
도 4는 본 고안의 천이 검출 장치를 비동기 메모리(asynchronous memory)에 적용할 경우 얻을 수 있는 면적 이득을 설명하기 위한 블록도이다.
일반적인 비동기 메모리의 블록 구조가 도 4와 같이 디코더 블록(400), 메모리 셀 블록(410), 출력단 블록(420) 및 주소 천이 블록(440)으로 구성된다고 했을 때, 각 블록의 면적요소(X, Y, Z, X')을 살펴본다.
비동기 메모리에서의 주소 천이 검출 블록은 주소의 각 비트를 입력받는 블록으로, 주소 비트의 증가에 따라 길이 "X"가 선형적으로 증가하며, 이에 따라 전체 메모리 면적도 증가됨을 알 수 있다. 메모리 셀의 면적은 불변으로 가정하여 Y와 Z는 줄일 수 없는 면적 요소라 하고, X는 주소 천이 블록(440)의 크기(X')에 따라 가변될 수 있다. 예를 들어, 비동기 1024 × 10 메모리, 즉 10비트의 주소를 갖는 메모리를 설계할 때 디코더 블록(400)의 면적은 할당된 면적 X × Z에 비해서 차지 면적이 적다. 따라서, 이로 인한 디코더 블록(400) 내의 리던던트(redundant) 면적이 발생하여, 입력 주소가 증가함에 따라 낭비 면적이 선형적으로 증가된다. 이러한 낭비 면적을 제거하기 위해, 본 고안의 천이 회로 검출 장치를 적용하여 디코더 블록(400)을 약 50%이상 면적 감소 시키고, 이에 따른 전체 메모리의 면적 감소와 효율적인 공간 활용을 가능하게 한다. 또한, 최적의 레이 아웃 결과를 얻을 수 있는 효과가 있다.
이상에서 설명한 본 고안은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 고안의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 고안이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
상기와 같이 이루어지는 본 고안은, 단일 모스트랜지스터와 인버터를 통해 천이 검출 신호를 생성함으로써 종래보다 훨씬 적은 수의 스테이지로 천이 검출이 가능하고, 또한 24개의 트랜지스터를 10개의 트랜지스터로 줄여 천이 검출 장치를 구현함으로써 구현 면적에 있어 약 60% 정도의 면적 이득을 얻을 수 있는 효과가 있다. 결과적으로, 메모리와 같은 반도체 장치에 본 고안의 천이 검출 장치를 적용하였을 경우 전체 레이 아웃 면적을 획기적으로 줄일 수 있다.

Claims (4)

  1. 입력 신호의 천이를 검출하여 천이 검출 신호를 생성하는 천이 검출 장치에 있어서,
    상기 입력 신호를 지연하여 출력하는 지연 수단;
    상기 지연 수단의 출력단 신호를 반전하는 반전 수단;
    상기 지연 수단의 출력단과 상기 반전 수단의 출력단 간에 직렬 접속되며 각 게이트로 상기 입력 신호를 입력받는 피모스트랜지스터 및 엔모스트랜지스터
    를 포함하여 이루어지고, 상기 천이 검출 신호는 상기 피모스트랜지스터와 상기 엔모스트랜지스터의 공통 드레인단으로부터 출력되는 천이 검출 장치.
  2. 제 1 항에 있어서,
    상기 피모스트랜지스터와 상기 엔모스트랜지스터의 공통 드레인단으로부터 출력되는 신호를 증폭하여 상기 천이 검출 신호로 출력하는 출력 수단을 더 포함하여 이루어지는 천이 검출 장치.
  3. 제 2 항에 있어서,
    상기 출력 수단은
    인버터임을 특징으로 하는 천이 검출 장치.
  4. 제 1 항에 있어서,
    상기 지연 수단은
    짝수개의 인버터로 이루어지는 것을 특징으로 하는 천이 검출 장치.
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