KR0129478Y1

KR0129478Y1 - 멀티플렉스드 아날로그 컴포넌트 방송에서의 프레임 판별회로

Info

Publication number: KR0129478Y1
Application number: KR2019920023833U
Authority: KR
Inventors: 한흥수
Original assignee: 윤종용; 삼성전자주식회사
Priority date: 1992-11-30
Filing date: 1992-11-30
Publication date: 1998-12-15
Also published as: KR940014036U

Abstract

이 고안은 라인 동기 워드를 이용하여 프레임을 판별하는 것으로서, 라인 동기 워드중 제2워드를 검출하는 제2워드 검출부와 제1워드를 검출하는 제1워드 검출부에서 각각 1라인의 데이타를 받아들여 제1워드인지 제2워드인지를 검출한 후 검출된 라인 동기 워드를 1H만큼 지연시키고 검출된 다음 라인에서 전 라인과 같은 동기신호가 같은 위치에서 존재하는지 판단한 후 그 다음 라인에서의 라인 동기 워드를 또 검출하여 이것이 전 라인의 라인 동기 워드와 보수 관계인지 판단한 후 1H 기간동안 다시 지연시켜 다음 라인에서 역시 같은 위치, 같은 값을 갖는지 판단하고 이러한 동작이 622라인에서 625라인까지 4라인에 걸쳐 이루어졌을때 최종적으로 판단되는 신호로서 625라인에 존재하는 프레임 동기신호가 입력될 때마다 레벨을 반전시켜 짝수 프레임과 홀수 프레임을 판별하도록 함으로써 회로가 단순해지고 에러가 감소한다.

Description

멀티플렉스드 아날로그 컴포넌트 방송에서의 프레임 판별 회로

제1도는 라인 및 프레임에서의 라인 동기 워드를 나타낸 테이블.

제2도는 이 고안에 따른 MAC 방송에서의 프레임 판별회로를 나타낸 블럭도.

제3도는 상기 제2도의 제1워드 검출부의 상세 블럭도.

제4도는 상기 제2도의 제2워드 검출부의 상세 블럭도.

제5도는 상기 제2도의 카운터부의 상세 블럭도.

제6도는 짝수 프레임의 622번째 라인에서 제2워드 검출시의 동작 타이밍도.

제7도는 짝수 프레임의 623번째 라인에서 제2워드 검출시의 동작 타이밍도.

제8도는 짝수 프레임의 624번째 라인에서 제1워드 검출시의 동작 타이밍도.

제9도는 짝수 프레임의 625번째 라인에서 제1워드 검출시의 동작 타이밍도.

제10도는 625번째 라인에서 프레임 동기신호 검출시의 동작 타이밍도이다.

* 도면의 주요부분에 대한 부호의 설명

100 : 제1워드 검출부 200 : 제2워드 검출부

300 : 제1카운터부 400 : 제2카운터부

500 : 제3카운터부 600 : 프레임 판별 출력부

101,201 : 쉬프트 레지스터 105,205,310,311 : 낸드 게이트

102,103,104,202,203,204,304,~309,I1 : 인버터 301,302,303 : 카운터

313 : 앤드 게이트 OR1,OR2,OR3,312 : 오아 게이트

314 : 플립플롭

이 고안은 멀티플렉스드 아날로그 컴포넌트(Multiplexed Analog Components : 이하, MAC이라 칭함.)에 관한 것으로서, 더욱 상세하게는 MAC 방송의 라인 동기 워드를 이용하여 짝수 프레임(Even Frame)과 홀수 프레임(Odd Frame)을 검출하는 MAC방송에서의 프레임 판별회로에 관한 것이다.

현재 유럽에서 새롭게 부각되고 있는 D2-MAC 및 HD-MAC 방송 방식에서 1프레임은 625라인으로 구성되고, 각 프레임은 2개의 필드를 가진다. 그리고, 각각의 필드에 있어서, 처음 22라인(1-22라인, 313-334라인)은 수직 블랭킹에 이용되고, 288라인(23-309라인, 335-621라인)은 화상 정보를 전달하는데 이용되며, 한 라인(312라인,623라인)은 비데오 테스트 신호를 전달하는데 이용된다. 그리고, 624라인은 회색,흰색 그리고, 검은색을 나타내는 기준신호와 클램프 메이커를 제공하는 데이타를 포함한다. 한편, 625라인은 디지탈 정보만을 전달한다. 즉, 1비트의 복조기 런 인(Demodulator run in), 6비트의 라인 동기 워드(W1 또는 W2), 32비트의 클럭 런 인, 64비트의 프레임 동기 워드로 이루어진다. 또한, 각 라인은 라인을 동기화하는 6비트의 라인 동기 워드로 시작된다.

한편, 라인마다 라인 동기 워드의 연속이 다르며, 짝수 프레임과 홀수 프레임에 따라 연속하는 순서가 다르다. 제1도는 라인 번호와 짝ㆍ홀수 프레임에 따른 라인 동기 워드의 순서를 나타낸 테이블로서, 짝수 프레임은 제1워드, 제2워드, 제1워드, 제2워드,.....,제2워드, 제2워드, 제1워드, 제1워드(W1W2W1W2.....W2W2W1W1), 홀수 프레임은 제2워드, 제1워드, 제2워드, 제1워드,.....,제1워드, 제1워드, 제2워드, 제2워드(W2W1W2W1.....W1W1W2W2)의 순으로 된다. 그리고, 상기와 같이 한 프레임의 622,623라인과 624,625라인의 라인 동기 워드는 항상 같다.

이때, 제1워드는 001011이고, 제2워드는 상기 제1워드에 1의 보수를 취한 값 즉, 110100이다.

또한, 홀수 프레임에서는 R-Y,B-Y,R-Y,B-Y,....순으로 색차신호가 라인마다 송신되고, 짝수 프레임에서는 B-Y,R-Y,B-Y,R-Y,....순으로 색차신호가 라인마다 송신되며, 수신측에서는 전송되는 색차신호가 R-Y인지 B-Y인지를 검출하여 컬러재생을 하여야 한다. 따라서, 수신측에서는 전송되는 프레임이 짝수 프레임인지 홀수 프레임인지를 판별한 필요가 있다.

이때, 짝ㆍ홀수 프레임을 판별하는 방법으로서 프레임 동기 워드를 검출하여 판별하는 방법이 있다. 그러나, 이 방법은 64비트를 모두 검출하여야 하므로 에러가 있을 수 있고 또한, 상기 프레임 동기 워드는 랜덤하게 들어오므로 회로가 복잡해지는 문제점이 있다.

이 고안은 이러한 문제점을 해결하기 위한 것으로서, 이 고안의 목적은 622라인에서 625라인까지의 라인 동기 워드를 검출하여 1H 지연된 신호와 4라인 동기 워드를 비교하여 비교한 결과가 일치할 경우 이것을 이용하여 프레임을 판별하는 MAC 방송에서의 프레임 판별 회로를 제공함에 있다.

이러한 목적을 달성하기 위한 이 고안의 특징은, 622라인에서 625라인까지의 라인 동기 워드를 하나의 수평 라인 기간과 비교하여 4개의 라인 동기 워드가 일정한 간격으로 연속으로 검출이 되었을때 그 다음에 들어올 프레임이 짝수인지 홀수인지를 검출된 신호에 의해 판별하는 MAC 방송에서의 프레임 판별 회로에 있다.

이하, 이 고안에 따른 일실시예를 첨부된 도면을 참조하여 상세히 설명하면 다음과 같다.

제2도는 이 고안에 따른 MAC 방송에서의 프레임 판별 회로의 일실시예를 나타낸 블럭도로서, 라인 동기 워드의 타입이 제1워드(W1)인지를 검출하는 제1워드 검출부(100)와, 라인 동기 워드의 타입이 제2워드(W2)인지를 검출하는 제2워드 검출부(200)와, 상기 제2워드 검출부(200)의 출력단(P1)이 동기 입력단(SYNC)과 접속되어 상기 제2워드 검출부(200)의 출력을 1H 지연시키는 제1카운터부(300)와, 상기 제1카운터부(300)의 출력단(P3)과 제2워드 검출부(200)의 출력단(P1)에서 출력되는 로직신호를 논리합하는 제1오아 게이트(OR1)와, 상기 제1오아 게이트(OR1)의 출력단(P4)이 동기 입력단(SYNC)에 접속되어 상기 제1오아 게이트(OR1)의 출력을 1H 지연시키는 제2카운터부(400)와, 상기 제2카운터부(400)의 출력단(P5)과 제1워드 검출부(100)의 출력단(P2)에서 출력되는 로직신호를 논리합하는 제2오아 게이트(OR2)와, 상기 제2오아 게이트(OR2)의 출력단(P6)이 동기 입력단(SYNC)에 접속되어 상기 제2오아 게이트(OR2)의 출력을 1H 지연시키는 제3카운터부(500)와, 상기 제3카운터부(500)의 출력단(P7)과 제1워드 검출부(100)의 출력단(P2)에서 출력되는 로직 신호를 논리합하는 제3오아 게이트(OR3)와, 클리어단에는 상기 제3오아 게이트(OR3)의 출력단(P8)이 연결되고 클럭단에는 프레임 동기신호(FRAME_SYNC)단이 연결되어 상기 프레임 동기신호(FRAME_SYNC)의 입력에 따라 프레임 판별신호를 출력하는 프레임 판별 출력부(600)로 구성된다.

제3도는 상기 제1워드 검출부(100)의 상세한 블럭도로서, 클럭단에는 상기 내부 클럭단(CK10M)이 연결되고 A,B 입력단에는 공통으로 데이타 입력단(DAT_I)이 연결되어 입력되는 1 라인의 데이타를 병렬 데이타로 변환하는 쉬프트 레지스터(101)와, 상기 쉬프트 레지스터(101)의 제1, 제2, 제4출력(Q0,Q1,Q3)과 인버터(102,103,104)를 통한 제3, 제5, 제6출력(Q2,Q4,Q5)을 입력으로 제공받아 제1워드(W1)(001011)가 되는 순간 로우레벨의 신호를 출력하는 낸드 게이트(105)로 구성된다.

제4도는 상기 제2워드 검출부(200)의 상세한 블럭도로서, 클럭단에는 상기 내부 클럭단(CK10M)이 연결되고 A,B 입력단에는 공통으로 데이타 입력단(DAT_I)이 연결되어 입력되는 데이타를 병렬 데이타로 변환하는 쉬프트 레지스터(201)와, 상기 쉬프트 레지스터(201)의 제3, 제5, 제6출력(Q2,Q4,Q5)과 인버터(202,203,204)를 통한 제1, 제2, 제4출력(Q0,Q1,Q3)을 입력으로 제공받아 제2워드(W2)(110100)가 되는 순간 로우레벨의 신호를 출력하는 낸드 게이트(205)로 구성된다.

제5도는 648비트를 카운트하는 상기 제1카운터부(300)의 상세한 블럭도로서, 상기 제2워드 검출부(200)의 출력단과 접속된 동기 입력단(SYNC)에 일단자가 연결되는 앤드 게이트(313)와, 상기 동기 입력단(SYNC)에 클리어단이 연결되어 상기 제2워드 검출부(200)로부터 로우신호가 입력되는 순간 클리어되어출력을 하이로 만드는 D 타입의 플립플롭(314)과, 상기 앤드 게이트(313)의 출력단에 동기 리셋단(_SR)이 연결되어 상기 제2워드 검출부(200)로부터 로우신호가 입력되면 그 순간에 상기 앤드 게이트(313)를 통해 클리어된 후 카운트를 시작하는 제1, 제2, 제3카운터(301,302,303)와, 상기 제1 내지 제3카운터(301,302,303)의 출력단에 연결되어 카운팅을 시작한 후 646비트째가 되는 시점에서 로우신호를 출력하는 인버터(304~309), 낸드 게이트(310,311) 및 오아 게이트(312)로 구성된다.

이때, 상기 오아 게이트(312)의 출력단은 상기 플립플롭(314)의 클럭단에도 연결되고 상기 플립플롭(314)의출력단은 D입력단으로 피드백 된다.

그리고, 1H(수평기간)는 64㎲이고, 648비트인데 상기 제1 내지 제3카운터에서 646비트만 카운트를 하게 된다. 그 이유는, 앤드 게이트(313)와 플립플롭(314)에서 1비트 지연이 생기고 나머지 게이트들에 의해 1비트 지연이 생기기때문에 실험에 의해 2비트를 제외한 646비트만 카운트하게 되면 상기 오아 게이트(312)는 648비트후에 로우 신호를 출력하게 된다.

상기 제2, 제3카운터부(400,500)의 구성은 상기 제1카운터부(300)의 구성과 동일하므로 생략한다.

제6도는 검출된 라인 동기 워드가 제2워드(W2) 타입일때의 동작 상태를 나타낸 파형도이고, 제7도는 상기 제2워드(W2)가 연속으로 검출되었을때의 동작상태를 나타낸 파형도이고, 제8도는 상기 제7도의 제2워드(W2)가 검출된 후 제1워드(W1)가 연속으로 검출되었을때의 동작상태를 나타낸 파형도이고, 제9도는 제1워드(W1)가 상기 제8도의 제1워드(W1)의 연속으로 검출되었을때의 동작상태를 나타낸 파형도이고, 제10도는 라인 동기 워드의 타입이 W2W2W1W1의 순으로 검출되었을때의 최종 출력상태를 나타낸 파형도이다.

이때, (a)는 내부 클럭(CK10M)이고, (b)는 제1 및 제2워드 검출부(100,200)의 데이타 입력단(DAT_I)에 라인 단위로 입력되는 데이타의 일실시예를 나타낸 타이밍도이고, (c)는 상기 프레임 판별 출력부(600)의 클럭단으로 제공되는 프레임 동기신호(FRAME_SYNC)를 나타낸 타이밍도이고, (d)는 상기 프레임 판별 출력부(600)의 프레임 판별 출력단(FRM_DET)의 상태를 나타낸 타이밍도이고, (e)는 제2워드 검출부(200)의 출력신호(P1)를 나타낸 타이밍도이고, (f)는 제1워드 검출부(100)의 출력신호(P2)를 나타낸 타이밍도이고, (g)는 제1카운터부(300)의 출력신호(P3)를 나타낸 타이밍도이고, (h)는 제1오아 게이트(OR1)의 출력신호(P4)를 나타낸 타이밍도이고, (i)는 제2카운터부(400)의 출력신호(P5)를 나타낸 타이밍도이고, (j)는 제2오아 게이트(OR2)의 출력신호(P6)를 나타낸 타이밍도이고, (k)는 제3카운터부(500)의 출력신호(P7)를 나타낸 타이밍도이고, (l)는 제3오아 게이트(OR1)의 출력신호(P8)를 나타낸 타이밍도이다.

이와같이 구성된 이 고안은 한 프레임의 끝을 알리기 위해서 622라인과 623라인의 라인 동기 워드의 타입이 같고 624라인과 625라인의 라인 동기 워드의 타입이 같다.

즉, 짝수 프레임에서 622라인에서 625라인까지의 라인 동기 워드의 연속은 W2W2W1W1이고, 홀수 프레임에서 622라인에서 625라인까지의 라인 동기 워드의 연속은 W1W1W2W2이며, 이 고안은 짝수 프레임이 전송되는 경우를 가정한다.

한편, 데이타 입력단(DAT_I)을 통해 라인 단위로 데이타가 제1워드 검출부(100) 및 제2워드 검출부(200)의 쉬프트 레지스터(101,201)의 A,B 입력단으로 입력되면 상기 쉬프트 레지스터(101,201)는 내부 클럭(CK10M)에 맞춰 병렬 데이타로 전환시킨다.

이때, 입력되는 데이타가 제1워드(W1=001011) 타입이면 제1워드 검출부(100)의 낸드 게이트(105)의 출력은 001011이 되는 순간 로우가 되고, 제2워드(W2=110100) 타입이면 제2워드 검출부(200)의 낸드 게이트(205)의 출력은 110100이 되는 순간 로우가 되며, 그외에는 하이 상태가 된다.

이때, 입력되는 라인이 622라인째이고 짝수 프레임이라면, 라인 동기 워드의 타입은 제2워드(W2)이므로 제6도(f)와 같이 상기 제1워드 검출부(100)의 출력(P1)은 하이가 되고 제6도(e)와 같이 제2워드 검출부(200)의 출력(P1)은 110100이 되는 순간에 로우가 된다.

그리고, 상기 제2워드 검출부(200)의 출력(P1)은 상기 제2워드 검출부(200)의 로우 출력을 1H동안 지연시키는 제1카운터부(300)의 동기 입력단(SYNC)으로 제공된다.

이때, 상기 동기 입력단(SYNC)에는 앤드 게이트(313)의 일단자와 플립플롭(314)의 클리어단이 접속되므로 상기 동기 입력단(SYNC)으로 로우 신호가 입력되는 순간 상기 앤드 게이트(313)는 로우신호를 출력하여 제1 내지 제3카운터(301,302,303)를 리셋시키고, 상기 플립플롭(314)도 클리어되어 출력를 하이로 만들어 상기 앤드 게이트(313)의 또다른 단자와 상기 플립플롭(314)의 D 입력단자로 피드백 시킨다.

이후, 제1 내지 제3카운터(301,302,303)는 내부 클럭(CK10M)에 맞춰 카운터 동작을 시작한다.

상기 제1 내지 제3카운터(301,302,303)는 병렬 연결되며, 제1카운터(301)는 최상위 4비트, 제2카운터(302)는 중간 4비트, 제3카운터(303)는 최하위 2비트에 해당되어 카운트를 수행한다.

이때, 646비트를 카운트하기 위하여 상기 제1카운터(301)의 제1 및 제4출력단(Q0,Q3)과 제2카운터(302)의 제1 내지 제3출력단(Q0,Q1,Q2)과 제3카운터(303)의 제1출력단(Q0)에는 인버터(304~309)가 각각 연결되어 상기 출력들을 반전시킨다.

따라서, 상기 제1 내지 제3카운터(301,302,303)의 출력 또는 상기 인버터들(304~309)의 출력을 입력으로 제공받는 낸드 게이트(310,311)는 0110000110(512+128+4+2=646비트)가 카운트되는 순간 로우신호를 출력하고, 상기 낸드 게이트(310,311)의 출력을 입력으로 제공받는 오아 게이트(312)도 상기 낸드 게이트(310,311)의 출력이 모두 로우이면 로우신호를 출력한다.

이때, 1H(수평기간)는 64㎲이고, 648비트인데 상기 제1 내지 제3카운터에서 646비트만 카운트하는 것은 앤드 게이트(313)와 플립플롭(314)에서 1비트 지연이 생기고 나머지 게이트들에 의해 1비트 지연이 생기기 때문에 2비트를 제외한 646비트만 카운트하는 것으로서, 상기 오아 게이트(312)는 648비트후(즉 1H 지연된 후)에 로우신호를 출력하게 된다.

그리고, 상기 오아 게이트(312)의 출력은 플립플롭(314)의 클럭단으로 제공되어 상기 동기 입력단(SYNC)으로부터 다시 로우신호가 입력되지 않는한 상기 제1 내지 제3카운터를 클리어시킨다. 그리고, 상기 오아 게이트(312)의 출력은 제2도의 제1오아 게이트(OR1)의 일단자에도 출력된다.

이때, 상기에서 현재 입력되는 프레임이 짝수 프레임이고 622번째 라인이 입력되었다고 가정하므로 623번째 라인도 W2의 라인동기신호를 가지기 때문에 제7도(b)와 같이 입력되면 상기 제2워드 검출부(200)에서는 연속하여 제7도(e)와 같이 로우신호를 상기 제1오아 게이트(OR1)의 또다른 단자로 출력한다.

상기 제1오아 게이트(OR1)는 제2워드 검출부(200)의 출력(제7도(e))과 제1카운터부(300)의 출력(제7도(g))이 모두 로우이므로 제7도(h)와 같이 로우신호를 출력한다.

그리고, 상기 제1오아 게이트(OR1)에서 출력되는 로우신호는 제2카운터부(400)의 동기 입력단(SYNC)으로 입력되어 상기 제2카운터부(400)의 제1 내지 제3카운터를 클리어시킨 후 카운팅 동작을 수행하게 한다.

이때, 만일 623번째의 라인 동기 워드가 제2워드(W2)가 아니었다면 상기 제1오아 게이트(OR1)의 출력은 하이가 될것이고, 따라서, 상기 제2카운터부(400)를 동작시키지 않을 것이다. 즉, 제1오아 게이트(OR1)의 출력이 로우가 되는 경우는 라인동기 워드가 W2로서 연속하여 입력될때 뿐이다.

한편, 상기 제1오아 게이트(OR1)의 출력이 로우가 되어 상기 제2카운터부(400)를 동작시키면 상기 제2카운터부(400)는 648비트를 센후 648번째 비트에서 제8도(i)와 같이 로우신호를 제2오아 게이트(OR2)의 일단자로 출력(P5)한다.

이와동시에 제1워드 검출부(100)에서는 현재 입력되는 데이타 중에서 제1워드(W1)신호(=001011, 624번째의 라인동기워드)를 검출하여 제8도(f)와 같이 로우신호를 제2오아 게이트(OR2)의 또다른 단자(P2)로 출력한다.

이때, 입력되는 프레임이 짝수 프레임이고 624번째 라인이라면 그 라인 동기워드는 반드시 제1워드(W1)이어야 하며, 제1워드 검출부(100)는 그것을 검출하여 로우신호를 출력하게 되므로, 상기 제2오아 게이트(OR2)는 제1워드(W1)가 검출되는 순간 제8도(j)와 같이 로우신호를 출력하게 된다.

상기 제2오아 게이트(OR2)의 출력(P6)은 제3카운터부(500)의 동기 입력단(SYNC)으로 제공되고, 상기 제2오아 게이트(OR2)의 출력이 로우가 되는 순간 상기 제3카운터부(500)의 제1 내지 제3카운터는 클리어된후 카운트 동작을 하게 되고 648번째 비트에서 제9도(k)와 같이 로우신호를 제3오아 게이트(OR3)의 일단자로 출력한다.

마찬가지로, 짝수 프레임이면서 625번째 라인이 입력된다면 제1도의 테이블에서처럼 라인 동기 워드는 반드시 제1워드(W1)가 되어야 하기 때문에 제1워드 검출부(100)의 출력은 제9도(f)에서와 같이 제1워드(W1=001011)가 되는 순간 로우가 되어 상기 제3오아 게이트(OR3)의 또다른 단자로 출력되고, 상기 제3오아 게이트(OR3)의 출력은 제9도(l)와 같이 로우신호를 출력하게 된다.

그리고, 상기 제3오아 게이트(OR3)에서 출력되는 로우신호는 프레임 판별 출력부(600)의 플립플롭의 클리어 단자(_CLR)로 출력되어 플립플롭을 클리어시켜 프레임 판별 출력단(FRM_DET)으로 로우신호가 출력되게 한 후, 625번째 라인에 존재하는 프레임 동기 검출신호(FRAME_SYNC)가 제10도(c)에서와 같이 로우에서 하이로 되는 시점에서 상기 프레임 판별 출력단(FRM_DET)을 제10도(d)에서와 같이 하이상태로 다음 프레임 동기 검출신호(FRAME_SYNC)가 입력될 때까지 유지시킨다.

이 하이 상태가 유지되는 동안은 짝수 프레임 다음에 오는 프레임에 해당되므로 바로 홀수 프레임을 알리는 신호가 된다.

한편, 상기 프레임 판별 출력단(FRM_DET)이 로우인 기간동안은 짝수 프레임을 알리게 되어 비데어 처리부에서 상기 프레임 판별 출력단(FRM_DET)의 신호에 따라 정확한 처리를 하게 된다.

이상에서와 같이 이 고안은 라인 동기 워드중 제2워드를 검출하는 제2워드 검출부와 제1워드를 검출하는 제1워드 검출부에서 각각 1라인의 데이타를 받아들여 제1워드인지 제2워드인지를 검출한 후 검출된 라인 동기 워드를 1H만큼 지연시키고 검출된 다음 라인에서 전 라인과 같은 동기신호가 같은 위치에서 존재하는지 판단한 후 그 다음 라인에서의 라인 동기 워드를 또 검출하여 이것이 전 라인의 라인 동기 워드와 보수 관계인지 판단한 후 1H 기간동안 다시 지연시켜 다음 라인에서 역시 같은 위치, 같은 값을 갖는지 판단하고 이러한 동작이 622라인에서 625라인까지 4라인에 걸쳐 이루어졌을때 최종적으로 판단되는 신호로서 625라인에 존재하는 프레임 동기신호가 입력될 때마다 레벨을 반전시켜 짝수 프레임과 홀수 프레임을 판별하도록 함으로써 회로가 단순해지고 에러가 감소하는 효과가 있다.

Claims

라인 동기 워드의 타입이 제1워드(W1)인지를 검출하는 제1워드 검출부(100)와, 라인 동기 워드의 타입이 제2워드(W2)인지를 검출하는 제2워드 검출부(200)와, 상기 제2워드 검출부(200)의 출력단(P1)이 동기 입력단(SYNC)과 접속되어 상기 제2워드 검출부(200)의 출력을 1H 지연시키는 제1카운터부(300)와, 상기 제1카운터부(300)의 출력단(P3)과 제2워드 검출부(200)의 출력단(P1)에서 출력되는 로직신호를 논리합하는 제1오아 게이트(OR1)와, 상기 제1오아 게이트(OR1)의 출력단(P4)이 동기 입력단(SYNC)에 접속되어 상기 제1오아 게이트(OR1)의 출력을 1H 지연시키는 제2카운터부(400)와, 상기 제2카운터부(400)의 출력단(P5)과 제1워드 검출부(100)의 출력단(P2)에서 출력되는 로직신호를 논리합하는 제2오아 게이트(OR2)와, 상기 제2오아 게이트(OR2)의 출력단(P6)이 동기 입력단(SYNC)에 접속되어 상기 제2오아 게이트(OR2)의 출력을 1H 지연시키는 제3카운터부(500)와, 상기 제3카운터부(500)의 출력단(P7)과 제1워드 검출부(100)의 출력단(P2)에서 출력되는 로직신호를 논리합하는 제3오아 게이트(OR3)와, 클리어단에는 상기 제3오아 게이트(OR3)의 출력단(P8)이 연결되고 클럭단에는 프레임 동기신호(FRAME_SYNC)단이 연결되어 상기 프레임 동기 신호(FRAME_SYNC)의 입력에 따라 프레임 판별 신호를 출력하는 프레임 판별 출력부(600)로 이루어지는 멀티플렉스드 아날로그 컴포넌트 방송에서의 프레임 판별회로.
제1항에 있어서, 상기 제1워드 검출부(100)는, 클럭단에는 내부 클럭단(CK10M)이 연결되고 A,B 입력단에는 공통으로 데이타 입력단(DAT_I)이 연결되어 입력되는 1 라인의 데이타를 병렬 데이타로 변환하는 쉬프트 레지스터(101)와, 상기 쉬프트 레지스터(101)의 제1, 제2, 제4출력(Q0,Q1,Q3)과 인버터(102,103,104)를 통한 제3, 제5, 제6출력(Q2,Q4,Q5)을 입력으로 제공받아 제1워드(W1)(001011)가 되는 순간 로우레벨의 신호를 출력하는 낸드 게이트(105)로 이루어지는 멀티플렉스드 아날로그 컴포넌트 방송에서의 프레임 판별회로.
제1항에 있어서, 상기 제2워드 검출부(200)는, 클럭단에는 내부 클럭단(CK10M)이 연결되고 A,B 입력단에는 공통으로 데이타 입력단(DAT_I)이 연결되어 입력되는 데이타를 병렬 데이타로 변환하는 쉬프트 레지스터(201)와, 상기 쉬프트 레지스터(201)의 제3, 제5, 제6출력(Q2,Q4,Q5)과 인버터(202,203,204)를 통한 제1,제2,제4출력(Q0,Q1,Q3)을 입력으로 제공받아 제2워드(W2)(110100)가 되는 순간 로우레벨의 신호를 출력하는 낸드 게이트(205)로 이루어지는 멀티플렉스드 아날로그 컴포넌트 방송에서의 프레임 판별 회로.
제1항에 있어서, 상기 제1카운터부(300)는, 상기 제2워드 검출부(200)의 출력단과 접속된 동기 입력단(SYNC)에 일단자가 연결되는 앤드 게이트(313)와, 상기 동기 입력단(SYNC)에 클리어단이 연결되어 상기 제2워드 검출부(200)로부터 로우신호가 입력되는 순간 클리어되어출력을 하이로 만드는 D 타입의 플립플롭(314)과, 상기 앤드 게이트(313)의 출력단에 동기 리셋단(_SR)이 연결되어 상기 제2워드 검출부(200)로부터 로우신호가 입력되면 그 순간에 상기 앤드 게이트(313)를 통해 클리어된 후 카운트를 시작하는 제1 내지 제3카운터(301,302,303)와, 상기 제1 내지 제3카운터(301,302,303)의 출력단에 연결되어 카운팅을 시작한 후 648비트째가 되는 시점에서 로우신호를 출력하는 인버터(304~309)와 낸드 게이트(310,311) 및 오아 게이트(312)로 이루어지는 멀티플렉스드 아날로그 컴포넌트 방송에서의 프레임 판별회로.