KR960007566B1

KR960007566B1 - 맥 방송방식에서 디맥과 디투맥 방식 자동절환장치

Info

Publication number: KR960007566B1
Application number: KR1019920018389A
Authority: KR
Inventors: 서진우
Original assignee: 배순훈; 대우전자주식회사
Priority date: 1992-10-07
Filing date: 1992-10-07
Publication date: 1996-06-05
Also published as: KR940010515A

Abstract

내용 없음.

Description

맥(MAC) 방송방식에서 디맥(D-MAC)과 디투맥(D2-MAC) 방식 자동절환장치

제1도는 D-MAC과 D2-MAC 방식에서 라인동기신호를 도시한 도면.

제2도는 본 발명에 따른 D-MAC과 D2-MAC 방식 자동절환장치의 개략적인 블럭도.

제3도는 제2도 저장부의 상세 회로도.

제4도는 제2도 동기신호 판정부의 상세 회로도.

제5도는 제2도 방송방식 판단부의 동작을 설명하기 위한 흐름도.

* 도면의 주요부분에 대한 부호의 설명

21 : ADC 22 : 저장부

23 : 동기신호판정부 24 : 방송방식 판단부

31 : 내지 41 : D 플립플럽

42,44,46,48,50 : AND 게이트 51,52,53,54,55,56 : 배타적 NOR 게이트

본 발명은 MAC 방송방식에서 D-MAC 방식과 D2-MAC 방식의 자동절환장치에 관한 것으로, 특히, D-MAC 방식과 D2-MAC 방식의 라인동기신호 차이를 이용한 간편한 D-MAC과 D2-MAC 방식의 자동절환장치에 관한 것이다.

텔레비젼 방송방식으로, 최근, 유럽에서는 MAC(Multiplexed Analogue Component)라는 방식을 이용하고 있다. MAC 방송방식은 DBS(Direct Broadcasting by Satellite) 즉, 위성에 의한 직접전송을 기본으로하는 시분할다중화(TDM)방식의 패킷 전송 형식을 가지며, 기존의 텔레비전방식과 달리 별도의 디지틀 데이타를 전송할 수 있는 영역을 갖는다. 또한, 종래의 PAL 방식의 625선 비월주사영상과 호환성을 가지며, 각기 64μsec 길이를 갖는 625개 라인으로 구성되는 40mS 디지틀 프레임을 기본으로 한다. 즉, 1개의 프레임은 625개의 라인으로 구성되며, 1 내지 623까지의 라인은 영상신호하 데이타를 가지며, 라인 624 및 625는 데이타만을 가진다. 특히, 라인 625는 특수 시그널링 목적으로 사용되며, 모두 1296샘플의 데이타로만 구성되어 있다. 이러한 MAC 방송방식은 전송속도에 따라 D-MAC과 D2-MAC으로 구분될 수 있다.

MAC 방송방식은 또한, PAL에서 사용되는 종래의 라인동기신호를 사용하지 않고, 그 기간의 시간은 데이타와 음향신호를 포함하는 데이타 버스트 전송이 이루어진다. 이때 라인동기신호는 데이타 버스트내의 6개 동기 비트에 의해 이루어지며 6비트의 패턴은 라인마다 변한다. 각 프레임 끝에서는 이러한 패턴이 바뀌어 다음 프레임의 시작을 알린다.

D-MAC 방식 또는 D2-MAC 방식은 채널에 대해 선택적으로 제공될 수 있으며, 이들의 차이점은 데이타 신호의 클럭으로서 D-MAC 신호는 20.25MHz의 클럭인데 반해, D2-MAC 신호는 12.125MHz의 클럭을 갖는다. 이때문에, D/D2-MAC 수신기를 통해 TV를 수상하는 경우, 시청자는 하나의 채널을 선택하여 시청하다가, 다른 채널로 변경을 하면서, 변경한 채널이 다른 방식으로 전환되어 있는 경우에는 수동으로 선택 채널의 방송방식을 전환된 방식으로 변경해 주어야 하는 번거로움이 있었다.

따라서, 본 발명의 목적은 D/D2-MAC 수신기에서 D-MAC과 D2-MAC 방식의 동기신호의 시간격차를 이용하여 간편하고, 신뢰성 있게, 선택된 채널의 D/D2-MAC 방식의 절환을 제공하는, D-MAC과 D2-MAC 방식 자동절환장치를 제공하는데 있다.

본 발명에 따르면, 소정 비트로서 구성되는 제1 라인동기신호(W₁)와, 상기 소정의 각 비트의 반전 이진값으로 표현되는 소정 비트로 구성되는 제2라인동기신호(W₂)를 기설정된 패턴으로 포함하는 D-MAC 방송신호를 수신하기 위한 제1경로와 ; 상기 제1라인동기신호(W₁)와 각 비트가 동일한 이진값을 가지며, 비트간의 시간간격이 상기 제1라인동기신호(W₁)의 2배인 제3라인동기신호(W'₁)와, 상기 제3라인동기신호(W'₁)의 각 비트의 반전 이진값으로 표시되는 제4라인동기신호(W'₂)를 기설정된 패턴으로 포함하는 D2-MAC 방송신호를 수신하치 위한 제2경로를 포함하는 D/D2-MAC 방송수신기에 결합되어, D-MAC방식과 D2-MAC 방식을 자동절환하기 위한 장치는, 상기 D-MAC 방송신호 및 D2-MAC 방송신호에 응답하여, 입력 라인동기신호를 검출하는 검출수단과 ; 상기 검출수단으로부터의 상기 라인동기신호를 입력하여, 상기 제1 및 제2라인동기신호(W₁) 및 (W₂)의 비트시간간격으로 각 비트를 분리하여 병렬 데이터로 출력하는 저장수단과 ; 상기 저장수단으로부터의 상기 병렬 데이타를 입력하여 상기 입력동기신호가 상기 제1 내지 제4동기신호(W₁내지 W'₂)중, 어떤 동기신호인지를 판정하는 동기신호 판정수단과 ; 상기 동기신호 판정수단으로부터 판정된 동기신호를 계수하고, 계수된 상기 판정동기신호가 기설정된 계수치를 초과하는지를 판단하여, 제1 내지 제2라인동기신호(W₁) 및 (W₂)판정이 상기 기설정된 계수치를 초과하는 경우, D2-MAC 방송선택신호를 출력하는 방송방식 판단부를 포함한다.

이하, 본 발명을 첨부한 도면을 참조하여 일 실시예로서 상세히 설명하면 다음과 같다.

제1도는 D-MAC 방식과 D2-MAC 방식의 라인동기신호를 도시한 파형도로서, D-MAC 방식 D2-MAC 방식 모두는 각 라인에 6비트의 디지틀 동기신호(W₁) 및 (W₂)가 번갈아 제공된다.

여기서, 라인동기신호(W₁)는 001011이며, 라인동기신호(W₂)는 라인동기신호(W₁)의 반전신호인 110100이다. 625개 라인에 대한 라인동기신호(W₁) 및 (W₂)의 배열은 다음의 표 1에 도시되는 바와같다.

표 1에서 볼 수 있는 바와같이, 짝수프레임 및 홀수프레임 모두에 대해 라인 622와, 라인 623의 동비신호는 서로 동일하고, 라인 624와 라인 625의 동기신호는 서로 동일하며, 라인 622와 라인 623의 동기신호의 반전상태임을 알 수 있다. 또한 이들 라인동기신호는 짝수 및 홀수프레임에 대해 서로 반전된 패턴을 가짐을 알 수 있을 것이다.

제1도에 도시된 바와같이, D-MAC과 D2-MAC 방식에서의 동기신호(W),(W)와 (W'),(W')는 동일한 6비트 이진값을 갖지만 클럭신호간격이 다르다. 즉, D-MAC 방식에서 동기신호(W) 및 (W)의 각비트간의 시간간격은 1/20.25μsec인데 비해, D2-MAC 방식에서 동기신호(W') 및 (W')의 각 비트간의 시간간격은 1/10.125μsec이므로, D-MAC 방식의 동기신호(W) 및 (W)가 D-MAC 방식의 동기신호(W') 및 (W')에 비해 각 비트간 시간간격이 1/2 정도임을 알 수 있을 것이다.

제2도는 전술하는 동기신호(W),(W)와 (W'),(W') 의 시간간격차를 이용하는 본 발명에 따른 D-MAC과 D2-MAC 방식 자동절환장치를 도시한 개략적인 블럭도이다. D-MAC과 D2-MAC 방식 자동절환장치(20)는 D/D2-MAC 수신기에 합체되는 것으로, 수신된 입력신호를 아날로그/디지틀 변환하기 위한 ADC(21)(Analog-digital converter), 저장부(22), 동기신호 판정부(23) 및 방송방식 판단부(24)를 포함한다.

수신된 입력방송신호는 방송국으로부터의 D-MAC 또는 D2-MAC 방식신호를 수신하여 베이스 밴드 대역으로 변환시킨 신호로 데이타 버스트신호, 색차신호 및 휘도신호를 포함한다. 이러한 입력방송신호는 ADC(21)에서 디지틀신호로 변환된다. 디지틀 변환된 데이타 부분 신호중 라인동기신호는 저장부(22)에 입력된다.

저장부(22)는 기설정된 시간간격, 예를들면, 20.25MHz로 입력되는 동기신호를 병렬비트 데이타로 변환하기 위한 것으로, 여기서, 설정된 시간간격은 D-MAC 방식의 동기신호(W) 및 (W)의 비트간 간격을 기준으로 한다. 이 경우, D-MAC 방식의 동기신호(W) 및 (W)는 6개의 비트가 동시에 병렬로 출력되지만, D2-MAC 방식의 동기신호(W') 및 (W')는 각 비트간의 시간간격이 D-MAC 방식의 동기신호(W) 및 (W)에 비해 약 2배이므로, 각 하나의 비트가 2개의 비트로 분리되어, 결과의 동기신호(W') 및 (W')는 6비트에서 12비트로 늘어나게 되며 12비트로서 동시에 병렬로 출력될 수 있다.

동기신호 판정부(23)는 다수의 AND 게이트를 포함하여 D-MAC 방식의 경우, 6비트를 D2-MAC인 경우 12비트를 상기 저장부(12)로부터 입력하여, 입력 동기신호가 동기신호(W),(W),(W') 및 (W')중의 어느 것인가를 판정하게 된다.

방송방식 판단부(24)는 상기 동기신호 판정부(23)로부터의 동기신호 판정을 나타내는 신호을 입력하여 계수하고, 계수된 동기신호(W),(W),(W') 또는 (W')가 기설정된 계수치, 예를들면 5회를 초과하는 경우, 방송방식 선택신호를 마이크로 프로세서(도시안됨)에 제공한다. 마이크로 프로세서는 방송방식 선택신호에 응답하여 D/D2-MAC 수신기 내의 D-MAC 방식 방송신호 처리경로 또는 D2-MAC 방식 방송신호 처리 경로중 어느 한 경로를 선택하게 된다.

제3도는 제2도의 저장부(22)를 도시한 것으로, 저장부(22)는 클럭(CLK)(20.25MHz)에 의해 작동하는 11개의 D플립플럽(31,…41)을 포함한다. ADC(21)로부터 입력되는 6개 비트의 동기신호(W) 및 (W)는 클럭(CLK)의 클럭펄스에 의해 좌에서 우로 하나씩 자리이동된다. 각 D플립플럽(31,…,41)의 출력단자(d,…d)는 전술하는 판정부(23)에 결합된다. 클럭(CLK)가 20.25MHz이므로, 만일 D-MAC 방식의 동기신호(W1)가 순차적으로 입력된다면, 제1도에 도시된 바와같이, 출력단자(d,d,d,d,d)로 001011가 출력되며, D2-MAC 방식의 동기신호(W')가 순차적으로 입력된다면 출력단자(d,…d)로 000011001111이 출력될 것이다. D-MAC 방식의 동기신호(W) 및 D2-MAC 방식의 동기신호(W')는 각기 출력이 반전됨을 알수 있을 것이다.

제4도는 제2도의 판정부(23)를 도시한 것으로, 판정부(23)는 5개의 AND 게이트(42,44,46,48,50)를 포함하며, AND 게이트(48)의 입력을 위한 6개의 배타적 NOR 게이트(51 내지 56)을 포함한다. D-MAC 방식의 동기신호(W)를 판별하기 위한 AND 게이트(42)에는 제3도의 저장부(22)의 출력단자(d,d,d)와 반전된 출력단자(d,d,d)가 결합된다. D-MAC 방식의 동기신호(W)가 001011이므로, 이 신호가 제공되는 경우에만 AND 게이트(42)의 출력(S)은 H 상태가 된다.

D-MAC 방식의 동기신호(W)를 판별하기 위한 AND 게이트(44)에는 제3도의 저장부(22)의 출력단자(d,d,d)와 반전 출력단자(d,d,d)가 결합된다. D-MAC 방식의 동기신호(W)가 110100이므로, 이 신호가 제공되는 경우에만 AND 게이트(44)의 출력(S)은 H 상태가 된다.

D2-MAC 방식의 동기신호(W')를 판별하기 위한 AND 게이트(46)에는 제3도의 저장부(22)의 출력단자(d,d,d)와 반전 출력단자(d,d,d)가 결합되며, AND 게이트(48)의 출력단자(S)가 결합된다. AND 게이트(48)의 입력에는 배타적 NOR 게이트(51 내지 56)의 출력이 결합된다. 배타적 NOR 게이트(51 내지56)의 각 입력에는 제3도 저장부(22)의 인접 출력단자(d,d),(d,d),(d,d),(d,d),(d,d) 및 (d,d)가 결합된다.

따라서, AND 게이트(48)의 출력은 배타적 NOR 게이트에 의해, 인접하는 출력단자가 모두 서로 같은 경우에만 H 상태가 된다.

한편, D2-MAC 방식의 동기신호(W')는 D2-MAC 방식의 동기신호(W)와 동일하게 00101이지만 비트간 시간간격이 2배이므로, 제3도의 저장부(22) 출력은 000011001111로 된다.

또한, D2-MAC 방식의 동기신호(W')는 D2-MAC 방식의 동기신호(W)와 동일하게 110100이지만, 전술한 바와같이, 비트간 시간간격이 2배이므로, 제3도의 저장부(22)의 출력은 1111001100로 된다.

결국, AND 게이트(48)의 출력(S5)은 D2-MAC의 동기신호(W') 또는 (W')인 경우 H가 됨을 알 수있다.

AND 게이트(48)의 출력(S)가 H이고, 제3도 저장부(22)의 비반전 출력이 D2-MAC의 동기신호(W), 즉, 0000 1100 1111인 경우, AND 게이트(46)의 출력(S)는 H가 된다.

따라서, AND 게이트의 출력단자(S)가 H인 경우, D-MAC 방식에서의 동기신호(W)로 판정하고, 출력단(S)가 H인 경우, D-MAC 방식에서의 동기신호(W)로 판정하며, 출력단자(S)가 H인 경우, D2-MAC 방식에서 동기신호(W)로 판정하고, 출력단자(S)가 H인 경우, D2-MAC 방식의 동기신호(W)로 판정할 수 있게 된다.

그러나, 이러한 방법에 의한 단순한 판정은, 베이스 밴드로 구성된 신호에서 다른 신호의 개입 가능성을 배제한 것으로, 다른 신호, 예를들면 데이타 및 영상신호 개입이 있는 경우를 대비하여, 기설정된 수만큼의 프레임에서 이들을 확인할 필요가 있다.

제5도는 제2도의 동기확인부(24)에서 구현되는 확인동작을 설명하는 흐름도를 나타낸 것이다. 단계(61)에서는 계수수단의 계수치(CNT)를 0으로 초기화시키고, 단계(62)로 진행한다. 단계(62)에서는 전술하는 출력단자(S)가 H 상태인가를 판단하고, H 상태인 경우 단계(63)로 진행하고, H 상태가 아닌 경우, 단계(65)로 진행한다. 단계(63)에서는 영상신호를 위해 1.6μsec 지연후에 계수치(CNT)를 1 증가시킨다. 단계(64)에서 증가된 계수치(CNT)가 기설정된 소겅 계수치(PN) 이상인가를 판단한다. 소정 계수치(PN)이상인 경우, 단계(68)에서 D-MAC의 동기신호임을 판정하는 신호를 마이크로 프로세서(도시안됨)에 출력하고, 단계(61)로 복귀한다. 마이크로 프로세서는 D/D2-MAC 수신기에서 두 방식중 어느 한 방식으로 수신기의 경로를 선택하기 위한 것으로, 본 기술분야에 잘 알려진 D/D2-MAC 수신기의 기본 성분을 이룬다. 소정 계수치(PN) 이하이면 다음 단계(62)로 리턴하게 된다.

출력단자(S)가 H 상태가 아닌 경우, 단계(65)에서 출력단자(S)가 H 상태인가를 판정한다. 출력단자(S)가 H 상태가 아니라면, 단계(69)로 진행한다. 단계(66)에서 영상신호 부분을 위해 1.6cmsec 지연한 후 계수치(CNT)를 1 증가시킨다. 단계(67) 계수치(CNT)가 기설정된 계수치(PN)을 초과하는지를 판단한다. 기설정된 계수치(PN)를 초과하지 않는 경우, 단계(62)로 복귀하고, 초과하는 경우, 단계(68)에서 D-MAC 동기 신호판정을 나타내는 신호를 전술한 바와같이 마이크로 프로세서로 출력한다.

출력단자(S)의 상태가 H가 아닌 경우, 단계(68)에서, 출력단자(S)의 상태가 H인가를 판단한다. 출력단자(S)의 상태가 H가 아닌 경우 단계(72)로 진행하고 H 상태인 경우, 단계(70)로 진행한다. 단계(70)에서, 1.6μsec 지연후 계수치(CNT)를 1 증가시킨다. 단계(71)에서 증가된 계수치(CNT)가 기설정된 계수치(PN)를 초과하는지를 판단하여, 초과하지 않는 경우, 단계(62)로 복귀하고, 초과하는 경우 단계(75)로 진행한다. 단계(75)에서, D2-MAC 동기신호 판정신호를 마이크로 프로세서로 출력한다.

출력단자(S)의 상태가 H가 아닌 경우, 단계(72)에서 출력단자(S)의 상태가 H인가를 판단하여, H 상태인 경우, 단계(73)으로 진행하고, H 상태가 아닌 경우 단계(62)로 복귀한다. 단계(73)에서 1.6μsec 지연하고, 계수치(CNT)를 1 증가시킨다. 단계(74)에서 증가된 계수치(CNT)가 기설정된 계수치(PN)를 초과하는지를 판단하고, 초과하는 경우 단계(75)로 진행하고, 초과하지 않은 경우 단계(62)로 진행한다. 단계(75)에서, D2-MAC 동기신호 판정신호를 마이크로 프로세서로 공급하고 단계(61)로 복귀하게 된다.

따라서, 본 발명의 D-MAC 방식 및 D2-MAC 방식의 자동절환장치는 D-MAC 방식과 D2-MAC 방식의 동기신호에서 각 비트간의 시간간격에 관련하여, 간편하고, 신뢰성 있게 D-MAC 방식 및 D2-MAC방식신호를 검출하여 절환동작을 수행할 수 있는 커다란 효과가 있다.

비록, 본 발명이 바람직한 실시예를 중심으로 설명되었으나, 본 기술분야의 숙련자라면, 본 발명의 사상 및 범주를 벗어남이 없어도 다양한 변경 및 부가가 있을 수 있음을 알 수 있을 것이다.

Claims

소정 비트로서 구성되는 제1라인동기신호(W₁)와, 상기 소정의 각 비트의 반전 이진값으로 표현되는 소정 비트로 구성되는 제2라인동기신호(W₂)를 기설정된 패턴으로 포함하는 D-MAC 방송신호를 수신하기 위한 제1경로와 ; 상기 제1라인동기신호(W₁)와 각 비트가 동일한 이진값을 가지며, 비트간의 시간간격이 상기 제1라인동기신호(W₁)의 2배인 제3라인동기신호(W'₁)와, 상기 제3라인동기신호(W'₁)의 각 비트의 반전 이진값으로 표시되는 제4라인동기신호(W'₂)를 기설정된 패턴으로 포함하는 D2-MAC 방송신호를 수신하기 위한 제2경로를 포함하는 D/D2-MAC 방송수신기에서, D-MAC 방식과 D2-MAC 방식을 자동절환하기 위한 것으로, 상기 D-MAC 방송신호 및 D2-MAC 방송신호에 응답하여, 입력 라인동기신호를 검출하는 검출수단(21)과 ; 상기 검출수단(21)으로부터의 상기 라인동기신호를 입력하여, 상기 제1 및 제2라인동기신호(W₁) 및 (W₂)의 비트시간간격으로 각 비트를 분리하여 병렬 데이타로 출력하는 저장수단(22)과 ; 상기 저장수단(22)으로부터의 상기 병렬 데이타를 입력하여 상기 입력동기신호가 상기 제1 내지 제4동기신호(W₁내지 W'₂)중, 어떤 동기신호인지를 판정하는 동기신호 판정수단(23)과 ; 상기 동기신호 판정수단(23)으로부터 판정된 동기신호를 계수하고, 계수된 상기 판정동기신호가 기설정된 계수치를 초과하는지를 판단하여, 제1 내지 제2라인동기신호(W₁) 및 (W₂) 판정이 상기 기설정된 계수치를 초과하는 경우, D2-MAC 방송선택신호를 출력하는 방송방식 판단부(24)를 포함하는 장치.
제1항에 있어서, 상기 제1 내지 제4라인동기신호(W₁내지 W'₂)가 6개 비트로 구성되며, 상기 저장수단(22)이, 상기 제1 및 제2동기신호(W₁) 및 (W₂)의 비트신호간격과 동일한 펄스간격을 가진 클럭신호가 입력되고, 출력기 직렬로 연결된 다수의 D플립플럽(31,…,41)과 ; 상기 각 D플립플럽(31,…,41)의 각 출력에 결합되는 병렬출력단(d₀,…d₁₁)과; 상기 병렬출력단(d₀,…d₁₁)에 각기 인버터(T)를 거켜 결합되는 반전 출력단(d₀,d₁,d₂,d₃,d₄,d₅,d₆,d|₇,d₈,d₉,d₁₀)을 포함하는 장치.
제2항에 있어서, 동기신호 판정수단(23)이, 상기 병렬출력단중 일부(d₂,d₄,d₅) 및 상기 반전출력단의 일부(d₀,d₁,d₃)와 결합되어 상기 제1동기신호(W₁)를 판정하기 위한 제1논리수단(42)과 ; 상기 제1AND게이트(42)의 입력단과는 반대로 상기 병렬출력단의 일부(d₀,d₁,d₃) 및 상기 반전 출력단의 일부(d₂,d₄,d₅)와 결합되어 상기 제2동기신호(W₂)를 판정하기 위한 제2논리수단(44)과, 상기 병렬출력단(d₀,…,d₁₁)과 결합되어 인접하는 출력단(d₀,d₁,d₂,d₃,…,d₁₀,d₁₁)이 동일신호인 경우에만 출력(S₅)을 제공하는 제3논리수단(48)과 ; 상기 제3논리수단(48)의 출력(S₅), 상기 병렬출력단의 일부(d₄,d₈,d₁₀) 및 상기 반전출력단의 일부(d₀,d₂,d₆)와 결합하여 제3동기신호를 판정하는 제4논리수단(46)과 ; 상기 제3논리수단(48)의 출력(S₅), 상기 제4논리수단(46)과는 반대로 상기 병렬출력단의 일부(d₄,d₈,d₁₀)와 결합하여 제4동기신호를 판정하는 제5논리수단(50)을 포함하는 장치.
제3항에 있어서, 상기 제3논리수단(48)이, 인접하는 출력단(d₀,d₁,d₂,d₃,…,d₁₀,d₁₁)을 각기 입력하는 다수의 배타적 NOR 게이트(51,52,53,54,55,56)를 포함하는 장치.