JP4149170B2 - 半導体記憶装置 - Google Patents

Description

【０００１】
【発明の属する技術分野】
この発明は、半導体記憶装置に関し、特に、データをキャパシタに格納する半導体記憶装置のデータ保持特性の改良に関する。より特定的には、この発明は、１ビットのデータを２ビットのメモリセルで記憶する半導体記憶装置に関する。より具体的には、この発明は、ロジックと同一半導体基板上に集積化される混載メモリのメモリセルのゲート絶縁膜の信頼性をデータ保持特性を損なうことなく保証するための構成に関する。
【０００２】
【従来の技術】
データ処理分野などにおいて、高速かつ低消費電力でデータを処理するために、プロセッサなどのロジックとメモリ装置とを同一の半導体チップに集積化したシステムＬＳＩ（大規模集積回路）と呼ばれる回路装置が広く用いられている。
【０００３】
このシステムＬＳＩにおいては、ロジックとメモリ装置とがチップ上配線で相互接続されるため、以下の利点が得られる：（１）信号配線の負荷が、ボード上配線に比べて小さく、高速でデータ／信号を伝達することができる、（２）ピン端子数の制約を受けないため、データビット数を大きくすることができ、データ転送のバンド幅を広くすることができる、（３）ボード上に個別素子を配置する構成に比べて、半導体チップ上に複数の構成要素が集積化されるため、システム規模を低減でき、小型軽量のシステムを実現することができる、および（４）半導体チップ上に形成される構成要素として、ライブラリ化されたマクロを配置することができ、設計効率が改善される。
【０００４】
上述のような利点などから、システムＬＳＩが、各分野において広く用いられてきており、集積化されるメモリ装置としても、ＤＲＡＭ（ダイナミック・ランダム・アクセス・メモリ）、ＳＲＡＭ（スタティック・ランダム・アクセス・メモリ）および不揮発性半導体記憶装置などのメモリ装置が使用されている。また、混載されるロジックとしても、制御および処理を行なうプロセッサ、Ａ／Ｄ変換回路等のアナログ処理回路および専用の論理処理を行なう論理回路などが用いられている。
【０００５】
【発明が解決しようとする課題】
このようなシステムＬＳＩにおいてプロセッサとメモリ装置とを集積化する場合、製造工程数を低減してコストを低減するために、できるだけ同一の製造工程でこれらのロジックとメモリ装置とを形成する必要がある。ＤＲＡＭは、データをキャパシタに電荷の形態で記憶しており、このキャパシタは、半導体基板領域上部に形成されるセルプレート電極およびストレージノード電極と呼ばれる電極を有している。このようなメモリキャパシタは、スタックトキャパシタと一般に呼ばれ、小占有面積で大きな容量値を実現するために、中空円筒型などの複雑な形状を有している。
【０００６】
したがって、ＤＲＡＭとロジックとを同一の製造プロセスで形成するＤＲＡＭ−ロジック混載プロセスにおいて、ロジックのトランジスタとＤＲＡＭのトランジスタを同一製造プロセスで形成しても、このＤＲＡＭのキャパシタを形成するための製造工程およびこのＤＲＡＭのキャパシタの立体構造に起因するＤＲＡＭとロジックの間およびＤＲＡＭメモリアレイおよび周辺部との段差を低減するための平坦化プロセスが必要となり、製造工程数が大幅に増大し、チップコストが増大するという問題が生じる。
【０００７】
ＳＲＡＭは、メモリセルが、４個のトランジスタと２個の負荷素子とで形成される。通常、これらの負荷素子は、ＭＯＳトランジスタ（絶縁ゲート型電界効果トランジスタ）で形成され、キャパシタなどは用いられていない。したがって、ＳＲＡＭは、完全なＣＭＯＳロジックプロセスで形成することができる。すなわち、ＳＲＡＭとロジックとは、同一製造プロセスで形成することができる。
【０００８】
ＳＲＡＭは、従来、その高速性などの理由から、プロセッサに対するキャッシュメモリおよびレジスタファイルメモリなどとして用いられている。
【０００９】
また、ＳＲＡＭは、メモリセルがフリップフロップ回路で構成されており、電源電圧が供給されている限りデータは保持される。したがって、ＤＲＡＭと異なり、ＳＲＡＭは、データを保持するためのリフレッシュが不要である。したがって、ＳＲＡＭは、ＤＲＡＭに不可欠なリフレッシュにかかわる複雑なメモリコントロールが不要である。このため、ＳＲＡＭは、ＤＲＡＭに比べてその制御が簡略化されるため、携帯情報端末等においてはシステム構成を簡略化するために、メインメモリとして広く用いられている。
【００１０】
しかしながら、携帯情報端末においても、最近の高機能化に従って音声データおよび画像データなどの大量のデータを取扱う必要があり、大記憶容量のメモリが必要とされている。
【００１１】
ＤＲＡＭでは、微細化プロセスの進展とともに、メモリサイズのシュリンク（微細化）が進み、たとえば０．１８μｍＤＲＡＭプロセスでは、０．３平方μｍのセルサイズが実現されている。一方、ＳＲＡＭにおいては、フルＣＭＯＳメモリセルは、２個のＰチャネルＭＯＳトランジスタと４個のＮチャネルＭＯＳトランジスタと合計６個のＭＯＳトランジスタで構成されている。したがって、微細化プロセスが進んでも、メモリセルにおけるＰチャネルＭＯＳトランジスタを形成するためのＮウェルとＮチャネルＭＯＳトランジスタを形成するＰウェルとを分離する必要があり、このウェル間分離距離の制約等により、ＳＲＡＭにおいては、ＤＲＡＭほどは、メモリサイズのシュリンクは進んでいない。たとえば、０．１８μｍＣＭＯＳロジックプロセスでのＳＲＡＭのメモリサイズは、７平方μｍ程度と、ＤＲＡＭのメモリサイズの２０倍以上である。したがって、ＳＲＡＭを大記憶容量のメインメモリとして利用する場合、チップサイズが大幅に上昇するため、４Ｍビット以上の記憶容量のＳＲＡＭを、限られたチップ面積のシステムＬＳＩ内においてロジックと混載するのは極めて困難となる。
【００１２】
したがって、大記憶容量の混載メモリとして、ＤＲＡＭをベースとするメモリを用いることが考えられる。このＤＲＡＭベースの混載メモリを用いた場合、従来の製造プロセスをある程度利用することができ、従来の製造装置および工程を利用して混載メモリを製造することができる。しかしながら、このようなＤＲＡＭベースのメモリにおいても、データがキャパシタに格納される限り、上述のキャパシタの段差の問題が生じ、ロジックと同一製造工程で、このようなＤＲＡＭベースのメモリを形成することができないという問題が生じる。
【００１３】
また、携帯端末機器においては、電源は電池であり、電池寿命の観点からは、できるだけ消費電流を低減することが要求される。データ保持モードにおいて行なわれるリフレッシュは、単にデータを保持するためにだけ行なわれている。したがって、このリフレッシュに要する消費電流を低減することができれば、スタンバイ電流を低減することができ、応じて電池寿命を増大させることができる。
【００１４】
このようなリフレッシュの消費電流を低減するための方法として、リフレッシュ回数を少なくする、すなわちリフレッシュ間隔を長くすることにより、消費電流を低減することが考えられる。メモリセルのデータ保持特性を改善することができ、応じてデータ保持時間を長くすることができれば、リフレッシュ間隔を長くすることができ、応じてリフレッシュに要する消費電流を低減することができる。
【００１５】
このようなＤＲＡＭのデータ保持特性を改善する方法として、従来、メモリセルに対してフルＶＣＣレベルのデータを伝達するために、選択ワード線を電源電圧よりも高い電圧レベルに駆動するワード線昇圧方式と呼ばれるワード線駆動方式が一般に用いられる。このようなワード線昇圧方式において、センス動作完了後において、ビット線はセンスアンプにより電源電圧および接地電圧レベルに駆動される。したがって、選択メモリセルのトランジスタのゲート／ソース間にこの選択ワード線上の電圧と接地電圧の差の高電圧が印加されることになる。このような高電圧がメモリセルトランジスタのゲート／ソース間に印加された場合には、微細化されたトランジスタのゲート絶縁膜が破壊されるという問題が生じる。
【００１６】
特に、ロジックと同一半導体基板上に集積化される混載メモリにおいては、ロジックのトランジスタとメモリセルトランジスタとを同一製造プロセスで形成することを考える必要がある。ロジックのトランジスタの高速動作性を実現するため、ロジックトランジスタのゲート絶縁膜の膜厚は薄くされる。したがって、このような場合、特に、メモリセルトランジスタの絶縁耐圧を保証することができなくなるという問題が生じる。
【００１７】
また、メモリセルのデータ保持特性を改善するための別の方法として、負電圧ワード線方式と呼ばれるワード線駆動方式がある。この負電圧ワード線駆動方式においては、メモリセルトランジスタがＮチャネルＭＯＳトランジスタで構成される場合には、非選択ワード線が負電圧レベルに維持される。
【００１８】
スタンバイ状態時において、メモリセルトランジスタがゲートに負電圧を受け、ビット線は中間電圧レベルに維持されるため、メモリセルトランジスタを介してのリーク電流は抑制される。したがって、スタンバイ状態でのデータ保持特性、すなわちポーズリフレッシュ特性は、負電圧ワード線駆動方式に従って改善することができる。
【００１９】
一方、選択ワード線に従ってメモリセルデータが読出された場合には、ビット線電圧が、センスアンプにより、電源電圧レベルまたは接地電圧レベルに駆動されてラッチされる。この状態において、非選択ワード線に接続されるメモリセル、すなわち非選択メモリセルのうち接地電圧レベルのビット線に接続されるメモリセルにおいては、メモリセルトランジスタはゲートに負電圧を受け、かつソースが接地電圧レベルとなり、ゲート／ソース間が逆バイアス状態となり、Ｈレベルを記憶するストレージノードからビット線に対してリーク電流が流れるのを防止することができ、Ｈレベルデータの保持時間を長くすることができる。このようなメモリセルの選択時において非選択メモリセルの記憶電荷が影響を受ける動作は、一般に、「ディスターブ」と呼ばれている。
【００２０】
このような負電圧ワード線駆動方式の場合、非選択メモリセルトランジスタのゲート／ソース間は逆バイアス状態に維持されるため、ディスターブリフレッシュ特性は改善される。しかしながら、電源電圧レベルのビット線に接続される非選択メモリセルにおいては、ゲート絶縁膜に対して高電圧が印加されることになり、上述のワード線昇圧方式の場合と同様に、ゲート絶縁膜の信頼性が低下するという問題が生じる。特に、データアクセスにおいては、メモリセルは選択状態よりも非選択状態にあるほうがデューティが大きい。したがって、このディスターブを抑制するためのワード線負電圧方式において、ゲート絶縁膜の信頼性の問題が大きくなる。
【００２１】
それゆえ、この発明の目的は、製造工程を増加させることなく小占有面積で大記憶容量の半導体記憶装置を提供することである。
【００２２】
この発明の他の目的は、データ保持特性をメモリトランジスタの耐圧特性を劣化させることなく改善することのできる半導体記憶装置を提供することである。
【００２３】
この発明のさらに他の目的は、データ保持特性および耐圧特性に優れた、ロジックと同一製造工程で製造することのできる混載メモリを提供することである。
【００２４】
【課題を解決するための手段】
この発明に係る半導体記憶装置は、各々が行列状に配列される複数のメモリセルを有する複数のメモリサブブロックを含む。メモリサブブロックは、各行に対応して配置され、各々に対応の行のメモリセルが接続される複数のワード線と、各列に対応して配置され、各々に対応の列のメモリセルが接続する複数のビット線とを含む。
【００２５】
この発明に係る半導体記憶装置は、さらに、複数のメモリサブブロックに対応しかつ隣接メモリサブブロックにおいて共有されるように配置され、各々が対応のメモリサブブロックの各列に対応して配置され、活性化時対応の列のメモリセルデータを検知し増幅する複数のセンスアンプを含む複数のセンスアンプ帯を含む。各センスアンプは、第１の電源電圧とこの第１の電源電圧と論理レベルの異なる第２の電源電圧を動作電源電圧として受けてセンス動作を行なう。
【００２６】
この発明に係る半導体記憶装置は、さらに、センスアンプ帯およびメモリサブブロックに対応して配置され、各々が対応のメモリサブブロックの列に対応して配置され、導通時、対応の列のセンスアンプを対応のメモリサブブロックの対応のビット線に接続する複数の分離ゲートを有する複数のビット線分離回路を含む。これら複数のビット線分離回路の各々は、複数のメモリサブブロックと異なるウェル領域内に形成される。各分離ゲートは、絶縁ゲート型電界効果トランジスタで構成される。
【００２７】
この発明に係る半導体記憶装置は、さらに、第１のアドレス信号に従って、アドレス指定された選択メモリセルを含む選択メモリサブブロックに対して配置されたビット線分離回路に対して第１の電源電圧レベルの分離制御信号を生成して与えかつ選択メモリサブブロックとセンスアンプを共有するメモリサブブロックに対して配置されたビット線分離回路に対しては、第２の電源電圧の絶対値以上の絶対値を有する電圧レベルの非選択分離制御信号を生成して与えるビット線分離制御回路と、第２のアドレス信号に従って選択メモリサブブロックにおいてアドレス指定された行に対応して配置された選択ワード線を第１の電源電圧レベルに駆動しかつ選択ワード線以外のワード線に対しては第２の電源電圧よりも絶対値の大きな電圧レベルの電圧を伝達するワード線選択回路とを含む。
【００２８】
複数のメモリセルは、２ビットのメモリセルが１ビットのデータを記憶するツインセルユニットを構成するように配置される。ビット線は対をなして配列される。ワード線選択回路は、ツインセルユニットの２ビットのメモリセルのデータが対応のビット線対の各ビット線に読出されるようにワード線を選択する。
【００２９】
この発明の第１の観点に従えば、メモリセルトランジスタは、Ｐチャネルトランジスタで構成され、第１の電源電圧はローレベル電源電圧であり、第２の電源電圧はハイレベル電源電圧である。ワード線選択回路により、選択ワード線には、ローレベル電源電圧が伝達され、非選択ワード線には、ハイレベル電源電圧よりも高い電圧が伝達される。
【００３０】
また、この発明の第１の観点に従えば、分離ゲートが、Ｐチャネルトランジスタで構成され、分離制御回路は、ローレベル電源電圧レベルの分離制御信号を選択メモリサブブロックに対応して配置されたビット線分離ゲートに伝達し、かつ選択メモリサブブロックとセンスアンプ帯を共有するメモリサブブロックに対して配置された非選択ビット線分離回路に対しては、ハイレベル電源電圧以上の電圧レベルの非選択分離制御信号を伝達する。
【００３１】
この発明の第２の観点に従えば、メモリセルトランジスタは、Ｎチャネルトランジスタで構成される。第１の電源電圧は、ハイレベル電源電圧であり、第２の電源電圧はローレベル電源電圧である。ワード線選択回路により、選択ワード線には、ハイレベル電源電圧が伝達され、選択ワード線と異なるワード線には、ローレベル電源電圧よりも低い非選択電圧が伝達される。
【００３２】
また、この発明の第２の観点に従えば、分離ゲートは、Ｎチャネルトランジスタで構成され、分離制御回路は、ハイレベル電源電圧レベルの分離制御信号を選択メモリサブブロックに対応して配置されたビット線分離回路に対して伝達し、かつ選択メモリサブブロックとセンスアンプ帯を共有するメモリサブブロックに対して配置された非選択ビット線分離回路に対しては、ローレベル電源電圧以下の電圧レベルの非選択分離制御信号を伝達する。
【００３３】
この発明に係る半導体記憶装置は、所定の論理演算処理を行なうロジックと同一半導体基板上に形成される。メモリセルは、ロジックの構成要素の絶縁ゲート型電界効果トランジスタと同一膜厚のゲート絶縁膜を有するメモリトランジスタと、このメモリトランジスタのゲート絶縁膜と同一組成を有するキャパシタ絶縁膜を有するキャパシタとを含む。
【００３４】
メモリトランジスタは、キャパシタの電極と同一製造工程で形成されたゲート電極を有する。
【００３５】
また、好ましくは、メモリセルが配置されるウェル領域にバイアス電圧を印加する第１のウェルバイアス回路と、この分離ゲートが配置されるウェル領域にバイアス電圧を印加する第２のバイアス回路とをさらに含む。
【００３６】
好ましくは、メモリセルは、矩形状の活性領域内に形成され、この活性領域には、列方向に整列する２ビットのメモリセルが形成される。この活性領域は、行および列方向に整列して配置される。行方向において隣接する２ビットのメモリセルにより１ビットのデータを記憶する１つのツインセルユニットが構成される。ワード線選択回路は、選択メモリサブブロックにおいて１本のワード線を選択して、隣接ビット線にそれぞれツインセルユニットのメモリセルが記憶する情報を伝達する。
【００３７】
ビット線分離ゲートの電圧を、センス電源電圧の第１の電圧レベルに設定して、センスアンプとビット線とを接続することにより、センスアンプがラッチしている第１の電源電圧レベルのデータがビット線分離ゲートのしきい値電圧損失を受けてビット線に伝達される。したがって、非選択メモリセルトランジスタのゲート−ソース／ドレイン間電圧を、このしきい値電圧分緩和することができ、メモリセルトランジスタの耐圧特性を保証することができる。
【００３８】
また、選択ワード線は、センス電源電圧レベルに駆動されるだけであり、選択メモリセルトランジスタのゲートとソース／ドレインとの間の電圧を緩和することができ、ポーズリフレッシュ特性およびディスターブリフレッシュ特性をともに改善することができ、データ保持特性を改善することができる。
【００３９】
また、ビット線分離ゲートとメモリセルとを別々のウェル領域に形成することにより、ビット線分離ゲートのウェルバイアスを最適化して、このしきい値電圧損失を設定することができ、メモリセルトランジスタのゲート絶縁膜に印加される電圧を最適化することができる。
【００４０】
メモリセルトランジスタとしてロジックトランジスタを利用することができ、製造工程の増大を抑制することができる。
【００４１】
【発明の実施の形態】
［実施の形態１］
図１は、この発明の実施の形態１に従う半導体記憶装置を含む半導体集積回路装置の構成を概略的に示す図である。
【００４２】
図１において、半導体集積回路装置１は、所定の論理演算処理を行なうロジック２と、このロジック２が必要とするデータを格納するＤＲＡＭコア３を含む。ＤＲＡＭコア３は、ＤＲＡＭをベースとして形成されるメモリである。ロジック２は、このＤＲＡＭコア３へのアクセスの制御を行なうメモリコントロールの機能をも有する。
【００４３】
ロジック２は、その構成要素として、ロジックトランジスタＬＴＲを含む。このロジックトランジスタＬＴＲは、絶縁ゲート型電界効果トランジスタで構成され、その高速動作性を保証するため、ゲート絶縁膜は十分に薄くされ、しきい値電圧の絶対値が低いローＶｔｈトランジスタである。
【００４４】
図１においては、ＰチャネルＭＯＳトランジスタをロジックトランジスタＬＴＲの代表として示す。しかしながら、ロジック２は、ＣＭＯＳプロセスで製造され、構成要素としてＮチャネルＭＯＳトランジスタをも含む。
【００４５】
ＤＲＡＭコア３は、データを記憶するためのメモリセルＭＣを含む。このメモリセルＭＣは、情報を記憶するためのメモリキャパシタＭＱと、このメモリキャパシタＭＱの記憶情報を読出すためのアクセストランジスタＭＴＲを含む。本実施の形態１において、メモリセルＭＣに含まれるトランジスタＭＴＲは、ＰチャネルＭＯＳトランジスタで構成される。このメモリトランジスタＭＴＲを、ロジックトランジスタＬＴＲと同一製造工程で形成する。また、メモリキャパシタＭＱのセルプレート電極は、後に詳細に説明するように、ロジックトランジスタのゲート電極と同一製造工程で形成される。
【００４６】
ＤＲＡＭコア３においては、図示しない周辺回路のトランジスタが含まれる。この周辺回路のトランジスタも、ロジックトランジスタＬＴＲと同一の製造工程で形成される。したがって、メモリキャパシタＭＱのセルプレート電極を、このロジックトランジスタＬＴＲおよびメモリトランジスタＭＴＲのゲート電極と同一製造工程で形成することにより、このメモリキャパシタＭＱの段差を低減して、キャパシタ部の平坦化を行なうためのプロセスなどが簡略化されるかまたは不用となり、ロジック２とＤＲＡＭコア３とを、同一製造工程で形成することができる。
【００４７】
図２は、図１に示すＤＲＡＭコアのメモリアレイ部の構成を概略的に示す図である。図２において、メモリアレイＭＡは、列方向に沿って複数のメモリブロックＭＢＫ０−ＭＢＫｍに分割される。これらのメモリブロックＭＢＫ０−ＭＢＫｍそれぞれにおいて、メモリセルが行列状に配列される。
【００４８】
メモリブロックＭＢＫ０−ＭＢＫｍの間の領域に、ブロック間周辺回路ＰＢＫ１−ＰＢＫｍが配置され、メモリブロックＭＢＫ０およびＭＢＫｍの外側に、それぞれ、ブロック周辺回路ＰＢＫ０およびＰＢＫｍ＋１が配置される。これらのブロック間周辺回路ＰＢＫ０−ＰＢＫｍ＋１の各々は、メモリセルデータの検知および増幅を行なうためのセンスアンプと、メモリブロックとセンスアンプとを接続するためのビット線分離回路と、選択センスアンプを内部データバスに接続するための列選択回路等を含む。
【００４９】
メモリブロックＭＢＫ０−ＭＢＫｍそれぞれに含まれるメモリセルを形成するためのウェル領域とブロック間周辺回路ＰＢＫ０−ＰＢＫｍに含まれる構成要素を形成するためのウェル領域は別々に設けられる。特に、これらのブロック間周辺回路ＰＢＫ０−ＰＢＫｍ＋１に含まれるビット線分離回路を形成するウェル領域は、メモリブロックＭＢＫ０−ＭＢＫｍに含まれるメモリセルを形成するためのウェル領域と分離して形成される。
【００５０】
ビット線分離回路に含まれる分離ゲートは、ＭＯＳトランジスタで形成した場合、そのしきい値電圧を調整し、ビット線の電圧振幅を調整し、メモリセルトランジスタのゲートに印加される電圧を緩和する。これにより、メモリトランジスタＭＴＲをロジックトランジスタＬＴＲと同一工程で形成し、ゲート絶縁膜が薄くされた場合においても、その耐圧特性を保証する。
【００５１】
図３は、ブロック間周辺回路の構成を概略的に示す図である。図３においては、メモリブロックＭＢＫＬおよびＭＢＫＲの間に配置されるブロック間周辺回路ＰＢＫＲの構成を概略的に示す。
【００５２】
図３において、ブロック間周辺回路ＰＢＫＲは、対応のメモリブロックの列に対応して配置され、センスアンプ活性化信号ＳＯＰおよびＳＯＮに従って活性化され、活性化時、対応の列のメモリセルデータを、センス電源電圧（ハイレベル電源電圧）ＶＣＣＳおよびセンス接地電圧（ローレベル電源電圧）ＶＳＳＳレベルに駆動してラッチするセンスアンプを含むセンスアンプ帯ＳＡＢと、ビット線分離指示信号ＢＬＩＬに従ってセンスアンプ帯ＳＡＢをメモリブロックＭＢＫＬの各列に接続するビット線分離回路ＢＩＫＬと、ビット線分離指示信号ＢＬＩＲに従ってセンスアンプ帯ＳＡＢとメモリブロックＭＢＫＲとを選択的に接続するビット線分離回路ＢＩＫＲを含む。
【００５３】
メモリブロックＭＢＬおよびＭＢＲの一方において選択行が含まれる場合には、この選択行を含むメモリブロック（選択メモリブロック）に対するビット線分離指示信号は、スタンバイ状態時と同様の状態を有し、他方のメモリブロック（非選択メモリブロック）に対するビット線分離回路は、センスアンプ帯ＳＡＢから分離される。
【００５４】
ビット線分離指示信号ＢＬＩＬおよびＢＬＩＲは、後に詳細に説明するが、メモリブロックＭＢＫＬおよびＭＢＫＲに含まれるワード線に伝達されるワード線駆動信号と同じ振幅を有する。
【００５５】
ビット線分離回路ＢＩＫＬを形成するためのウェル領域は、メモリブロックＭＢＫＬのメモリセル形成領域のウェル領域と別々に形成され、ビット線分離回路ＢＩＫＲを形成するためのウェル領域は、メモリブロックＭＢＫＲを形成するウェル領域と列のウェル領域に形成される。
【００５６】
ワード線は、負電圧非昇圧方式で駆動される。すなわち、選択ワード線に対しては接地電圧レベルのワード線駆動信号が伝達され、非選択ワード線へはセンス電源電圧ＶＣＣＳよりも高い電圧が伝達される。したがって、ビット線分離指示信号ＢＬＩＬおよびＢＬＩＲについても、対応のビット線分離回路が導通している場合、その電圧レベルは非昇圧電圧レベルである。
【００５７】
センスアンプ帯ＳＡＢのセンスアンプによりラッチされたＶＣＣＳ／ＶＳＳＳレベルのデータが、このビット線分離回路の分離ゲートによるしきい値電圧損失を受けて、選択メモリブロックのビット線に伝達される。すなわち選択メモリブロックのビット線には、Ｖｔｈｐの電圧がＬレベル信号として伝達される。ここで、Ｖｔｈｐは、ビット線分離ゲートを構成するＭＯＳトランジスタのしきい値電圧の絶対値である。これにより、メモリセル選択時において、非選択ワード線に接続されるメモリセル（非選択メモリセル）のゲート絶縁膜に印加される電圧を緩和する。
【００５８】
図４は、図３に示すメモリブロックＭＢＫＬのメモリセルの配置およびそれに関連するブロック間周辺回路の構成を示す図である。図４において、メモリブロックＭＢＫＬにおいて４行２列に配列されるメモリセルのレイアウトを代表的に示す。
【００５９】
図４において、メモリブロックＭＢＫＬにおいて、行方向に延在してワード線ＷＬ０−ＷＬ３が配設され、またこれらのワード線ＷＬ０−ＷＬ３と平行にワード線ＷＬ０−ＷＬ３と同一配線層にセルプレート電極線ＣＰが形成される。このセルプレート電極線ＣＰは、メモリブロックＭＢＫＬにおいては、２本のワード線ごとに行方向に延在して配置され、列方向において隣接するセルプレート電極ＣＰは、それらの間に配設される２本のワード線により互いに分離される。セルプレート電極線ＣＰは、２行のメモリセルに共通に配置される。
【００６０】
行および列方向に整列して、メモリセル形成用の活性領域ＡＫＲが配設される。活性領域ＡＫＲは列方向に長い矩形形状を有し、各活性領域ＡＫＲにおいて、列方向において隣接する２ビットのメモリセルが形成される。
【００６１】
列方向に整列する活性領域と平行にビット線ＢＬＬおよびＺＢＬＬが配設される。これらのビット線ＢＬＬおよびＺＢＬＬは、ビット線コンタクトＣＮＴを介して活性領域ＡＫＲに接続される。ビット線コンタクトＣＮＴは、隣接ワード線の間に配置され、活性領域に形成される２ビットのメモリセルにより共有される。
【００６２】
活性領域ＡＫＲはＮウェルに形成されるＰ型の不純物領域を含み、メモリセルトランジスタは、ＰチャネルＭＯＳトランジスタで形成される。セルプレート電極線ＣＰには、接地電圧または負電圧レベルの一定の基準電圧（セルプレート電圧）が印加される。このセルプレート電極線ＣＰと活性領域ＡＫＲの交差部においてメモリセルキャパシタが形成される。
【００６３】
ビット線コンタクトＣＮＴは、列方向において隣接する２本のワード線ＷＬの間に形成される。行方向において隣接する２ビットのメモリセルにより、１ビットのデータを記憶する。この１ビットのデータを記憶するメモリセル（ＭＣ１，ＭＣ２）の組を、以下、ツインセルユニットＴＭＵと称する。
【００６４】
メモリセルの行方向についてのピッチ（配置間隔）でビット線ＢＬＬおよびＺＢＬＬが配設される。したがって、ビット線のピッチ条件を緩和することができる。このメモリセルの配置は、「最密充填配置」であり、オープンビット線構成において用いられる。しかしながら、ツインセルユニットＴＭＵで１ビットのデータを記憶することにより、相補データがビット線ＢＬＬおよびＺＢＬＬに読み出されるため、ノイズ耐性に優れた折返しビット線構成を利用することができ、正確にデータを読み出すことができる。
【００６５】
ビット線ＢＬＬおよびＺＢＬＬは、ビット線分離ゲートＢＩＧＬを介してセンスアンプＳＡに結合され、また、メモリブロックＭＢＫＲのビット線ＢＬＲおよびＺＢＬＲは、ビット線分離ゲートＢＩＧＲを介してセンスアンプＳＡに結合される。
【００６６】
ビット線分離ゲートＢＩＧＬは、図３に示すビット線分離回路ＢＩＫＬに含まれ、またビット線分離ゲートＢＩＧＲは、図３に示すビット線分離回路ＢＩＫＲに含まれる。センスアンプＳＡは、図３に示すセンスアンプ帯ＳＡＢに含まれる。
【００６７】
これらのビット線分離ゲートＢＩＧＬおよびＢＩＧＲは、それぞれＰチャネルＭＯＳトランジスタで構成される転送ゲートＰＴＧを含む。このビット線分離ゲートＢＩＧＬおよびＢＩＧＲは、Ｎウェル領域に形成され、このＮウェル領域には、ウェルバイアス電圧ＮＷＶ２が与えられる。一方、メモリセルを形成するためのＮウェル領域には、ウェルバイアス電圧ＮＷＶ１が与えられる。
【００６８】
ビット線ＢＬＬおよびＺＢＬＬは、対を成して配置され、ビット線対に対して１つのセンスアンプＳＡが配置される。ビット線は、メモリセルのピッチ当り１つのビット線が配置されるように配置され、また隣接ビット線が対を成す。したがって、センスアンプＳＡの行方向のピッチ条件を緩和することができ、余裕を持ってセンスアンプＳＡを配置することができる。
【００６９】
従来のＤＲＡＭおいて一般に用いられているように、センスアンプをメモリブロックの両側に交互に配置する必要がなくなり、１つのセンスアンプ帯において各ビット線対に対応してセンスアンプを配置することができ、センスアンプ帯の数を半減することも可能となる。
【００７０】
メモリセルの選択時においては、１つのワード線が選択状態へ駆動される。たとえばワード線ＷＬ０が選択状態へ駆動された場合、メモリセルＭＣ１およびＭＣ２の記憶データが、ビット線ＢＬＬおよびＺＢＬＬに伝達される。これらのメモリセルＭＣ１およびＭＣ２に、相補データを格納することにより、メモリセルキャパシタの蓄積電荷量が小さい場合においても、ビット線ＢＬＬおよびＺＢＬＬ間に十分な大きさの電圧差を生じさせることができ、応じてデータの保持特性を改善することができる。
【００７１】
図５は、図４に示すメモリセルＭＣ（ＭＣ１，ＭＣ２）の断面構造を概略的に示す図である。図５において、メモリセルＭＣは、Ｎ型ウェル領域１１表面に間をおいて形成される不純物領域１２ａおよび１２ｂと、不純物領域１２ａおよび１２ｂの間の領域の表面上に、図示しないゲート絶縁膜を介して形成される導電層１３と、不純物領域１２ｂに電気的に結合されるストレージノード領域１４と、このストレージノード領域１４と対向して配置される導電層１５と、不純物領域１２ａに電気的に接続される導電層１６を含む。
【００７２】
ストレージノード領域１４に隣接して、たとえばフィールド絶縁膜で構成される素子分離領域１８が形成される。
【００７３】
導電層１３が、ワード線ＷＬを構成し、導電層１５が、セルプレート電極線ＣＰを構成し、導電層１６が、ビット線ＢＬを構成する。このセルプレート電極線を構成する導電層１５は、素子分離領域１８を介して隣接メモリセルのストレージノード領域と対向して配置される。
【００７４】
ストレージノード領域１４は、単にＮウェル領域（半導体基板領域）１１の表面に形成される反転層であってもよく、また不純物注入された不純物領域であり、その表面に、反転層が形成されてもよい。
【００７５】
このストレージノード領域１４に、反転層を形成するために、導電層１５へ与えられるセルプレート電圧ＶＣＰは、接地電圧または負のバイアス電圧レベルに設定される。
【００７６】
素子分離領域１８において形成される素子分離膜は、できるだけＤＲＡＭ部における段差を小さくするために、たとえばＣＭＰ（ケミカル・メカニカル・ポリシング）プロセスにより、その表面が平坦化され、この素子分離領域１８の表面は、Ｎウェル１１の表面とほぼ同じ高さにされる。
【００７７】
導電層１３および１５は、不純物が導入された多結晶シリコン（ドープトポリシリコン）またはタングステンシリサイド（ＷＳｉｘ）およびコバルトシリサイド（ＣｏＳｉｘ）などのポリサイドまたはサリサイド（セルフアラインドシリサイド）などのシリコンを含む材料を用いて、同一の配線層に形成される。
【００７８】
これらの導電層１３および１５は、ＣＭＯＳロジックプロセスにおけるトランジスタ（ロジックのトランジスタおよびＤＲＡＭコアの周辺回路のトランジスタ）のゲート電極と同一配線層に形成される。ここで、同一配線層に形成されるとは、同一の製造プロセスステップで製造されることを示す（組成等が同じである）。
【００７９】
導電層１３および１５のそれぞれの直下には、明確には示していないが、ゲート絶縁膜およびキャパシタ絶縁膜が形成される。これらのゲート絶縁膜およびキャパシタ絶縁膜は、同一製造プロセスで形成される同一の絶縁膜（同一組成かつ同一膜厚）であってもよい。また、デュアルゲート酸化膜プロセスにより、これらのゲート絶縁膜およびキャパシタ絶縁膜を、膜厚の異なる酸化膜（組成は同じ）として形成することもできる。ここで、「デュアルゲート酸化膜プロセス」は、２種類の膜厚の酸化膜（絶縁膜）を、酸化膜（絶縁膜）の選択的エッチングにより形成するプロセスである。
【００８０】
なお、これらの導電層１３および１５の下に形成される絶縁膜は、ロジックトランジスタのゲート絶縁膜と異なる膜厚であってもよい。
【００８１】
ビット線ＢＬを構成する導電層１６は、第１メタル配線層などにより形成され、セルプレート電極線ＣＰとなる導電層１５の上層に形成され、いわゆるＣＵＢ（キャパシタ・アンダー・ビット線）構造が実現される。
【００８２】
メモリセルのキャパシタは、ストレージノード電極が、このＮウェル１１の表面のたとえば拡散層または反転層で構成されるストレージノード電極層１４により形成され、また、セルプレート電極が、ワード線と平行に行方向に延在するプレーナ型キャパシタ構造を有している。したがって、このセルプレート電極線ＣＰおよびワード線ＷＬを同一配線層で同一製造プロセスステップで形成するため、セルプレート電極およびストレージノード電極のための配線層を新たに追加する必要がなく、製造工程を簡略化することができる。
【００８３】
また、メモリセルキャパシタが、プレーナ型キャパシタ構造のため、メモリアレイ部と周辺回路部の間の段差は生じず、段差緩和のためのＣＭＰなどによる平坦化プロセスを導入する必要がない。したがって、実質的に、ＣＭＯＳロジックプロセスでメモリアレイを形成することができ、ロジックのトランジスタと同一製造工程でメモリアレイを形成することができる。また、素子分離領域１８は、活性領域を画定するため、メモリセルトランジスタの製造前に形成される。
【００８４】
メモリセルおよびメモリキャパシタは、ＰＭＯＳトランジスタで構成され、そのしきい値電圧は、ロジックトランジスタとほとんど同じ値に設定される。特に、メモリセルトランジスタ（ＭＴＲ）は、ロジックトランジスタ（ＬＴＲ）と同程度の駆動力を有することができるため、メモリセルに対する高速の読出／書込を実現することができる。
【００８５】
このプレーナ型キャパシタ構造によりキャパシタ容量を十分確保できない点は、１ビットのデータを２つのメモリセルで記憶する１ビット／２セルモードでメモリセルを選択することにより、等価的にメモリセルキャパシタ容量を大きくして補償する。すなわち、相補ビット線には、常に相補データが読み出され、これらのビット線間の電圧差が、倍化されるため、データ保持特性を十分に確保することができる。
【００８６】
具体的に、ＨレベルデータおよびＬレベルデータを記憶するメモリセルＭＣのストレージノード（ストレージノード領域１４）の電位Ｖ（ＳＮ，Ｈ）およびＶ（ＳＮ，Ｌ）は、それぞれ、近似的に次式で表わされる。
【００８７】
Ｖ（ＳＮ、Ｈ）≒ＶＣＣＳ・ｅｘｔ（−Ｔ／τａ）
Ｖ（ＳＮ，Ｌ）≒ＮＷＶ１・（１−ｅｘｔ（−Ｔ／τｂ））
ここで、係数τａおよびτｂは、それぞれ、ストレージノード−セルプレート電極間のリーク電流、ストレージノード−基板領域（ウェル領域）間リーク電流およびメモリセルトランジスタのオフリーク電流等によって決定される時定数である。
【００８８】
１ビットのデータを２つのメモリセル（ＤＲＡＭセル）で記憶する１ビット／２セルモード（ツインセルモード）でビット線対にメモリセルの記憶データを読出したときのビット線対の読出電位差ΔＶｂｌは、次式で表わされる。
【００８９】
ΔＶｂｌ＝Ｃｓ・（Ｖ（ＳＮ，Ｈ）−Ｖ（ＳＮ，Ｌ））／（Ｃｓ＋Ｃｂ）
ここで、Ｃｓは、メモリセルキャパシタＭＱの容量を示し、Ｃｂは、ビット線ＢＬおよびＺＢＬのそれぞれの寄生容量を示す。
【００９０】
したがって、１つのメモリセルのデータをビット線に読出しかつ他方のビット線を中間電圧レベルのプリチャージ電圧レベルに維持する場合に比べて、このビット線間読出電位差ΔＶｂｌは、実質的に２倍に設定することができ、メモリセルキャパシタの容量Ｃｓが小さい場合においても、十分大きな読出電位差を得ることができ、プレーナ型キャパシタ構造により、キャパシタ容量が十分確保できない場合においても、十分に、データ保持特性を保証することができる。
【００９１】
図６は、図４に示すビット線分離ゲートに含まれる転送ゲートＰＴＧの断面構造を概略的に示す図である。図６において、転送ゲートＰＴＧは、メモリセルを形成するＮウェル領域１１と別に設けられるＮウェル領域２１に形成される。この転送ゲートＰＴＧは、Ｎウェル領域２１表面に間をおいて形成されるＰ型不純物領域２２ａおよび２２ｂと、これらの不純物領域２２ａおよび２２ｂの間のＮウェル領域２１の表面上に図示しないゲート絶縁膜を介して形成されるゲート電極２３を含む。
【００９２】
メモリセルが形成されるＮウェル領域１１へは、Ｎ型不純物領域１９を介してウェルバイアス電圧ＮＷＶ１が与えられ、一方、Ｎウェル領域２１は、Ｎ型不純物領域２９を介してウェルバイアス電圧ＮＷＶ２が与えられる。不純物領域２２ｂは、ビット線ＢＬを構成する導電層１６と同一工程で形成される導電層２６に接続される。この導電層２６は、メモリブロック間で共有される共通ビット線を構成し、センスアンプに接続される。次に、この図４に示す半導体記憶装置の動作を、図７に示す信号波形図を参照して説明する。図７においては、データ書込時の信号波形が示される。
【００９３】
スタンバイ状態時においては、ビット線分離指示信号ＢＬＩＲおよびＢＬＩＬはともに接地電圧レベルであり、ワード線ＷＬは、高電圧ＶＰレベルにある。ビット線分離ゲートＢＩＧＬおよびＢＩＧＲはともに導通状態にあり、センスアンプＳＡは、ビット線ＢＬＬ，ＺＢＬＬ，ＢＬＲおよびＺＢＬＲに接続される。ワード線ＷＬが高電圧ＶＰレベルであり、メモリセルトランジスタはＰチャネルＭＯＳトランジスタで構成されるため、非導通状態にある。
【００９４】
ビット線ＢＬＬ，ＺＢＬＬ，ＢＬＲおよびＺＢＬＲは、それぞれ図示しないプリチャージ／イコライズ回路により、中間電圧（ＶＣＣＳ／２）の電圧レベルにプリチャージされかつイコライズされている。
【００９５】
メモリセルを選択するメモリサイクルが始まる前に、まずビット線のプリチャージ／イコライズ動作が完了する。アドレス信号が与えられると、このアドレス信号に含まれるブロックアドレス信号に従って、メモリブロックが指定される。この指定されたメモリブロックにおいてワード線アドレスに従ってワード線ＷＬが選択される。
【００９６】
先ず、選択メモリブロックが指定されると、この選択メモリブロックが対応のセンスアンプ帯に接続され、かつこの選択メモリブロックと対をなす非選択メモリブロックが、センスアンプ帯から分離される。図７においては、メモリブロックＭＢＫＬのワード線が選択された場合の動作を示す。この場合には、ビット線分離指示信号ＢＬＩＲが、接地電圧レベルから高電圧ＶＰレベルに上昇する。ビット線分離指示信号ＢＬＩＬは、接地電圧レベルを維持する。したがって、図４に示すビット線分離ゲートＢＩＧＲが非導通状態となり、センスアンプＳＡが、ビット線ＢＬＲおよびＺＢＬＲから分離される。
【００９７】
次いで、アドレス指定された行に対応するワード線ＷＬが選択され、選択ワード線ＷＬの電圧レベルが、高電圧ＶＰから接地電圧ＶＳＳＳレベルに低下する。これにより、メモリセルのアクセストランジスタが導通し、メモリセルキャパシタが対応のビット線に接続される。このとき、ツインセルモードでメモリセルを選択するため、図４に示すように、ビット線ＢＬＬおよびＺＢＬＬ両者に、メモリセルの記憶データが伝達される。
【００９８】
ビット線ＢＬＬおよびＺＢＬＬにおいて一方の電圧レベルがＬレベルデータに応じて低下し、他方のビット線の電圧レベルが、Ｈレベルデータに応じて上昇する。このビット線ＢＬＬおよびＺＢＬＬの電圧差ΔＶｂｌが十分な大きさになると、センスアンプＳＡが活性化され、センスアンプＳＡのセンスノード（共通ビット線）は、センス電源電圧ＶＣＣＳおよびセンス接地電圧ＶＳＳＳレベルに駆動される。
【００９９】
ビット線分離ゲートＢＩＧＬにおいて、ビット線分離指示信号ＢＬＩＬは、接地電圧レベルである。したがって、Ｈレベルデータを転送する転送ゲートＰＴＧは、センス電源電圧ＶＣＣＳを、対応のビット線へ伝達することができるものの、Ｌレベルデータを転送する転送ゲートＰＴＧは、そのゲートが接地電圧レベルであるため、Ｌレベルのビット線の電圧は、この転送ゲートＰＴＧのしきい値電圧の影響により、接地電圧レベルまで放電されず、接地電圧よりも高い電圧レベルとなる。
【０１００】
この後、列選択を行なって書込データが、ビット線ＢＬＬおよびＺＢＬＬに伝達される。図７において、ビット線ＢＬＬに、Ｈレベルデータが書込まれ、ビット線ＺＢＬＬに、Ｌレベルデータが書込まれた状態を示す。
【０１０１】
データ書込が完了すると、選択ワード線ＷＬが非選択状態となり、その電圧レベルが高電圧ＶＰレベルとなり、またビット線分離ゲートＢＩＧＲも、ビット線分離指示信号ＢＬＩＲに従って接地電圧ＶＳＳＳレベルに低下する。これにより、ビット線ＢＬＬおよびＺＢＬＬ、ビット線ＢＬＲおよびＺＢＬＲは、図示しないプリチャージ／イコライズ回路により、中間電圧レベルにプリチャージされかつイコライズされる。
【０１０２】
このＰチャネルＭＯＳトランジスタをビット線分離ゲートに用いて、Ｌレベルのビット線の電圧を接地電圧よりも高くすることにより、また、非選択ワード線ＷＬの電圧レベルを、センス電源電圧ＶＣＣＳよりも高い高電圧ＶＰレベルに維持することにより、以下の効果が得られる。
【０１０３】
「ポーズリフレッシュ特性」
図８は、ストレージノードにＬレベルデータを記憶する場合のリーク電流の経路を示す図である。Ｌレベルデータが記憶するストレージノードの電圧レベルの上昇は、不純物領域１２ａを介してビット線から流れるリーク電流Ｉｏｆｆと、Ｎウェル領域１１からの接合リーク電流ＪＬである。セルプレート電圧ＶＣＰは、接地電圧または負の電圧レベルである。スタンバイ状態時においては、ワード線ＷＬが、高電圧ＶＰレベルに維持され、このメモリトランジスタＭＴＲのゲートは、ソース領域に対し正にバイアスされるため、このメモリトランジスタＭＴＲを深いオフ状態にあり、ビット線からストレージノードへ流れるリーク電流Ｉｏｆｆは、ほぼ無視することができる。この接合リーク電流ＪＬは、ＰＮ接合の逆方向リーク電流であり、不純物領域１２ｂの接合面積を小さくする、およびウェルバイアス電圧ＮＷＶ１を浅くするなどにより、低減することができる。
【０１０４】
このＬレベルデータは、接地電圧レベルよりも高い電圧レベルである。したがって、このＬレベルデータが接地電圧レベルのときに比べて、接合リーク電流ＪＬが低減されている。
【０１０５】
図９は、Ｈレベルデータをストレージノードに格納した場合のリーク電流の経路を示す図である。このＨレベルデータの電圧レベルの低下は、不純物領域１２ａに向かうオフリーク電流Ｉｏｆｆとストレージノードからキャパシタ絶縁膜を介してセルプレート電極ＣＰ（導電層１５）へ流れるゲートリーク電流Ｉｇである。スタンバイ状態時においては、先のＬレベルデータ記憶時と同様、ワード線ＷＬは、ソース（１２ｂ）に対して正にバイアスされており、このメモリトランジスタＭＴＲは深いオフ状態にあり、オフリーク電流Ｉｏｆｆはほぼ無視することができる。したがって、Ｈレベルデータの電圧低下は、このゲートリーク電流Ｉｇにより実質的に決定される。
【０１０６】
このメモリキャパシタのキャパシタ絶縁膜を、ロジックトランジスタのゲート絶縁膜と同じ膜厚とした場合には、ゲートリーク電流Ｉｇが大きくなる場合、メモリセルキャパシタの絶縁膜厚を、同一製造工程で形成されるロジックトランジスタのゲート絶縁膜厚よりも厚く設定する（デュアルゲート酸化膜プロセスを利用する）。このメモリセルキャパシタの容量および面積を、それぞれＣｓおよびＳｃｅｌｌとし、目標とするデータ保持時間をｔＲＥＦとすると、許容されるゲートリーク電流Ｉｇｍａｘは、次式で与えられる。
【０１０７】
Ｉｇｍａｘ＝Ｃｓ・ＶＣＣＳ／（ｔＲＥＦ・Ｓｃｅｌｌ）
したがって、メモリセルキャパシタの絶縁膜は、Ｉｇ＜＜Ｉｇｍａｘとなるようにその膜厚を適当に設定する。これにより、少なくとも１ビット／２セルのツインセルユニット内においてＨレベルデータを記憶しているメモリセルからのビット線読出電圧は十分に確保することができる。
【０１０８】
上述の処置により、ポーズリフレッシュ特性を保証することができる。
「ディスターブリフレッシュ特性」
次に、ディスターブリフレッシュ特性について説明する。ワード線ＷＬが高電圧ＶＰレベルであり、ビット線ＢＬ（導電層１６）がＨレベルの状態を考える。図１０は、この状態でのストレージノードの電位とリーク電流の関係を示す図である。図１０において横軸にストレージノードの電位を示し、縦軸にリーク電流の大きさを示す。図１０に示すように、Ｌレベルデータを記憶しているメモリセルのストレージノードの電位が上昇すると、図８に示すＰ型不純物領域１２ｂとＮウェル領域１１の間の接合バイアスが低下し、逆方向リーク電流が指数関数的に低下するため、接合リーク電流ＪＬは急激に低下する。一方、オフリーク電流Ｉｏｆｆは、ストレージノードの電位が上昇すると、単にメモリセルトランジスタＭＴＲのドレイン−ソース間電圧Ｖｄｓが低下するだけであり、ソースがビット線となるため、ゲート−ソース間電圧には影響を及ぼさないため、このオフリーク電流Ｉｏｆｆは、緩やかに低下する。すなわち、接合リーク電流に起因するストレージノード電位の上昇速度は、急激に低下し、一方、オフリーク電流Ｉｏｆｆに起因するストレージノード電位の上昇速度は、緩やかに低下する。
【０１０９】
したがって、非選択ワード線ＷＬをアレイ電源電圧ＶＣＣＳレベルに設定した場合、対応のビット線ＢＬにＨレベルデータが現れている場合、このオフリーク電流Ｉｏｆｆの影響を無視することができない。特に、メモリトランジスタＭＴＲは、ロジックトランジスタと同様、そのしきい値電圧の絶対値が小さいため（メモリトランジスタとロジックトランジスタとは同一製造工程で製造される）、オフリーク電流が大きくなり、ディスターブリフレッシュ特性が劣化する。しかしながら、この非選択ワード線ＷＬを、Ｈレベルデータの電圧（ＶＣＣＳ）よりも高い高電圧ＶＰレベルに設定することにより、このメモリセルトランジスタＭＴＲのゲートがソースに対して、正にバイアスされることになり、オフリーク電流Ｉｏｆｆを低減することができ、ディスターブリフレッシュ特性の劣化を抑制することができる。
【０１１０】
すなわち、図１１に示すように、いわゆるサブスレッショルド領域においては、ＰチャネルＭＯＳトランジスタにおいては、ゲート−ソース間電圧Ｖｇｓが正にバイアスされると、オフリーク電流（サブスレッショルド電流）Ｉｏｆｆは、指数関数的に低下する。ここで、図１１において、縦軸に、このオフリーク電流Ｉｏｆｆの対数値を示し、横軸に、ゲート−ソース間電圧Ｖｇｓを示す。
【０１１１】
具体的に、ゲート−ソース間電圧Ｖｇｓが、０．１Ｖ上昇するごとに、オフリーク電流Ｉｏｆｆは、約１桁低下する。したがって、この非選択ワード線ＷＬを、高電圧ＶＰレベルに維持することにより、非選択メモリセルのゲート−ソース間電圧Ｖｇｓは、正にバイアスすることができ、確実に、オフリーク電流Ｉｏｆｆを抑制することができ、ディスターブリフレッシュ特性を大幅に改善することができる。
【０１１２】
また、選択メモリセルにおいては、そのメモリトランジスタのゲート絶縁膜に、センス電源電圧ＶＣＣＳに等しい電圧Ｖｂが印加される。この電圧Ｖｂが印加される期間は、このメモリセルが選択されている期間だけであり、時間デューティは小さく、また、センス電源電圧ＶＣＣＳに対しては耐圧は保証されており、特に問題は生じない。一方、非選択メモリセルにおいては、時間デューティは大きいものの、そのメモリトランジスタのゲート絶縁膜に印加される電圧Ｖａは、高電圧ＶＰとＬレベルのビット線の電圧ＺＢＬＬ（Ｖ）の差であり、Ｌレベルのビット線を接地電圧レベルに駆動する場合に比べて電圧ＺＢＬＬ（Ｖ）だけ小さくなる。ここで、Ｌレベルビット線電圧ＺＢＬＬ（Ｖ）は、ビット線分離ゲートのしきい値電圧の絶対値に等しい。したがって、高電圧ＶＰとセンス電源電圧ＶＣＣＳとの差αが、電圧ＺＬＬ（Ｖ）と同程度であれば、十分にメモリトランジスタの絶縁耐圧を保証することができる。これにより、非選択メモリセルのゲート絶縁膜の信頼性を保証することができる。
【０１１３】
このビット線ＢＬに伝達されるＬレベルデータの電圧レベルが、接地電圧よりも高くなり、ストレージノードに格納されるＬレベルデータの電圧レベルが同様、接地電圧よりも高くなる。しかしながら、ビット線ＢＬＬおよびＺＢＬＬに、ＨレベルデータおよびＬレベルデータが読出されるため、以下の理由により、十分に、センスアンプに対する電圧差を確保することができる。
【０１１４】
すなわち、Ｈレベルデータについては、フルＶＣＣＳレベルのデータの書込／読出を行なうことができる。また、Ｌレベルデータについても、オフリーク電流Ｉｏｆｆが抑制されており、また、接合リーク電流ＪＬについても、このＬレベルデータが接地電圧よりも高いため、十分抑制されている。したがって、Ｌレベルデータを記憶しているメモリセルのストレージノードのデータ保持時における電位の上昇速度は十分緩やかとなる。したがって、Ｌレベルデータのビット線への読出時におけるＬレベルデータ読出電圧もある程度確保することができる。したがって、ディスターブデータ保持特性（ディスターブリフレッシュ特性）は、接地電圧レベルのＬレベルデータを書込む場合に比べて若干劣化するものの、ワード線をセンス電源電圧ＶＣＣＳと接地電圧ＶＳＳＳの間で変化させる場合に比べて十分に改善することができる。
【０１１５】
特に、メモリセルトランジスタＭＴＲのゲート絶縁膜に印加される電圧の最大値は、ビット線分離ゲートの転送ゲートＰＴＧのしきい値電圧の絶対値分だけ緩和されている。したがって、このビット線分離ゲートの転送ゲートＰＴＧのしきい値電圧を適当に設定することにより、Ｖａ≦ＶＣＣＳの条件を実現することができ、ゲート絶縁膜の信頼性の問題は生じない。
【０１１６】
特に、図１２に示すように、Ｌレベルに駆動されるビット線ＬＢＬに接続するビット線分離ゲートの転送ゲートＰＴＧは、そのソースがＬレベルビット線ＬＢＬであり、バックゲート−ソース間が正にバイアスされる。したがって、この転送ゲートＰＴＧのしきい値電圧の絶対値Ｖｔｈｐは、ソースおよびバックゲートが同一電圧のときに比べて大きくなり、図７に示す電圧Ｖａをセンス電源電圧ＶＣＣＳ以下に設定する条件を満たすことができ易くなる。
【０１１７】
仮に、オフリーク電流Ｉｏｆｆを十分に抑制するために、このαの設定値が大きくされた場合または、ロジックトランジスタのしきい値電圧の絶対値の設定値が低く、このＬレベルビット線ＬＢＬの電位ＶＳＳＳ＋Ｖｔｈｐ＝ＺＢＬＬ（Ｖ）が低い場合、条件Ｖａ≦ＶＣＣＳを満足することができなくなることが考えられる。
【０１１８】
この場合、転送ゲートＰＴＧのウェルバイアス電圧ＮＷＶ２を適当に設定し、このビット線分離ゲートのトランジスタＰＴＧのしきい値電圧の絶対値を大きくして、Ｌレベルビット線ＬＢＬの電圧レベルを高くして、条件Ｖａ≦ＶＣＣＳを満足する。
【０１１９】
図１３は、この発明に従う半導体記憶装置の内部電圧発生部の構成を概略的に示す図である。図１３において、メモリセルアレイＭＡに対し、行選択回路３０が設けられる。この行選択回路３０へは、外部電源電圧ＥＸＶＤから高電圧ＶＰを生成する高電圧発生回路３１の生成する高電圧ＶＰが与えられる。メモリセルアレイの図示しないメモリセルの形成領域のウェル領域へは、セルウェルバイアス発生回路３２からのＮウェルバイアス電圧ＮＷＶ１が与えられる。このメモリセルアレイＭＡのビット線分離ゲート形成領域に対しては、ゲートウェルバイアス発生回路３３からのＮウェルバイアス電圧ＮＷＶ２が与えられる。またメモリセルアレイＭＡの周辺回路に含まれるセンスアンプへは、センス電源回路３４からのセンス電源電圧ＶＣＣが与えられる。メモリセルアレイＭＡのセルプレート電極線へは、セルプレート電圧発生回路３５からのセルプレート電圧ＶＣＰが与えられる。回路３１−３５へは、電源電圧として、外部電源電圧ＥＸＶＤが与えられる。
【０１２０】
セルウェルバイアス発生回路３２および３３は、ウェルバイアス電圧が、アレイ電源電圧ＶＣＳＳ以上であるため、これらのセルウェルバイアス発生回路３２および３３の各々は、たとえば、チャージポンプ動作を行なって、それぞれウェルバイアス電圧ＮＷＶ１およびＮＷＶ２を生成する。また、このウェルバイアス電圧ＮＷＶ１およびＮＷＶ２が、外部電源電圧ＥＸＶＤとアレイ電源電圧ＶＣＣＳの間の電圧レベルのときには、この外部電源電圧ＥＸＶＤを分圧して、これらウェルバイアス電圧ＮＷＶ１およびＮＷＶ２が生成されてもよい。これらのウェルバイアス電圧ＮＷＶ１およびＮＷＶ２は、同一電圧レベルであってもよくまた互いに異なる電圧レベルであってもよい。これらのウェルバイアス電圧ＮＷＶ１およびＮＷＶ２の電圧レベルが個々に設定されればよい。
【０１２１】
センス電源回路３４は、たとえば降圧回路で構成され、外部電源電圧ＥＸＶＤを内部で降圧して、センス電源電圧ＶＣＣＳを生成する。ただし、外部電源電圧ＥＸＶＤＤがセンス電源電圧として使用される場合には、このセンス電源回路３４は、例えばローパスフィルタなどのノイズ除去回路で構成される。
【０１２２】
高電圧発生回路３１は、外部電源電圧ＥＸＶＤに従ってチャージポンプ動作などに基づいて、高電圧ＶＰを生成する。
【０１２３】
セルプレート電圧発生回路３５は、このセルプレート電圧ＶＣＰが接地電圧の場合、外部電源電圧ＥＸＶＤに代えて外部接地電圧ＥＸＶＳを受けてセルプレート電圧ＶＣＰを生成する。このセルプレート電圧ＶＣＰが負の電圧レベルのときには、セルプレート電圧発生回路３５は、チャージポンプ動作を行なって外部電源電圧ＥＸＶＤから負のセルプレート電圧ＶＣＰを生成する。
【０１２４】
図１４は、図１３に示す行選択回路３０の１つのワード線に関連する部分の構成を示す図である。このワード線ＷＬは、メインワード線ＭＷＬとサブワード線ＳＷＬの階層ワード線で構成される。メインワード線は、所定数のサブワード線ＳＷＬに対応して配置される。このサブワード線ＳＷＬは、１つのメインワード線ＭＷＬに、４本設けられてもよく、また８本設けられてもよい。
【０１２５】
図１４において、行選択回路３０は、メインワード線アドレス信号Ｘｍｗをデコードするメインワード線デコード回路３０ａと、メインワード線デコード回路３０ａの出力信号を、高電圧ＶＰレベルの信号にレベル変換してメインワード線ＭＷＬ上に伝達するバッファ回路３０ｂと、サブワード線アドレス信号Ｘｓｗをデコードするサブワード線デコード回路３０ｃと、サブワード線デコード回路３０ｃの出力信号を反転しかつレベル変換してサブデコード信号ＳＤを生成するインバータ３０ｄと、高電圧ＶＰを動作電源電圧として受け、レベル変換機能付きインバータ３０ｄの出力信号を反転して補のサブデコード信号ＺＳＤを生成するインバータ回路３０ｅと、メインワード線ＭＷＬ上の信号に応答してサブデコード信号ＳＤをサブワード線ＳＷＬに伝達するＮチャネルＭＯＳトランジスタ３０ｆと、メインワード線ＭＷＬの信号に応答して高電圧ＶＰをサブワード線ＳＷＬに伝達するＰチャネルＭＯＳトランジスタ３０ｇと、補のサブデコード信号ＺＳＤに従って高電圧ＶＰをサブワード線ＳＷＬに伝達するＰチャネルＭＯＳトランジスタ３０ｈを含む。
【０１２６】
デコード回路３０ａおよび３０ｃへ与えられるアドレス信号ＸｍｗおよびＸｓｗは、プリデコード信号であってもよい。
【０１２７】
メインワード線デコード回路３０ａは、メインワード線ＭＷＬがアドレス指定されたときに、接地電圧レベルの信号を出力し、レベル変換機能付きインバータ回路３０ｂにより、選択メインワード線ＭＷＬが、高電圧ＶＰレベルに駆動される。非選択メインワード線ＭＷＬは、接地電圧レベルを維持する。
【０１２８】
サブワード線デコード回路３０ｃは、サブワード線ＳＷＬが指定されたときには、Ｈレベルの信号を出力する。したがって、サブデコード信号ＳＤは、サブワード線ＳＷＬが選択されたときには接地電圧レベルとなり、一方、補のサブデコード信号ＺＳＤが、高電圧ＶＰレベルのＨレベルとなる。サブワード線ＳＷＬの非選択時には、サブデコード信号ＳＤが、高電圧ＶＰレベル、補のサブデコード信号ＺＳＤが接地電圧レベルとなる。
【０１２９】
図１４に示すワード線選択回路の構成において、メインワード線ＭＷＬが非選択状態のときには、ＰチャネルＭＯＳトランジスタ３０ｇがオン状態、ＭＯＳトランジスタ３０ｆがオフ状態となり、サブワード線ＳＷＬは、ＭＯＳトランジスタ３０ｇにより高電圧ＶＰレベルに維持される。
【０１３０】
一方、メインワード線ＭＷＬが選択されると、メインワード線ＭＷＬは、高電圧ＶＰレベルに駆動され、ＭＯＳトランジスタ３０ｆがオン状態、ＭＯＳトランジスタ３０ｇがオフ状態となる。サブデコード信号ＳＤが接地電圧レベルのときには、ＭＯＳトランジスタ３０ｆがこの接地電圧レベルのサブデコード信号ＳＤをサブワード線ＳＷＬ上に伝達し、サブワード線ＳＷＬが選択状態とされる。このときは、補のサブデコード信号ＺＳＤは、高電圧ＶＰレベルであり、ＭＯＳトランジスタ３０ｈはオフ状態である。
【０１３１】
このメインワード線ＭＷＬの選択時においてサブデコード信号ＳＤが高電圧ＶＰレベルのときには、ＭＯＳトランジスタ３０ｆは、サブワード線ＳＷＬへ、高電圧ＶＰ−Ｖｔｈｎの電圧レベルの信号を伝達する。ここで、Ｖｔｈｎは、ＭＯＳトランジスタ３０ｆのしきい値電圧を示す。このときには、サブデコード信号ＺＳＤがＬレベルであるため、ＭＯＳトランジスタ３０ｈがオン状態となり、サブワード線ＳＷＬは、高電圧ＶＰレベルを保持する。
【０１３２】
したがって、この図１４に示すデコード回路およびサブワード線ドライブ回路を利用することにより、サブワード線ＳＷＬを選択時には、接地電圧レベルに駆動し、非選択時には、高電圧ＶＰレベルに維持することができる。
【０１３３】
図１５は、セルプレート電極線の配置を概略的に示す図である。図１５においては、１つのメモリブロックＭＢＫに対するセルプレート電極線ＣＰの配置を示す。これらのセルプレート電極線ＣＰは、複数のメモリブロックに共通に配設されるメインセルプレート電極線ＭＣＰに結合される。セルプレート電極線ＣＰは、メモリブロックＭＢＫ内においては行方向に延在して配置される。このメインセルプレート電極線ＭＣＰは、セルプレート電圧発生回路３５に結合され、このセルプレート電圧発生回路３５からのセルプレート電圧ＶＣＰを伝達する。
【０１３４】
このメモリブロックＭＢＫの周辺において、セルプレート電極線ＣＰをメインセルプレート電極線ＭＣＰに結合することにより、セルプレート電極線ＣＰをワード線と同一配線層で形成することができる。
【０１３５】
なお、この図１５に示すセルプレート電極線ＣＰの配置において、メインセルプレート電極線ＭＣＰは、サブワードドライバ（図１４に示すＭＯＳトランジスタ３０ｆ−３０ｈ）が配置されるサブワードドライバ帯を列方向に延在して配置されてもよい。
【０１３６】
図１６は、ウェルバイアス電圧の伝達経路の一例を概略的に示す図である。図１６においては、１つの行ブロックが、複数のサブブロックに分割される。これらのサブブロックは、サブワードドライバ帯ＳＷＤＢａ−ＳＷＤＢｄにより分離される。各サブブロックにおいては、サブワード線が配設されており、各サブワード線に対応のサブブロックのメモリセルが接続される。
【０１３７】
このサブブロックのメモリセルを形成するために、セルウェル領域１１ａ、１１ｂおよび１１ｃが配設される。これらのセルウェル領域１１ａ−１１ｃは、それぞれ、サブワードドライバ帯ＳＷＤＢｂおよびＳＷＤＢｃにより分離される。
【０１３８】
セルウェル領域１１ａ−１１ｃに対応して、分離ゲートを配置するための分離ゲートウェル領域２１ａａ−２１ａｃが形成される。これらの分離ゲートウェル領域２１ａａ−２１ａｃも、同様、サブワードドライバ帯ＳＷＤＢｂおよびＳＷＤＢｃにより分離される。
【０１３９】
分離ゲートウェル領域２１ａａ−２１ａｃに隣接して、センスアンプを形成するためのセンスアンプ配置領域４４ａ−４４ｃが配置される。センスアンプは、ＰチャネルＭＯＳトランジスタで構成されるＰセンスアンプと、ＮチャネルＭＯＳトランジスタで構成されるＮセンスアンプとを含む。したがって、このセンスアンプ配置領域４４ａ−４４ｃには、それぞれＰチャネルＭＯＳトランジスタを配置するための領域と、ＮチャネルＭＯＳトランジスタを配置するための領域とが設けられる。このセンスアンプ配置領域４４ａ−４４ｃは、したがってトリプルウェル構造が形成されてもよく、またツインウェル構造が用いられてもよい。
【０１４０】
センスアンプ配置領域４４ａ−４４ｃに隣接して、別のメモリブロックに対して配置される分離ゲートを形成するための分離ゲートウェル領域２１ｂａ−２１ｂｃが配置される。
【０１４１】
セルウェルバイアス発生回路３２からのウェルバイアス電圧ＮＷＶ１は、サブワードドライバ帯ＳＷＤＢｂおよびＳＷＤＢｄに配設されるセルウェルバイアス電圧伝達線４２ａおよび４２ｂを介して伝達される。このセルウェルバイアス電圧伝達線４２ａおよび４２ｂは、たとえば第２メタル配線で形成され、列方向に延在して配置される。セルウェルバイアス電圧伝達線４２ａは、取出配線４３ａにより、セルウェル領域１１ａおよび１１ｂに結合され、セルウェルバイアス電圧伝達線４２ｂは、取出配線４３ｂを介してセルウェル領域１１ｃに結合される。これらの取出配線４３ａおよび４３ｂは、中間配線およびコンタクトを含み、このウェルバイアス電圧伝達線４２ａおよび４２ｂを、ウェル領域１１ａ−１１ｃに電気的に接続する。
【０１４２】
ゲートウェルバイアス発生回路３３からのゲートウェルバイアス電圧ＮＷＶ２は、サブワードドライバ帯ＳＷＤＢａおよびＳＷＤＢｃを列方向に延在するゲートウェルバイアス電圧伝達線４０ａおよび４０ｂにより伝達される。このゲートウェルバイアス電圧伝達線４０ａは取出配線４１ａおよび４１ｂにより、分離ゲートウェル領域２１ａａおよび２１ｂａに結合され、ゲートウェルバイアス電圧伝達線４０ｂは、取出配線４１ｃにより分離ゲートウェル領域２１ａｂおよび２１ａｃに接続され、かつ取出配線４１ｄにより、分離ゲートウェル領域２１ｂｂおよび２１ｂｃに結合される。
【０１４３】
なお、図１６に示す配置において、分離ゲートウェル領域は、行方向に連続的に延在して配置されてもよい。また、バイアス電圧伝達線４０ａ、４０ｂ、４２ａおよび４２ｂは、また、このセンスアンプ帯を行方向に延在する電圧伝達線によりそれぞれ相互結合されて電源強化が図られてもよい。
【０１４４】
この分離ゲートウェル領域２１ａａ−２１ａｃが、行方向に連続的に延在し（図１６に破線で示す）また分離ゲートウェル領域２１ｂａ−２１ｂｃが、行方向に連続的に延在して配置される場合、このサブワードドライバ帯において、ウェルバイアス電圧伝達線４０ａおよび４０ｂがウェル領域に電気的に接続される。
【０１４５】
図１７は、ビット線分離信号およびセンスアンプ活性化信号を発生する部分の構成の一例を示す図である。図１７においては、ビット線分離回路ＢＩＫＬおよびＢＩＫＲとセンスアンプ帯ＳＡＢに対して配置される制御信号発生部の構成を示す。ビット線分離回路ＢＩＫＬは、導通時センスアンプ帯ＳＡＢをメモリブロックＭＢＫＬに接続し、ビット線分離回路ＢＩＫＲは、導通時、センスアンプ帯ＳＡＢをメモリブロックＭＢＫＲに接続する。
【０１４６】
ビット線分離回路ＢＩＫＬに対しては、アレイ活性化信号ＲＡＣＴとメモリブロック選択信号ＢＳＲを受けるＮＡＮＤ回路５０と、ＮＡＮＤ回路５０の出力信号のレベル変換を行なってビット線分離指示信号ＢＬＩＬを生成するレベルシフト回路５１が設けられる。アレイ活性化信号ＲＡＣＴは、行選択動作を活性化する信号であり、この半導体記憶装置において行選択が行なわれている期間中（アレイ活性化期間中）活性状態に維持される。
【０１４７】
ブロック選択信号ＢＳＲはメモリブロックＭＢＫＲが選択されたときに活性状態のＨレベルとなる。レベルシフト回路５１は、ＮＡＮＤ回路５０の出力信号がＬレベルのときに、このビット線分離指示信号ＢＬＩＬを高電圧ＶＰレベルに変換する。周辺回路のトランジスタが、ロジックトランジスタで構成されるため、動作電源電圧としては、センス電源電圧と同一電圧レベルの電圧がその動作電源電圧として用いられてもよく、また、高速動作性のためにセンス電源電圧と電圧レベルの異なる周辺回路用の電源電圧が動作電源電圧として用いられてもよい。
【０１４８】
センスアンプ帯ＳＡＢに対しては、ブロック選択信号ＢＳＲおよびＢＳＬを受けるＯＲ回路５２と、メインセンスアンプ活性化信号ＭＳＯＰとＯＲ回路５２の出力信号とを受けてセンスアンプ活性化信号ＳＯＰを生成するＮＡＮＤ回路５３と、ＯＲ回路５２の出力信号とメインセンスアンプ活性化信号ＭＳＯＮを受けてセンスアンプ活性化信号ＳＯＮを生成するＡＮＤ回路が設けられる。センスアンプ帯ＳＡＢに対しては、センス電源電圧ＶＣＣＳおよびセンス接地電圧ＶＳＳＳが伝達される。センスアンプ活性化信号ＳＯＰおよびＳＯＮは、それぞれ、振幅は、センス電源電圧ＶＣＣＳレベルである。しかしながら、これらのセンスアンプ活性化信号ＳＯＰおよびＳＯＮの振幅は、センス電源電圧と電圧レベルの異なる周辺電源電圧ＶＣＣレベルであってもよい。
【０１４９】
このセンスアンプ帯ＳＡＢに対してセンス電源電圧ＶＣＣＳおよびセンス接地電圧ＶＳＳＳを伝達するセンス電源線およびセンス接地線の配置としては、通常の、メッシュ状に電圧伝達線が配置されるメッシュ状センス電源配置が用いられればよい。
【０１５０】
ブロック選択信号ＢＳＬは、メモリブロックＭＢＫＬが選択されたときにＬレベルの活性状態となる。メインセンスアンプ活性化信号ＭＳＯＰおよびＭＳＯＮは、ともに活性化時Ｈレベルである。センスアンプ活性化信号ＳＯＰは、活性化時Ｌレベルであり、センスアンプ活性化信号ＳＯＮは、活性化時Ｈレベルである。
【０１５１】
ブロック選択信号ＢＳＬおよびＢＳＲは、アドレス信号に含まれるブロックアドレス信号をデコードして生成される。
【０１５２】
ビット線分離回路ＢＩＫＲに対しては、ブロック選択信号ＢＳＬとアレイ活性化信号ＲＡＣＴを受けるＮＡＮＤ回路５５と、ＮＡＮＤ回路５５の出力信号のレベル変換を行なってビット線分離指示信号ＢＬＩＲを生成するレベルシフト回路５６が設けられる。このレベルシフト回路５６は、ＮＡＮＤ回路５５の出力信号のＨレベルを、高電圧ＶＰレベルの信号に変換する。
【０１５３】
この図１７に示す構成において、スタンバイ状態時においては、アレイ活性化信号ＲＡＣＴはＬレベルであり、ＡＮＤ回路５０および５５の出力信号はＬレベルである。したがって、レベルシフト回路５１および５６からのビット線分離指示信号ＢＬＩＬおよびＢＬＩＲはそれぞれ、Ｌレベルであり、ビット線分離回路ＢＩＫＬおよびＢＩＫＲは、導通状態にある。したがって、センスアンプ帯ＳＡＢは、メモリブロックＭＢＫＬおよびＭＢＫＲに接続される。メインセンスアンプ活性化信号ＭＳＯＰおよびＭＳＯＮはともに非活性状態であり、ＮＡＮＤ回路５３の出力するセンスアンプ活性化信号ＳＯＰがＨレベル、ＡＮＤ回路５４の出力するセンスアンプ活性化信号ＳＯＮがＬレベルであり、センスアンプ帯ＳＡＢのセンスアンプは非活性状態を維持する。
【０１５４】
メモリセルを選択するメモリサイクルが始まると、アレイ活性化信号ＲＡＣＴがＨレベルに立上がり、ＡＮＤ回路５０および５５がバッファ回路として動作する。メモリブロックＭＢＫＬが選択されたときには、ブロック選択信号ＢＳＬがＨレベルとなり、一方、ブロック選択信号ＢＳＲはＬレベルを維持する。したがって、ＡＮＤ回路５０の出力信号はＬレベルであり、レベルシフト回路５１からのビット線分離指示信号ＢＩＬは、接地電圧レベルのＬレベルであり、ビット線分離回路ＢＩＫＬは導通状態を維持し、センスアンプ帯ＳＡＢがメモリブロックＭＢＫＬに接続される。
【０１５５】
一方、ＡＮＤ回路５５は、ブロック選択信号ＢＳＬおよびアレイ活性化信号ＲＡＣＴがともにＨレベルとなると、Ｈレベルの信号を出力する。応じて、レベルシフト回路５６の出力するビット線分離指示信号ＢＬＩＲが、高電圧ＶＰレベルとなり、ビット線分離回路ＢＩＫＲが非導通状態となり、センスアンプ帯ＳＡＢがメモリブロックＭＢＫＲから分離される。
【０１５６】
メモリブロックＭＢＫＬにおいてメモリセルが選択され、ツインセルユニットのデータがビット線対上に読出されると、メインセンスアンプ活性化信号ＭＳＯＮおよびＭＳＯＰがＨレベルへ駆動される。ブロック選択信号ＢＳＬがＨレベルであるため、ＯＲ回路５２の出力信号はＨレベルであり、メインセンスアンプ活性化信号ＭＳＯＰがＨレベルとなると、ＮＡＮＤ回路５３からのセンスアンプ活性化信号ＳＯＰがＬレベルとなる。一方、ＡＮＤ回路５４は、このメインセンスアンプ活性化信号ＭＳＯＮの立上がりに応答してセンスアンプ活性化信号ＳＯＮをＨレベルに駆動する。応じて、センスアンプ帯ＳＡＢのセンスアンプが活性化され、メモリブロックＭＢＫＬの選択メモリセルのデータの検知、増幅およびラッチを行なう。
【０１５７】
この後、図示しない列系回路により列選択動作が行なわれ、センスアンプ帯ＳＡＢにおいて選択列に対応して配置されたセンスアンプに対するデータの書込／読出が実行される。
【０１５８】
メモリサイクルが完了すると、アレイ活性化信号ＲＡＣＴがＬレベルとなり、またメインセンスアンプ活性化信号ＭＳＯＰおよびＭＳＯＮがＬレベルとなる。これにより、メモリブロックＭＢＫＬにおいて選択ワード線が非選択状態となり、またセンスアンプ帯ＳＡＢのセンスアンプが非活性化される。さらに、ビット線分離指示信号ＢＬＩＲがＬレベルとなり、ビット線分離回路ＢＩＫＲが導通し、メモリブロックＭＢＫＲがセンスアンプ帯ＳＡＢに接続される。この後、図示しないビット線プリチャージ／イコライズ回路により、メモリブロックＭＢＫＬおよびＭＢＫＲのビット線のプリチャージ／イコライズ動作が実行される。
【０１５９】
なお、ビット線プリチャージ／イコライズ回路はメモリブロックＭＢＫＬおよびＭＢＫＲそれぞれにおいてビット線分離回路ＢＩＫＬおよびＢＩＫＲに隣接して配置され、それぞれブロック選択信号に従って活性／非活性化される。
【０１６０】
図１８は、図１７に示すセンスアンプ帯ＳＡＢに含まれるセンスアンプＳＡの構成の一例を示す図である。図１８において、センスアンプＳＡは、センスアンプ活性化トランジスタ６０を介してセンス電源線５８に電気的に結合され、またセンスアンプ活性化トランジスタ６２を介してセンス接地線５９に接続される。これらのセンス電源線５８およびセンス接地線５９は、センスアンプ帯ＳＡＢにおいて行方向に連続して延在して配置される。
【０１６１】
センスアンプ活性化トランジスタ６０および６２の組は、所定数のセンスアンプＳＡに対して設けられる。このセンスアンプ活性化トランジスタ６０および６２は、たとえばサブワードドライバ帯において配置される。センスアンプ活性化信号６０は、センスアンプ活性化信号ＳＯＰの活性化時（Ｌレベルのとき）導通し、センス電源線５８上のセンス電源電圧ＶＣＣＳを、センス電源ノード６７ａに伝達する。センスアンプ活性化トランジスタ６２は、センスアンプ活性化信号ＳＯＮの活性化時導通し、導通時、センス接地線５９の接地電圧ＶＳＳＳをセンス接地ノード６７ｂに伝達する。
【０１６２】
センスアンプＳＡは、センス電源ノード６７ａと共通ビット線ＣＢＬの間に接続されかつそのゲートが共通ビット線ＺＣＢＬに接続されるＰチャネルＭＯＳトランジスタ６３と、センス電源ノード６７ａと共通ビット線ＺＣＢＬの間に接続されかつそのゲートが共通ビット線ＣＢＬに接続されるＰチャネルＭＯＳトランジスタ６４と、センス接地ノード６７ｂと共通ビット線ＣＢＬの間に接続されかつそのゲートが共通ビット線ＺＣＢＬに接続されるＮチャネルＭＯＳトランジスタ６５と、センススイッチノード６７ｂと共通ビット線ＺＣＢＬの間に接続されかつそのゲートが共通ビット線ＣＢＬに接続されるＮチャネルＭＯＳトランジスタ６６を含む。
【０１６３】
共通ビット線ＣＢＬおよびＺＣＢＬは、ビット線分離回路ＢＩＫＬおよびＢＩＫＲに含まれる分離ゲートに接続される。
【０１６４】
このセンスアンプＳＡは、交差結合されたＰチャネルＭＯＳトランジスタ６３および６４より、共通ビット線ＣＢＬおよびＺＣＢＬの高電位の共通ビット線電位をセンス電源電圧ＶＣＣＳレベルに駆動する。また、交差結合されたＮチャネルＭＯＳトランジスタ６５および６６により、共通ビット線ＣＢＬおよびＺＣＢＬの低電位の共通ビット線が接地電圧レベルに駆動する。
【０１６５】
センスアンプＳＡは、ＭＯＳトランジスタ６３および６５で第１のインバータを形成し、ＭＯＳトランジスタ６４および６６で第２のインバータを構成する。これらの第１および第２のインバータの入力および出力が交差結合されて、インバータラッチが形成される。したがって、センスアンプＳＡは、センスおよび増幅動作完了後、この共通ビット線ＣＢＬおよびＺＣＢＬの電圧を、読出されたデータに応じて、センス電源電圧ＶＣＣＳおよびセンス接地電圧ＶＳＳＳレベルにラッチする。
【０１６６】
このセンス接地電圧ＶＳＳＳは、ビット線分離指示信号ＢＬＩＬおよびＢＬＩＲのＬレベルの電圧レベルと同じ電圧レベルである。したがって、共通ビット線ＣＢＬおよびＺＣＢＬとメモリブロックＭＢＫＬまたはＭＢＫＲ内のビット線ＢＬおよびＺＢＬＬの間には、Ｌレベルデータについて、この分離ゲートのＰチャネルＭＯＳトランジスタのしきい値電圧の絶対値の電圧差が生じる。
【０１６７】
しきい値電圧による電圧シフトを利用して、負電圧ワード線方式の非選択メモリセルトランジスタのゲート絶縁膜に印加される電圧を緩和する。
【０１６８】
以上のように、この発明の実施の形態１に従えば、メモリセルキャパシタをプレーナ型構造として、キャパシタ段差を低減しているため、ロジックトランジスタと同一製造工程でメモリセルを製造することができ、製造コストを低減することができる。
【０１６９】
また、２ビットのメモリセルにより１ビットのデータを記憶する１ビット／２セルモードで動作させることにより、このプレーナ型キャパシタの容量値の低減を補償して十分な大きさの読出電圧差をビット線間に生じさせることができ、データ保持特性を保証することができる。
【０１７０】
また、ワード線非昇圧方式と負電圧ワード線方式とを組合せて利用しており、ディスターブリフレッシュ特性を非選択メモリセルの絶縁特性を劣化させることなく改善することができる。また、センスアンプとビット線との間のビット線分離ゲートによるしきい値電圧損失を利用して、ビット線の電圧レベルとセンスアンプのラッチデータの電圧レベルとの間にしきい値電圧のシフトを生じさせており、非選択メモリセルのゲート絶縁膜に印加される電圧をさらに緩和することができ、メモリセルトランジスタのゲート絶縁膜の絶縁特性の信頼性を保証することができる。
【０１７１】
なお、ビット線分離指示信号の振幅は、ワード線の電圧振幅と同じである。行選択回路に与えられる高電圧を利用してビット線分離指示信号を生成することができる。この場合、ビット線分離指示信号発生回路と行選択回路とを共通のウェル領域内に形成することができる。しかしながら、ビット線分離指示信号は、Ｌレベルが接地電圧であればよいため、Ｈレベルがセンス電源電圧レベルであっても、確実に非選択メモリブロックとをセンスアンプ帯から分離することができる。
【０１７２】
［実施の形態２］
図１９は、この発明の実施の形態２に従う半導体記憶装置の要部の構成を示す図である。図１９においては、メモリセルに関連する部分の構成を示す。図１９において、メモリブロックＭＢＫＬにおいてワード線ＷＬ０とビット線ＢＬＬおよびＺＢＬＬとの交差部に対応してツインセルユニットＴＭＵ０が配置され、ワード線ＷＬ１とビット線ＢＬＬおよびＺＢＬＬとの交差部に対応してツインセルユニットＴＭＵ１が配置される。
【０１７３】
これらのツインセルユニットＴＭＵ０およびＴＭＵ１の各々は、メモリトランジスタＭＲＮが、ＮチャネルＭＯＳトランジスタで構成される。メモリセルユニットＴＭＵ０およびＴＭＵ１の各々は、２ビットのＤＲＡＭセルを有する。これらのツインセルユニットＴＭＵ０およびＴＭＵ１を構成するメモリセルのレイアウトは、図４に示すメモリセルＭＣのレイアウトと同様である。
【０１７４】
このメモリセルユニットＴＭＵ０およびＴＭＵ１が、メモリトランジスタＭＲＮとして、ＮチャネルＭＯＳトランジスタを含むため、このメモリブロックＭＢＫＬは、Ｐウェルに形成される。メモリブロックＭＢＫＬのＰウェル領域には、通常、負電圧レベルのウェルバイアス電圧ＰＷＶ１が与えられる。
【０１７５】
ツインセルセルユニットＴＭＵ０およびＴＭＵ１に含まれるメモリセルキャパシタＭＱへ与えられるセルプレート電圧ＶＣＰは、メモリセルキャパシタが、ロジックトランジスタと同程度の絶縁膜膜厚を有しているため、センス電源電圧レベルに設定される。
【０１７６】
ビット線ＢＬＬおよびＺＢＬＬは、ビット線分離ゲートＢＩＧＬＮを介して共通ビット線ＣＢＬおよびＺＣＢＬに接続される。このビット線分離ゲートＢＩＧＬＮは、ＮチャネルＭＯＳトランジスタで構成される転送ゲートＮＴＧを含む。このビット線分離ゲートＢＩＧＬＮは、メモリブロックＭＢＫＬを構成するＰ型ウェル領域と別に形成されるＰウェル領域に形成され、これらの転送ゲート（ＭＯＳトランジスタ）ＮＴＧのバックゲートへは、バイアス電圧ＰＷＶ２が与えられる。
【０１７７】
共通ビット線ＣＢＬおよびＺＣＢＬは、センスアンプＳＡが接続される。共通ビット線ＣＢＬおよびＺＣＢＬは、また、ビット線分離ゲートＢＩＧＲＮを介して、メモリブロックＭＢＫＲに配置されるビット線ＢＬＲおよびＺＢＬＲに接続される。このビット線分離ゲートＢＩＧＲＮも、同様ＮチャネルＭＯＳトランジスタで構成される転送ゲートＮＴＧを含み、これらのＭＯＳトランジスタ（転送ゲート）ＮＴＧのバックゲートへは、バイアス電圧ＰＷＶ２が与えられる。このビット線分離ゲートＢＩＧＲＮが形成されるＰ型ウェル領域は、メモリブロックＭＢＫＲのＰウェル領域と別に設けられる。
【０１７８】
図２０は、この図１９に示す半導体記憶装置の動作を示す信号波形図である。以下、図２０を参照して、図１９に示す装置の動作について説明する。
【０１７９】
スタンバイ状態時においては、ビット線分離指示信号ＢＬＩＬおよびＢＬＩＲは、センス電源電圧ＶＣＣＳレベルであり、ビット線分離ゲートＢＩＧＬＮおよびＢＬＩＲはともに導通状態にあり、共通ビット線ＣＢＬおよびＺＣＢＬが、それぞれ、ビット線ＢＬＬ，ＢＬＲおよびＺＢＬＬおよびＺＢＬＲに電気的に接続される。この状態で、これらのビット線は、図示しないビット線プリチャージ／イコライズ回路により、中間電圧（ＶＣＣＳ／２）の電圧レベルに維持される。
【０１８０】
また、ワード線ＷＬ（ＷＬ０，ＷＬ１）は、スタンバイ状態時においては、負電圧Ｖｂｂレベルに維持される。メモリサイクルが始まると、与えられたアドレス信号に従って、まず、ブロック選択および行選択動作が行なわれる。今、メモリブロックＭＢＫＬにおいてワード線ＷＬ０が選択された状態を考える。この状態において、ビット線分離指示信号ＢＬＩＲが、接地電圧ＶＳＳレベルに低下し、ビット線分離ゲートＢＩＧＲＮが、非導通状態となり、ビット線ＢＬＲおよびＺＢＬＲが、共通ビット線ＣＢＬおよびＺＣＢＬから分離される。一方、ビット線分離指示信号ＢＬＩＬは、センス電源電圧ＶＣＣＳレベルを維持する。
【０１８１】
次いで、選択ワード線ＷＬ（ＷＬ０）の電圧レベルが、負電圧Ｖｂｂから、センス電源電圧ＶＣＣＳレベルにまで上昇する。これにより、ツインセルユニットＴＭＵ０に格納された相補データが、ビット線ＢＬＬおよびＺＢＬＬ上に伝達される。このビット線ＢＬＬおよびＺＢＬＬの電圧差Δｂｌが十分な大きさになると、センスアンプＳＡが活性化され、センスアンプＳＡのセンスおよび増幅動作により、ビット線ＢＬＬおよびＺＢＬの電圧レベルが変化する。
【０１８２】
このセンス動作が完了すると、所定のタイミングで、列選択が行なわれ、選択列へのデータ書込が行なわれる（この回路は示さず）。これにより、センスアンプＳＡのラッチデータが書込データに応じた電圧レベルに変化する。今、Ｈレベルデータが書込まれた場合を考える。この場合、ビット線分離ゲートＢＩＧＬＮにおいて、転送ゲートＮＴＧは、ゲートにセンス電源電圧ＶＣＣＳレベルの信号を受けており、Ｌレベルのデータは、ビット線ＺＢＬＬ上に伝達される。一方、センス電源電圧ＶＣＣＳレベルのＨレベルのデータは、この転送ゲート（ＭＯＳトランジスタ）ＮＴＧのしきい値電圧損失を受け、その電圧レベルは、センス電源電圧ＶＣＣＳよりも転送ゲート（ＭＯＳトランジスタ）ＮＴＧのしきい値電圧分低下する。Ｈレベルのビット線電位が上昇すると、この転送ゲート（ＭＯＳトランジスタ）ＮＴＧのゲート−ソース間電圧差が小さくなり、転送ゲートのオン抵抗が大きくなるため、ビット線ＢＬＬの電圧レベルは、緩やかに変化する。
【０１８３】
メモリサイクルが完了すると、選択ワード線ＷＬ（ＷＬ０）が、非選択状態の負電圧Ｖｂｂレベルに駆動され、またビット線分離指示信号ＢＬＩＲが、負電圧Ｖｂｂから、センス電源電圧ＶＣＣＳレベルにまで上昇する。
【０１８４】
また、図示しないビット線プリチャージ／イコライズ回路が活性化され、このビット線ＢＬＬおよびＺＢＬＬが、中間電圧レベルに駆動される。
【０１８５】
この図２０に示すように、メモリセルトランジスタがＮチャネルＭＯＳトランジスタで構成される場合においては、負電圧ワード線方式に従って、非選択ワード線ＷＬを負電圧Ｖｂｂレベルに設定する。これにより、スタンバイ状態時において、メモリセルトランジスタを深いオフ状態に設定し、オフリーク電流が生じるのを防止し、ポーズリフレッシュ特性を改善する。
【０１８６】
また、ワード線選択時またはセンス動作時に容量結合により、非選択ワード線の電圧レベルが上昇しても、非選択ワード線は負電圧レベルであり、この非選択メモリセルトランジスタは、ゲート−ソース間は、順バイアス状態とならないため、その影響を受けることはなく、安定にデータを記憶することができる。
【０１８７】
また、センス動作完了時において、非選択メモリセルトランジスタＭＲＮにおいては、Ｌレベルのビット線に接続されている場合においても、ゲート−ソース間電圧は、負電圧レベルであり、逆バイアス状態であり、オフリーク電流を十分に抑制することができ、ディスターブリフレッシュ特性を改善することができる。
【０１８８】
この場合、選択メモリセルにおいては、ゲート−ソース間電圧は、最大、センス電源電圧ＶＣＣＳレベルであり、そのゲート絶縁膜の耐圧特性は十分に保証される。また、非選択メモリセルにおいても、そのゲート−ソース間電圧Ｖｕは、最大、ＢＬＬ（Ｖ）−Ｖｂｂである。ここで、ＢＬＬ（Ｖ）は、ビット線ＢＬＬのＨレベルデータ伝達時の電圧を示す。
【０１８９】
したがって、この非選択メモリセルにおいてもトランジスタのゲート−ソース間電圧は、ＶＣＣＳ−ＶｂｂからバックゲートのＭＯＳトランジスタのしきい値電圧Ｖｔｈｎだけ低下しており、この分離ゲートのＭＯＳトランジスタＮＴＧのしきい値電圧を調節することにより、電圧Ｖｕを、センス電源電圧ＶＣＣＳ以下に設定することができ、同様、ゲート絶縁膜の耐圧特性を保証することができる。
【０１９０】
また。Ｈレベルデータを伝達する分離ゲートのＭＯＳトランジスタは、ビット線の電圧レベルが上昇しても、そのバックゲートがソースに対して負にバイアスされるため、しきい値電圧を大きくすることができ、電圧Ｖｕがセンス電源電圧ＶＣＣＳ以下となる条件を容易に満たすことができる。
【０１９１】
特に、この分離ゲートＢＩＧＬＬおよびＢＩＧＲＮを、メモリブロックのＰウェル領域外に形成することにより、このウェルバイアス電圧ＶＷＶ２の電圧レベルを調整することにより、分離ゲートのＭＯＳトランジスタＮＴＧのしきい値電圧を調整して、この電圧Ｖｕを、センス電源電圧ＶＣＣＳ以下に設定することができる。
【０１９２】
したがって、メモリセルに、ＮチャネルＭＯＳトランジスタを用い、かつ分離ゲートにＮチャネルＭＯＳトランジスタを用いて、負電圧、非昇圧ワード線方式を適用した場合においても、同様、このメモリセルトランジスタのゲート絶縁膜の耐圧特性は十分に保証することができ、ゲート絶縁膜の信頼性を損なうことなくデータ保持特性の優れた半導体記憶装置を実現することができる。
【０１９３】
図２１は、この発明の実施の形態２におけるビット線分離に関連する制御信号を発生する部分の構成を概略的に示す図である。図２１において、メモリブロックＭＢＫＬに対して、ビット線分離回路ＢＩＫＬＮが配置され、メモリブロックＭＢＫＲに対してビット線分離回路ＢＩＫＲＮが配置される。これらのビット線分離回路ＢＩＫＬＮおよびＢＩＫＲＮは、それぞれＮチャネルＭＯＳトランジスタで構成される。またメモリブロックＭＢＫＬおよびＭＢＫＲにおいても、メモリセルトランジスタは、ＮチャネルＭＯＳトランジスタで構成される。
【０１９４】
このビット線分離回路ＢＩＫＬＮに対して、アレイ活性化信号ＲＡＣＴとブロック選択信号ＢＳＲを受けるＮＡＮＤ回路７０と、ＮＡＮＤ回路７０の出力信号をレベル変換して、ビット線分離指示信号ＢＬＩＬを生成するレベルシフト回路７２とが設けられる。このレベルシフト回路７２は、周辺電源電圧レベルの信号をアレイ電源電圧（センス電源電圧）ＶＣＣＳレベルの信号に変換する。
【０１９５】
センスアンプ帯ＳＡＢに対しては、先の図１７に示す構成と同様、ブロック選択信号ＢＳＲおよびＢＳＬを受けるＯＲ回路５２と、メインセンスアンプ活性化信号ＭＳＯＰとＯＲ回路５２の出力信号を受けるセンスアンプ活性化信号ＳＯＰを生成するＮＡＮＤ回路５３と、ＯＲ回路５２の出力信号と、メインセンスアンプ活性化信号ＭＳＯＮとを受けてセンスアンプ活性化信号ＳＯＮを生成するＡＮＤ回路５４が設けられる。
【０１９６】
ビット線分離回路ＢＩＫＲＮに対しては、ブロック選択信号ＢＳＬとアレイ活性化信号ＲＡＣＴを受けるＮＡＮＤ回路７４と、ＮＡＮＤ回路７４の出力信号をレベル変換してビット線分離指示信号ＢＬＩＲを生成するレベルシフト回路７６が設けられる。このレベルシフト回路７６は、ＮＡＮＤ回路７４の出力するＨレベル（周辺電源電圧レベル）の信号をアレイ電源電圧ＶＣＣＳレベルの信号に変換する。
【０１９７】
この図２１に示す構成において、ブロック選択信号ＢＳＲおよびＢＳＬは、ブロックアドレス信号に従って生成され、それぞれメモリブロックＭＢＫＲおよびＭＢＫＬが選択されたときにＨレベルとなる。メモリブロックＭＢＫＬが選択されたときには、ブロック選択信号ＢＳＬがＨレベルとなり、ＮＡＮＤ回路７４の出力信号がＬレベルとなり、レベルシフト回路７６からのビット線分離指示信号ＢＬＩＲが、接地電圧となる。応じて、ビット線分離回路ＢＩＫＲＮが非導通状態となり、メモリブロックＭＢＫＲが、センスアンプ帯ＳＡＢから分離される。一方、ブロック選択信号ＢＳＲはＬレベルを維持するため、ＮＡＮＤ回路７０の出力信号がＨレベルであり、レベルシフト回路７２からのビット線分離指示信号ＢＬＩＬは、センス電源電圧ＶＣＣＳレベルを維持する。これにより、メモリブロックＭＢＫＬとセンスアンプ帯ＳＡＢとは、ビット線分離回路ＢＩＫＬＮを介して接続される。
【０１９８】
スタンバイ状態時においては、アレイ活性化信号ＲＡＣＴがＬレベルであり、ＮＡＮＤ回路７０および７４の出力信号がＨレベルとなり、ビット線分離指示信号ＢＬＩＬおよびＢＬＩＲがともにセンス電源電圧ＶＣＣＳレベルである。
【０１９９】
図２２は、この発明の実施の形態２に従う半導体記憶装置における行選択回路の構成の一例を示す図である。この実施の形態２においても、ワード線は階層ワード線構成を有し、メインワード線とサブワード線とを有する。個の階層ワード線構成としては、１つのメインワード線に対して４本のサブワード線が配置される４ウェイ階層ワード線構成および１本のメインワード線に対して８本のサブワード線が配置される８ウェイ階層ワード線のいずれが用いられてもよい。
【０２００】
図２２において、行選択回路は、メインワード線アドレス信号ＸｍｗをデコードするＡＮＤ型デコード回路８０と、ＡＮＤ型デコード回路８０の出力信号を反転しかつレベル変換を行なうレベル変換機能付きインバータ回路８１と、サブワード線アドレス信号ＸｓｗをデコードするＮＡＮＤ型デコード回路８２と、ＮＡＮＤ型デコード回路８２の出力信号を反転しかつレベル変換を行なうレベル変換機能付きインバータ回路８３と、インバータ回路８３の出力信号を反転するインバータ回路８４を含む。
【０２０１】
レベル変換機能付きインバータ回路８１は、ＡＮＤ型デコード回路８０の出力信号をセンス電源電圧ＶＣＣＳと負電圧Ｖｂｂの間で変化する信号に変換する。レベル変換機能付きインバータ回路８１により、メインワード線ＺＭＷＬが駆動される。ＡＮＤ型デコード回路８０は、メインワード線アドレス信号Ｘｍｗが所定の状態のとき、すなわちメインワード線ＺＭＷＬが選択されたときに、Ｈレベルの信号を出力する。レベル変換機能付きインバータ回路８１は、このＨレベルの信号を、負電圧Ｖｂｂレベルの信号に変換して、メインワード線ＺＭＷＬ上に伝達する。したがって、メインワード線ＺＭＷＬは、選択時、負電圧Ｖｂｂレベルである。
【０２０２】
非選択時においては、ＡＮＤ型デコード回路８０の出力信号はＬレベルであり、レベル変換機能付きインバータ回路８１の出力信号がセンス電源電圧ＶＣＣＳレベルとなり、メインワード線ＺＭＷＬは、センス電源電圧ＶＣＣＳレベルに維持される。
【０２０３】
一方、ＮＡＮＤ型デコード回路８２は、サブワード線アドレス信号Ｘｓｗが選択状態のときにＬレベルの信号を出力する。レベル変換機能付きインバータ回路８３は、このＮＡＮＤ型デコード回路８２の出力信号を反転する。したがって、このレベル変換機能付きインバータ回路８３から出力されるサブデコード信号ＳＤは、選択状態のときには、センス電源電圧ＶＣＣＳレベル、非選択時においては負電圧Ｖｂｂレベルである。インバータ回路８４は、単にこのレベル変換機能付きインバータ回路８３の出力信号を反転する。したがって、このインバータ回路８４からの補のサブデコード信号ＺＳＤは、選択時負電圧レベルのＬレベル、非選択時センス電源電圧レベルのＨレベルとなる。
【０２０４】
この行選択回路は、さらに、メインワード線ＺＭＷＬ上の信号に応答して選択的に導通し、導通時、サブデコード信号ＳＤをサブワード線ＳＷＬに伝達するＰチャネルＭＯＳトランジスタ８５と、メインワード線ＺＭＷＬ上の信号がＨレベルのとき導通し、導通時サブワード線ＳＷＬに負電圧Ｖｂｂを伝達するＮチャネルＭＯＳトランジスタ８６と、補のサブデコード信号ＺＳＤに従って選択的に導通し、導通時サブワード線ＳＷＬに負電圧Ｖｂｂを伝達するＮチャネルＭＯＳトランジスタ８７を含む。
【０２０５】
このＭＯＳトランジスタ８５−８７により、サブワードドライバが構成され、このサブワードドライバが、サブワードドライバ帯において、各サブワード線に対応して配置される。
【０２０６】
メインワード線ＺＭＷＬが選択状態の負電圧Ｖｂｂレベルのときには、ＭＯＳトランジスタ８６が非導通状態になり、サブデコード信号ＳＤがＨレベル（ＶＣＣＳレベル）のときには、ＭＯＳトランジスタ８５が導通し、サブデコード信号ＳＤがサブワード線ＳＷＬに伝達される。したがって、選択状態のサブワード線ＳＷＬは、センス電源電圧ＶＣＣＳレベルである。この状態において、補のサブデコード信号ＺＳＤは、負電圧Ｖｂｂレベルであり、ＭＯＳトランジスタ８７はオフ状態である。
【０２０７】
一方、このメインワード線ＭＷＬが、負電圧レベルのＬレベルのときに、サブデコード信号ＳＤが負電圧Ｖｂｂレベルのときには、ＭＯＳトランジスタ８５はオフ状態となる。この状態においては、補のサブデコード信号ＺＳＤがＨレベルであり、ＭＯＳトランジスタ８７が導通し、サブワード線ＳＷＬは、負電圧Ｖｂｂレベルに維持される。
【０２０８】
メインワード線ＺＭＷＬが、Ｈレベルのときには、ＭＯＳトランジスタ８６が導通し、サブワード線ＳＷＬは、サブデコード信号ＳＤの電圧レベルに係らず、負電圧Ｖｂｂレベルを維持する。
【０２０９】
階層ワード線構成において、レベル変換回路を利用することにより、選択サブワード線ＳＷＬを、センス電源電圧ＶＣＣＳと負電圧Ｖｂｂの間で駆動することができる。
【０２１０】
なお、上述の構成において、ビット線分離指示信号ＢＩＬおよびＢＬＩＲは、そのＬレベルが接地電圧レベルに設定されている。近傍に配置されるワード線ドライバまたは行選択回路に与えられる負電圧を利用することにより、容易に、このビット線分離指示信号ＢＬＩＬおよびＢＬＩＲを負電圧Ｖｂｂレベルに設定することができる。したがって、ＮチャネルＭＯＳトランジスタでビット線分離ゲートが構成される場合、これらのビット線分離指示信号ＢＬＩＬおよびＢＬＩＲのＬレベルは、接地電圧レベルではなく、負電圧Ｖｂｂレベルであってもよい。
【０２１１】
また、メモリブロックＭＢＫＬ、ビット線分離回路ＢＩＫＬＮ、センスアンプ帯ＳＡＢ、ビット線分離回路ＢＩＫＲＮおよびメモリブロックＭＢＫＲへ、各ウェル電圧およびセルプレート電圧およびセンス電源電圧ＶＣＣＳを伝達する経路としては、図１５または図１６に示す構成と同様の構成を利用することができる。ウェルバイアス電圧の電圧極性を反転させることにより、この発明の実施の形態２におけるウェルバイアス電圧ＰＷＶ１およびＰＷＶ２を得ることができる。
【０２１２】
以上のように、この発明の実施の形態２に従えば、メモリセルトランジスタおよびビット線分離ゲートにＮチャネルＭＯＳトランジスタを用い、負電圧ワード線方式に従って選択ワード線を駆動する場合において、ビット線分離ゲートにおいてしきい値電圧損失を生じさせることにより、非選択メモリセルおよび選択メモリセルにおいてメモリセルトランジスタのデータ保持特性を損なうことなくメモリトランジスタの絶縁耐圧特性を保証することができ、データ保持特性に優れた信頼性の高い半導体記憶装置を実現することができる。
【０２１３】
［その他の構成］
上述の構成においては、活性領域は、行および列方向に整列して配置されている。しかしながら、１列に整列して配置される活性領域に対して、２本のビット線が配置され、活性領域が、交互に２本のビット線に接続される構成であっても、ワード線を２本同時に選択することにより、ツインセルモードでデータのアクセスを行なうことができ、同様の効果を得ることができる。また、メモリセルの配置はそれに限定されず、対をなすビット線に常に相補データが読出される配置であれば、本発明は適用可能である。
【０２１４】
【発明の効果】
以上のように、この発明に従えば、メモリブロックとビット線分離ゲートとを別ウェルに形成し、ワード線を負電圧非昇圧ワード線方式に従って駆動しかつ導通状態のビット線分離ゲートへ、センスアンプの両動作電源電圧の一方の電圧レベルを制御信号として与えており、このビット線分離ゲートのしきい値電圧損失を利用して、選択メモリセルおよび非選択メモリセルのトランジスタのゲート絶縁膜に印加される電圧を緩和することができ、データ保持特性に優れたゲート絶縁膜の信頼性の高い半導体記憶装置を実現することができる。
【０２１５】
また、このメモリセルが、２ビットのメモリセルが１ビットのデータを記憶するツインセルユニットを構成するように配置して、２ビットのメモリセルが同時に対応のビット線対の各ビット線にデータを読出すようにされており、ビット線分離ゲートのしきい値電圧損失による記憶電圧振幅が低減される場合においても、確実に十分な大きさの電圧差をビット線間に生じさせることができ、安定にセンス動作を行なうことができる。
【０２１６】
また、メモリセルをＰチャネルＭＯＳトランジスタで構成し、選択ワード線にローレベル電源電圧を伝達し、非選択ワード線にハイレベル電源電圧よりも高い電圧を伝達することにより、メモリセルがＰチャネルＭＯＳトランジスタで構成される場合においても、負電圧／非昇圧ワード線駆動方式でワード線を駆動することができる。
【０２１７】
また、分離ゲートをＰチャネルＭＯＳトランジスタで構成し、ビット線分離ゲートに対しては、このワード線の与えられる電圧レベルの制御信号を与えることにより、ビット線分離ゲートとメモリアレイ領域との間のＰＮウェル分離を行なうための領域が不要となり、占有面積を低減することができ、また、駆動回路に与えられる動作電源電圧を用いてビット線分離制御信号を生成することができる。
【０２１８】
また、メモリセルトランジスタがＮチャネルトランジスタで構成され、選択ワード線にハイレベル電源電圧を伝達し、非選択ワード線に、ローレベル電源電圧よりも低い非選択電圧を伝達することにより、このＮチャネルトランジスタを用いたメモリセルにおいても、容易に、負電圧／非昇圧ワード線駆動方式でワード線を駆動することができる。
【０２１９】
また分離ゲートをＮチャネルＭＯＳトランジスタで構成することにより、このメモリブロックとビット線分離ゲートの間のウェルを分離するためのウェル分離領域が不要となり、アレイ占有面積の増大を抑制することができる。また、このビット線分離制御信号としてワード線駆動電圧と同一の電圧レベルの信号を利用することにより、ワード線駆動回路に与えられる動作電源電圧を用いてビット線分離制御信号を生成することができ、電源配置が簡略化される。
【０２２０】
また、この半導体記憶装置がロジックと同一半導体基板上に混載される場合、メモリセルをロジックトランジスタと同一の絶縁膜膜厚を有するメモリセルトランジスタおよびメモリセルキャパシタで構成することにより、このメモリセルとロジックトランジスタとを同一製造プロセスで製造することができ、製造工程数を低減でき、応じてコストを低減することができる。
【０２２１】
また、メモリトランジスタをキャパシタ電極と同一製造工程で形成することにより、容易に、キャパシタの段差をなくすための工程が不要となり、製造工程数を低減することができる。
【０２２２】
また、メモリセルが形成されるウェル領域とビット線分離ゲートが形成されるウェル領域に別々にバイアス電圧を印加する回路を配置することにより、このビット線の振幅を、分離ゲートのしきい値電圧調整により、最適値に容易に調整することができる。
【０２２３】
また、２ビットのメモリセルを形成する活性領域を行列状に整列して配置し、行方向において隣接する２ビットのメモリセルにより１ビットのデータを記憶するツインセルユニットを構成し、１つのワード線を選択することにより、各活性領域列に対応してビット線を配置するだけでよく、センスアンプのピッチを緩和することができ、余裕を持ってセンスアンプ配置することができる。
【図面の簡単な説明】
【図１】 この発明の実施の形態１に従う半導体記憶装置を含む半導体集積回路装置の全体の構成を概略的に示す図である。
【図２】 この発明の実施の形態１に従う半導体記憶装置のアレイ部の構成を概略的に示す図である。
【図３】 図２に示すブロック間周辺回路の構成を具体的に示す図である。
【図４】 図３に示すメモリブロックおよびブロック間周辺回路の構成をより詳細に示す図である。
【図５】 図４に示すメモリセルの断面構造を概略的に示す図である。
【図６】 図４に示すビット線分離ゲートのトランジスタの断面構造を概略的に示す図である。
【図７】 この発明の実施の形態１に従う半導体記憶装置のデータ書込時の動作を示す信号波形図である。
【図８】 この発明の実施の形態１における半導体記憶装置のメモリセルのＬレベルデータ記憶セルのリーク電流経路を概略的に示す図である。
【図９】 この発明の実施の形態１における半導体記憶装置のメモリセルのＨレベルデータ記憶セルのリーク電流経路を概略的に示す図である。
【図１０】 ストレージノード電位とリーク電流の関係を示す図である。
【図１１】 メモリセルトランジスタのサブスレッショルド特性を示す図である。
【図１２】 この発明の実施の形態１における非選択メモリセルおよびビット線分離ゲートの印加電圧を示す図である。
【図１３】 この発明の実施の形態１に従う半導体記憶装置の内部電圧発生回路を概略的に示す図である。
【図１４】 図１３に示す行選択回路の構成の一例を示す図である。
【図１５】 図１３に示すセルプレート電圧の伝達経路を概略的に示す図である。
【図１６】 図１３に示すウェルバイアス電圧を伝達する経路を概略的に示す図である。
【図１７】 この発明の実施の形態１に従う半導体記憶装置の制御信号発生部の構成を概略的に示す図である。
【図１８】 図１７に示すセンスアンプ帯に含まれるセンスアンプの構成を示す図である。
【図１９】 この発明の実施の形態２に従う半導体記憶装置の要部の構成を概略的に示す図である。
【図２０】 図１９に示す構成の動作を示す信号波形図である。
【図２１】 この発明の実施の形態２に従う半導体記憶装置の制御信号を発生する部分の構成を概略的に示す図である。
【図２２】 この発明の実施の形態２に従う半導体記憶装置の選択部の構成の一例を示す図である。
【符号の説明】
ＰＢＫ０−ＰＢＫｍ＋１ ブロック間周辺回路、ＭＢＫ０−ＭＢＫｍ メモリブロック、ＢＩＫＬ，ＢＩＫＲ，ＢＩＫＬＮ，ＢＩＫＲＮ ビット線分離回路、ＭＢＫＬ，ＭＢＫＲ メモリブロック、ＳＡＢ センスアンプ帯、ＭＣ１，ＭＣ２ メモリセル、ＴＭＵ ツインセルユニット、ＷＬ０−ＷＬ３ ワード線、ＣＰ セルプレート電極線、ＢＩＧＬ，ＢＩＧＲ ビット線分離ゲート、ＰＴＧ ＰチャネルＭＯＳトランジスタ、１１ Ｎ型ウェル領域、１３，１５，１６ 導電層、２１ Ｎ型ウェル領域、２３ ゲート電極層、２６ 導電層、３１ 高電圧発生回路、３２ セルウェルバイアス発生回路、３３ ゲートウェルバイアス発生回路、３４ センス電源回路、３５ セルプレート電圧発生回路、１１ａ−１１ｃ セルウェル領域、２１ａａ−２１ａｃ，２１ｂａ−２１ｂｃ 分離ゲートウェル領域、ＴＭＵ０，ＴＭＵ１ ツインセルユニット。

Claims (4)

1. 各々が行列状に配列される複数のメモリセルを有する複数のメモリサブブロックを備え、各前記メモリサブブロックは、各前記行に対応して配置され、各々に対応の行のメモリセルが接続される複数のワード線と、各前記列に対応して配置され、各々に対応の列のメモリセルが接続する複数のビット線とを含み、
   前記複数のメモリサブブロックに対応してかつ隣接メモリサブブロックにおいて共有されるように配置され、各々が対応のメモリサブブロックの各列に対応して配置され、活性化時対応の列のメモリセルデータを検知しかつ増幅する複数のセンスアンプを含む複数のセンスアンプ帯を備え、各前記センスアンプは、ローレベル電源電圧と前記ローレベル電源電圧と論理レベルの異なるハイレベル電源電圧を動作電源電圧として受けてセンス動作を行ない、
   前記センスアンプ帯に対応して配置され、各々が対応のメモリサブブロックの列に対応して配置され、導通時、対応の列のセンスアンプを対応のメモリサブブロックの対応のビット線に接続する複数の分離ゲートを有する複数のビット線分離回路を備え、前記複数のビット線分離回路の各々は、前記複数のメモリサブブロックのウェル領域とは別に設けられるウェル領域内に形成され、対応のメモリサブブロックの列に対応して配置される複数の分離ゲートを含み、各前記分離ゲートはＰチャネル絶縁ゲート型電界効果トランジスタで構成され、
   第１のアドレス信号に従ってアドレス指定された選択メモリセルを含む選択メモリサブブロックに対して配置されたビット線分離回路に対して前記ローレベル電源電圧レベルの分離制御信号を生成して与え、かつ前記選択メモリサブブロックとセンスアンプ帯を共有するメモリサブブロックに対して配置された非選択ビット線分離回路に対しては前記ハイレベル電源電圧以上の電圧レベルの非選択分離制御信号を生成して与えるビット線分離制御回路、および
   第２のアドレス信号に従って前記選択メモリサブブロックにおいてアドレス指定された行に対応して配置された選択ワード線を前記ローレベル電源電圧レベルに駆動し、かつ前記選択ワード線以外のワード線に対しては、前記ハイレベル電源電圧以上の電圧レベルの非選択分離制御信号と同一電圧レベルの電圧を伝達するワード線選択回路を備え、
   前記複数のメモリセルは、２ビットのメモリセルが１ビットのデータを記憶するツインセルユニットを構成するように配置され、
   前記ビット線は対をなして配列され、
   前記ワード線選択回路は、前記ツインセルユニットの２ビットのメモリセルのデータを対応のビット線対の各ビット線にそれぞれ読出すようにワード線を選択し、
   各前記メモリセルは、Ｐチャネルトランジスタで構成されかつ対応のワード線上の信号に応答して選択的に導通するアクセストランジスタを含み、
   前記複数のメモリサブブロック、前記複数のセンスアンプ帯、前記複数のビット線分離回路、前記ビット線分離制御回路、および前記ワード線選択回路は、所定の論理演算処理を行なうロジックと同一半導体基板上に形成され、
   前記メモリセルは、前記ロジックの構成要素の絶縁ゲート型電界効果トランジスタと同一膜厚のゲート絶縁膜を有するメモリトランジスタと、前記メモリトランジスタのゲート絶縁膜と同一組成を有するキャパシタ絶縁膜を有し、データを記憶するためのキャパシタとを有し、
   前記メモリトランジスタは、前記キャパシタの電極と同一製造工程で形成されたゲート電極を有する、半導体記憶装置。
2. 各々が行列状に配列される複数のメモリセルを有する複数のメモリサブブロックを備え、各前記メモリサブブロックは、各前記行に対応して配置され、各々に対応の行のメモリセルが接続される複数のワード線と、各前記列に対応して配置され、各々に対応の列のメモリセルが接続する複数のビット線とを含み、
   前記複数のメモリサブブロックに対応してかつ隣接メモリサブブロックにおいて共有されるように配置され、各々が対応のメモリサブブロックの各列に対応して配置され、活性 化時対応の列のメモリセルデータを検知しかつ増幅する複数のセンスアンプを含む複数のセンスアンプ帯を備え、各前記センスアンプは、ローレベル電源電圧と前記ローレベル電源電圧と論理レベルの異なるハイレベル電源電圧を動作電源電圧として受けてセンス動作を行ない、
   前記センスアンプ帯に対応して配置され、各々が対応のメモリサブブロックの列に対応して配置され、導通時、対応の列のセンスアンプを対応のメモリサブブロックの対応のビット線に接続する複数の分離ゲートを有する複数のビット線分離回路を備え、前記複数のビット線分離回路の各々は、前記複数のメモリサブブロックのウェル領域とは別に設けられるウェル領域内に形成され、対応のメモリサブブロックの列に対応して配置される複数の分離ゲートを含み、各前記分離ゲートはＮチャネル絶縁ゲート型電界効果トランジスタで構成され、
   第１のアドレス信号に従ってアドレス指定された選択メモリセルを含む選択メモリサブブロックに対して配置されたビット線分離回路に対して前記ハイレベル電源電圧レベルの分離制御信号を生成して与え、かつ前記選択メモリサブブロックとセンスアンプ帯を共有するメモリサブブロックに対して配置された非選択ビット線分離回路に対しては前記ローレベル電源電圧以下の電圧レベルの非選択分離制御信号を生成して与えるビット線分離制御回路、および
   第２のアドレス信号に従って前記選択メモリサブブロックにおいてアドレス指定された行に対応して配置された選択ワード線を前記ハイレベル電源電圧レベルに駆動し、かつ前記選択ワード線以外のワード線に対しては、前記ローレベル電源電圧以下の電圧レベルの非選択分離制御信号と同一電圧レベルの電圧を伝達するワード線選択回路を備え、
   前記複数のメモリセルは、２ビットのメモリセルが１ビットのデータを記憶するツインセルユニットを構成するように配置され、
   前記ビット線は対をなして配列され、
   前記ワード線選択回路は、前記ツインセルユニットの２ビットのメモリセルのデータを対応のビット線対の各ビット線にそれぞれ読出すようにワード線を選択し、
   各前記メモリセルはＮチャネルトランジスタで構成されかつ対応のワード線上の信号に応答して選択的に導通するアクセストランジスタを含み、
   前記複数のメモリサブブロック、前記複数のセンスアンプ帯、前記複数のビット線分離回路、前記ビット線分離制御回路、および前記ワード線選択回路は、所定の論理演算処理を行なうロジックと同一半導体基板上に形成され、
   前記メモリセルは、前記ロジックの構成要素の絶縁ゲート型電界効果トランジスタと同一膜厚のゲート絶縁膜を有するメモリトランジスタと、前記メモリトランジスタのゲート絶縁膜と同一組成を有するキャパシタ絶縁膜を有し、データを記憶するためのキャパシタとを有し、
   前記メモリトランジスタは、前記キャパシタの電極と同一製造工程で形成されたゲート電極を有する、半導体記憶装置。
3. 前記メモリセルが配置されるウェル領域にバイアス電圧を印加する第１のウェルバイアス回路と、
   前記分離ゲートが配置されるウェル領域にバイアス電圧を印加する第２のバイアス回路とをさらに備える、請求項１または２に記載の半導体記憶装置。
4. 前記メモリセルは、矩形状の活性領域内に形成され、前記活性領域には列方向に整列する２ビットのメモリセルが形成され、
   前記活性領域は行および列方向に整列して配置され、
   行方向において隣接する２ビットのメモリセルにより１ビットのデータを記憶する１つのツインセルユニットが構成され、
   前記ワード線選択回路は、選択メモリサブブロックにおいて１本のワード線を選択して、隣接ビット線にそれぞれメモリセルの記憶情報を伝達する、請求項１または２に記載の半導体記憶装置。

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