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JP3802952B2 - 半導体メモリ装置のデータセンシング回路 - Google Patents

半導体メモリ装置のデータセンシング回路 Download PDF

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JP3802952B2 JP22156696A JP22156696A JP3802952B2 JP 3802952 B2 JP3802952 B2 JP 3802952B2 JP 22156696 A JP22156696 A JP 22156696A JP 22156696 A JP22156696 A JP 22156696A JP 3802952 B2 JP3802952 B2 JP 3802952B2
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  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
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Description

【0001】
【発明の属する技術分野】
本発明は半導体メモリ装置のデータセンシング回路に係り、特に低電源電圧で動作する高集積半導体メモリ装置のメモリセルに貯蔵されたデータを効率よくセンシングするデータセンシング回路に関する。
【0002】
【従来の技術】
半導体メモリ装置の高集積化に伴い、用いられる電源電圧も低くなりつつある。高集積半導体メモリ装置では、MOSトランジスタの小型化により、MOSトランジスタのゲート酸化膜の厚さが薄くなり、かつ、配線幅も狭まる。このように、チップ内の極小型化するMOSトランジスタを正常的に動作させるためには、チップの動作電圧である電源電圧は低くならなければならない。例えば、256Mb級のダイナミックRAMにおいては、チップの外部から約3.3Vレベルで印加される外部電源電圧Vccがチップの内部電源電圧発生回路で約1.5Vのレベルの内部電源電圧に立下がり、この内部電源電圧はチップの電源電圧として用いられる。
【0003】
前記のようにチップの動作電圧が低くなり、MOSトランジスタの寸法が小さくなると、センスアンプの電流駆動能力が劣化するので、メモリセルからのデータ読出し及びメモリセルへのデータ書込み動作を高速で具現することが困難である。かつ、チップの動作電圧が低くなると、周知のように読出し動作によりメモリセルから放電された電荷量を復元させるためのリフレッシュまたは復元に必要とされる充電電圧のレベルの不安定化を引き起こす。したがって、半導体メモリ装置のセンスアンプの電流駆動能力が良好でなければ、メモリセルからのデータ読出し及びメモリセルへのデータ書込みを良好に行えない。
【0004】
【発明が解決しようとする課題】
したがって、本発明の目的は低電源電圧の動作電圧でもセンスアンプの電流駆動能力を向上させた半導体メモリ装置のデータセンシング回路を提供するにある。
【0005】
【課題を解決するための手段】
前記目的を達成するために本発明による半導体メモリ装置のデータセンシング回路は、ビットライン対と、センシングビットライン対と、ビットライン分離クロックが第1電圧レベルを有するとき、前記ビットライン対と前記センシングビットライン対とを連結するスイッチング手段と、前記ビットライン対のうち少なくとも一つに接続され、該当ワードラインが活性化されると、貯蔵されたデータの電荷を前記ビットライン対と共有する多数のメモリセルと、前記センシングビットライン対の各々に接続され、前記ビットライン分離クロックが第2電圧レベルを有するときに活性化される昇圧制御クロックに応答して前記センシングビットライン対をそれぞれ所定のレベルの電位に昇圧する昇圧手段と、前記センシングビットライン対の間に接続され、センスアンプ制御信号に応答して前記昇圧されたセンシングビットライン対の電位差を感知・増幅し、これを復元電圧として前記ビットライン対に伝送するセンスアンプ手段とを含む半導体メモリ装置のデータセンシング回路において、前記スイッチング手段の前記ビットライン分離クロックは所定の制御回路により発生し、前記制御回路は、前記昇圧電圧を電源電圧として所定の第1,第2及び第3制御信号を入力として論理演算を行う論理手段と、前記論理手段の出力に応答して電源電圧を前記ビットライン分離クロックの前記第1電圧レベルとして出力する第1プルアップ手段と、前記第3制御信号に応答して前記電源電圧より高い昇圧電圧を前記ビットライン分離クロックの前記第3電圧レベルとして出力する第2プルアップ手段と、前記論理手段の出力及び前記第3制御信号に応答して接地電圧を前記ビットライン分離クロックの第2電圧レベルとして出力するプルダウン手段とを含むことを特徴とする。
【0006】
また、本発明は、センシングビットライン対と、ビットライン対のうち少なくとも一つのビットラインに接続され、該当ワードラインが活性化されるときに貯蔵されたデータの電荷を前記ビットライン対と共有する多数のメモリセルに接続された第1,第2ビットライン対と、前記第1ビットライン対と前記センシングビットライン対との間に接続され、第1ビットライン分離クロックが第1電圧レベルを有するとき、前記第1ビットライン対と前記センシングビットライン対とを連結する第1スイッチング手段と、前記第2ビットライン対と前記センシングビットライン対との間に接続され、第2ビットライン分離クロックが第1電圧レベルを有するとき、前記第2ビットライン対と前記センシングビットライン対とを連結する第2スイッチング手段と、前記センシングビットライン対にそれぞれ接続され、前記第1,第2ビットライン分離クロックが第2電圧のレベルを有するときに活性化される昇圧制御クロックに応答して前記センシングビットライン対をそれぞれ所定のレベルの電位に昇圧する昇圧手段と、前記センシングビットライン対の間に接続され、センスアンプ制御信号に応答して前記昇圧されたセンシングビットライン対の電位差を感知・増幅し、これを復元電圧として前記ビットライン対に伝送するセンスアンプ手段とを含む半導体メモリ装置のデータセンシング回路において、前記第1,第2ビットライン分離クロックはそれぞれ前記第1,第2スイッチング手段の制御回路により発生し、前記各制御回路は、前記昇圧電圧を電源電圧として第1、第2及び第3制御信号を入力として論理演算を行う論理手段と、前記論理手段の出力に応答して電源電圧を前記ビットライン分離クロックの前記第1電圧レベルとして出力する第1プルアップ手段と、前記第3制御信号に応答して前記電源電圧より高い昇圧電圧を前記ビットライン分離クロックの前記第3電圧レベルとして出力する第2プルアップ手段と、前記論理手段の出力及び前記第3制御信号に応答して接地電圧を前記ビットライン分離クロックの第2電圧レベルとして出力するプルダウン手段とを含むことを特徴とする。
【0009】
【発明の実施の形態】
以下、添付した図面に基づき発明の実施の形態を詳細に説明する。
【0010】
図1は従来の半導体メモリ装置のデータセンシング回路を示す詳細回路図であり、これは隣接するビットライン対BLi,BLBiと、BLj,BLBj(ここで、BLBiとBLBjのi,jは自然数であり、末端の“B”はBARであり、BLBiとBLBjはBLiとBLjの相補的な信号である)とにそれぞれ接続されたメモリセルアレイ50,62が一つのセンスアンプ56を共有するように構成された例を示している。
【0011】
図1を参照すると、相異なるワードラインWLi、WLi+1、WLj及びWLj+1の活性化によって所定のレベルのデータをアクセスする多数のメモリセル12を含むメモリセルアレイ50,62がビットライン対BLi、BLBi、BLj及びBLBjにそれぞれ接続されている。前記メモリセル12は、一つのNMOSトランジスタ10とストレージキャパシタ8とから構成され、前記NMOSトランジスタ10のゲートに接続された該当ワードラインが“ハイ”に活性化されるとき、該当ビットライン対の電位状態によるデータ“1”あるいは“0”を貯蔵する。
【0012】
かつ、前記ビットラインBLiとBLBiとの間には等化回路52が接続され、前記等化回路52は、前記ヒットライン対BLi,BLBiのそれぞれにソースが接続され、ドレインがビットラインプリチャージ電圧VBLの入力されるNMOSトランジスタ16,18と、前記ビットライン対BLiとBLBiとの間に接続されたNMOSトランジスタ20とから構成される。かつ、前記NMOSトランジスタ16,18,20のゲートは等化信号φEQiに接続される。前記のように構成された等化回路52は、NMOSトランジスタ16,18,20のそれぞれのゲートに“ハイ”状態の等化信号φEQiの入力時に前記ビットライン対BLi,BLBiをプリチャージ及び等化する。そして、前記他のビットラインBLjとBLBjとの間にも前記等化回路52と同じ構成を有し、他の等化信号φEQiの入力により動作する等化回路60が接続されている。
【0013】
センスアンプ56が接続されているセンシングビットライン対SBL,SBLBと前記ビットライン対BLi,BLBiとの間にはビットライン分離ゲート54が接続され、前記センシングビットライン対SBL,SBLBと他のビットライン対BLj,BLBjとの間には分離ゲート58が接続されている。前記ビットライン分離ゲート54,58のそれぞれは一対のNMOSトランジスタ22,24より構成される。前記ビットライン分離ゲート54,58内のNMOSトランジスタ22,24は論理“ハイ”状態のビットライン分離クロックφIOSi,φIOSjの入力によりそれぞれ“ターンオン”されることにより、ビットライン対BLi,BLBiとBLj,BLBjが前記センシングビットライン対SBL,SBLBにそれぞれ選択的に接続される。この際、前記ビットライン分離クロックφIOSi,φIOSjは同時に“ハイ”状態にならない。
【0014】
前記センシングビットライン対SBLとSBLBとの間に接続されたセンスアンプ56は、NMOSトランジスタ26,28より構成されたN型のセンスアンプとPMOSトランジスタ32,34より構成されたP型のセンスアンプとを含む。前記N型のセンスアンプ内のNMOSトランジスタ26,28のソースの共通接続ノードLABは、論理“ハイ”のN型のセンスアンプ制御信号LANGの入力により駆動されるNMOSトランジスタ30のドレインに接続されており、前記NMOSトランジスタ30のソースは接地電圧VSSに接続されている。そして、P型のセンスアンプ内のPMOSトランジスタ32,34のソースの共通接続ノードLAは、論理“ロー”状態のP型のセンスアンプ制御信号LAPGの入力により駆動されるPMOSトランジスタ36のドレインに接続されており、前記PMOSトランジスタ36のソースは電源電圧VCCに接続されている。
【0015】
前記N型のセンスアンプは、NMOSトランジスタ30の駆動によりノードLABに接地電圧VSSが供給されるときに動作して前記センシングビットライン対SBL,SBLBの電位を感知・増幅する。この際、レベルの低い一つのセンシングビットラインの電位を接地レベルにプルダウンしてセンシングビットラインSBLとSBLBとのレベル差を増幅する。そして、P型のセンスアンプはP型のセンスアンプ制御信号LAPGの入力によりPMOSトランジスタ36が駆動されてノードLAの電圧レベルが電源電圧VCCのレベルに遷移されるとき、センシングビットライン対SBL,SBLBの電位を感知・増幅すると共に、前記センシングビットライン対SBL,SBLBに復元電圧を印加する。前記センスアンプ56により感知・増幅されたセンシングビットライン対SBL,SBLBの電位はコラム選択ゲート31,35を介して入出力ライン対IO,IOBに伝送される。前記コラム選択ゲート31,35はコラムアドレス信号をデコーディングするコラムデコーダの出力、つまり、コラム選択線CSLの活性化により“ターンオン”される。
【0016】
図2は図1の動作を簡略に説明するための動作タイミング図である。
【0017】
まず、図2を参照して図1の動作を述べると次のとおりである。
【0018】
図2のように等化信号φEQi,φEQjが“ハイ”状態で入力されると、等化回路52,60は各々のビットライン対BLi,BLBiとBLj,BLBjの電位をヒットラインプリチャージ電圧VBLのレベルにプリチャージすると共に、同一なレベルに等化する。このような状態において、ビットライン対BLi,BLBiに接続されたメモリセルアレイ50内のメモリセル12に貯蔵されたデータを読出すために等化信号φEQiを“ロー”に遷移させると、等化回路52はディスエーブル(disable)される。すなわち、プリチャージ及び等化動作が止まる。このような状態でビットライン分離クロックφISOiとφISOjが図2のように“ハイ”及び“ロー”に遷移されると、ビットライン分離ゲート54内のNMOSトランジスタ22,24は“ターンオン”され、これにより、ビットライン対BLi,BLBiとセンシングビットライン対SBL,SBLBとが接続される。
【0019】
前記のような状態でワードラインWLiが図2のように“ハイ”状態に活性化されると、メモリセル12内のNMOSトランジスタ10が“ターンオン”される。前記NMOSトランジスタ10が“ターンオン”されると、ストレージキャパシタ8に貯蔵されたデータの電位が直ちにビットラインBLiに伝えられることにより、前記ビットライン対BLi,BLBiの電位は図2のように導出される。
【0020】
前記のようなビットライン対BLi,BLBiの電位か導出された状態において、N型のセンスアンプ制御信号LANGとP型のセンスアンプ制御信号LAPGが図2のように“ハイ”と“ロー”に遷移されると、NMOSトランジスタ30とPMOSトランジスタ36はそれぞれ“ターンオン”される。この際、ノードLABは接地電圧Vssのレベルにドライブされ、ノードLAは電源電圧Vccのレベルにドライブされる。したがって、前記N型のセンスアンプとP型のセンスアンプより構成されたセンスアンプ56は、ビットライン分離ゲート54内のNMOSトランジスタ22,24を介してセンシングビットライン対SBL,SBLBに導出されたビットライン対BLi,BLBiの電位を、図2のように感知・増幅する。図2のように感知・増幅されたビットライン対BLi,BLBiの電位はコラム選択ラインCSLの活性化に応答して“ターンオン”されるコラム選択ゲート31,35を介して入出力ライン対IO,IOBに伝送される。このように動作するセンスアンプ56の電流駆動能力は上述したように半導体メモリ装置の動作速度、半導体メモリ装置の動作電源電圧に極めて密接に関係する。前記センスアンプ56内のN型のセンスアンプの電流駆動能力は、半導体メモリ装置の動作時、NMOSトランジスタ26,28のトランスコンダクタンスGmにより下記の式1のように決められる。
【0021】
【数1】
Figure 0003802952
前記式1におけるW及びLはNMOSトランジスタの幅及び長さであり、Coxはゲート酸化膜によるキャパシタンス、μnは電子の移動度、Vccは電源電圧、VTHNはNMOSトランジスタのスレショルド電圧である。
【0022】
したがって、半導体メモリ装置の動作電源電圧Vccが1.5V、NMOSトランジスタ22,24のスレショルド電圧VTHNが約0.65Vの場合、NMOSトランジスタ22,24のトランスコンダクタンスGmは、電源電圧Vccが3.3Vである場合の約1/10に過ぎないため、メモリセルに充分な復元電圧を供給できない問題が発生する。かつ、ビットラインプリチャージ電圧VBL(VBL=1/2・Vcc)がほぼセンスアンプ内のMOSトランジスタのスレショルド電圧VTHNであるとき、前記センスアンプ56が動作しない問題が発生する。したがって、図1のような構造の半導体メモリ装置においては、低電圧動作が制限される問題が生ずる。
【0023】
このようなセンスアンプの電流駆動能力の問題を解決するための技術が日本国の“大石司”等により提案された。前記“大石司”等により提案された技術は米国で1994年4月に発行された“IEEE JOURNAL OF SOLID STATE CIRCUIT VOL 29, NO 4.”のページ412〜420にかけて詳細に記載されている。ここでは、半導体の基板上においてセンスアンプのウェルを周辺回路のウェルとは相違するように作り出し、半導体メモリ装置の動作時に前記センスアンプのウェルバイアスを周辺回路のウェルバイアスより高としてボディー効果を低減することにより、センスアンプのNMOSトランジスタ及びPMOSトランジスタのスレショルド電圧を立下げてセンスアンプの電流駆動能力を向上させる技術が開示されている。
【0024】
しかしながら、前記“大石司”等により提示された従来の方法は、センスアンプの位置する半導体基板のウェルを周辺回路のウェルとは相違するように作り出さなければならないので、チップの面積が増える問題を引き起こす。かつ、P型のセンスアンプとN型のセンスアンプを構成するPMOSトランジスタとNMOSトランジスタのスレショルド電圧を工程上において正確に制御すべきであり、これにより、チップの収率を高めることがごく困難である問題がある。
【0025】
したがって、本発明ではウェルバイアスを用いず、従来の半導体メモリ装置のデータセンシング回路を改良して低電源電圧の動作電圧でもセンスアンプの電流駆動能力を向上させようとする。
【0026】
以下、添付した図3及び図6を参照して本発明による望ましい実施例を詳細に説明する。本発明の実施例に関する図面において、上述した図面上の構成要素と実質的に同一な機能を行う構成要素には上述した図面上の参照符号及び参照番号を同じく付ける。
【0027】
図3は発明による半導体メモリ装置のデータセンシング回路を示す詳細回路図である。
【0028】
図3を参照すると、第1センシングビットラインSBLと第2センシングビットラインSBLBのそれぞれに一側のノードが接続され、他側のノードに入力される昇圧制御クロックφBSに応答して前記センシングビットライン対SBL,SBLBの電位を昇圧する昇圧用キャパシタ対Cが、図1の従来技術の回路にさらに接続されている。
【0029】
図4は図3の動作を説明するための動作タイミング図である。
【0030】
まず、図4の動作タイミング図を参照して図3の動作を詳細に説明するために、ここではメモリセルアレイ50のメモリセル12内のストレージキャパシタ8に貯蔵されたデータをセンシングする例を説明する。
【0031】
図4に示したように、等化信号φEQiとφEQjが“ハイ”状態として入力されると、等化回路52,62の動作によりビットライン対BLi,BLBiとBLj,BLBjの各ビットラインは、電源電圧の1/2(VBL=(1/2)・Vcc)に設定されたビットラインプリチャージ電圧VBLの電圧でプリチャージされて同一なレベルに等化される。この際、ビットライン分離クロックφISOiとφISOjが図4のように初期に“ハイ”状態として入力されると、前記ビットライン対BLi,BLBiとBLi,BLBjのビットラインプリチャージ電圧VBLがビットライン分離ゲート54,58内のNMOSトランジスタ22,24のチャンネルを介してセンシングビットライン対SBL,SBLBに伝えられる。したがって、前記センシングビットライン対SBL,SBLBもそれぞれのビットライン対BLi,BLBiとBLj,BLBjと同一な電圧レベルでプリチャージされて等化される。
【0032】
このような状態において、上述したようにメモリセルアレイ50内のワードラインWLiに接続されたメモリセル12のデータをアクセスするための制御信号が半導体メモリ装置の外部から入力されると、ビットライン分離クロックφISOjが図4のように“ロー”のレベルに遷移された後、等化信号φEQiが図4のように“ロー”に遷移される。このような動作によりビットライン対BLj,BLBjは前記センシングヒットライン対SBL,SBLBから分離され、ビットライン対BLj,BLBjは浮遊状態に遷移される。
【0033】
ワードラインWLiが図4のように“ハイ”に遷移されて活性化されると、メモリセル12内のNMOSトランジスタ10が“ターンオン”される。前記NMOSトランジスタ10が“ターンオン”されると、ストレージキャパシタ8に貯蔵されたデータの電位がビットラインBLiに伝えられることにより、前記ビットライン対BLi,BLBiとセンシングビットライン対SBL,SBLBの寄生キャパシタンスとの電荷分配が行われて、図4のようにビットライン対BLi,BLBiとセンシングビットライン対SBL,SBLBの電位差が導出される。この際、ワードラインWLiが“ハイ”状態に活性化されると、ワードラインWLiとBLiとの結合キャパシタンス、すなわち、NMOSトランジスタ10のゲートとドレインとのオーバーラップキャパシタンスがワードラインWLiと相補ビットラインBLBiとの結合キャパシタンスより大きいので、ビットラインBLi側が相補ビットラインBLBiより雑音を少なく受ける。このようなビットラインの雑音はセンシングビットライン対SBL,SBLBにそれぞれ接続されたキャパシタCにより雑音の影響ほど補償される。
【0034】
前記のような状態において、本発明によるビットライン分離クロックφISOiは、図4のように“ロー”状態に遷移され、これに同期して昇圧制御クロックφBSが“ハイ”状態に遷移される。このように前記ビットライン分離クロックφISOiを“ロー”に遷移させることは、センシングビットラインSBLとSBLBに導出された各電位を容易に昇圧するためである。前記ビットライン分離クロックφISOiが“ロー”になると、ビットライン分離ゲート54内のNMOSトランジスタ22,24が“ターンオフ”されてビットライン対BLi,BLBiとセンシングビットライン対SBL,SBLBとの連結が分離される。
【0035】
一方、前記センシングビットライン対SBL,SBLBの各々に一側の入力ノードが接続されたキャパシタCの他側の入力ノードに入力され、前記図4のように“ハイ”状態に遷移される昇圧制御クロックφBSに応答して前記センシングビットラインSBL及びSBLBの電圧を図4のように昇圧する。前記センシングビットラインSBL及びSBLBの各昇圧電圧をSBVとすると、これは下記の式2のようになる。
【0036】
【数2】
Figure 0003802952
但し、前記式2のCBLはビットラインBLi、BLBiの寄生キャパシタンスであり、Cは各ビットラインBLi、BLBiに接続されたキャパシタである。
前記のようにセンシングビットライン対SBL,SBLBの導出電位を式2のように昇圧した状態でセンスアンプ56を動作させることにより、前記センスアンプ56のトランスコンダクタンスGmの増加比をGmiとすると、これは下記の式3のように向上される。すなわち、センスアンプ56の電流駆動能力が良好になる。
【0037】
【数3】
Figure 0003802952
前記式3において、CBLはビットラインBLi,BLBiの寄生キャパシタンスであり、Cは各ビットラインBLi,BLBiに接続されたキャパシタであり、Vccは電源電圧、VTHNはNMOSトランジスタのスレショルド電圧である。
【0038】
この際、前記センシングビットライン対SBL,SBLBの昇圧電圧はセンスアンプ56内のN型のセンスアンプを構成するNMOSトランジスタ26,28のスレショルド電圧VTHNより低い。上述したように、センシングビットライン対SBL,SBLBの電位が昇圧された状態で、N型のセンスアンプ制御信号LANGとP型のセンスアンプ制御信号LAPGがそれぞれ“ハイ”と“ロー”に遷移されると、N型のセンスアンプのノードLABとP型のセンスアンプのノードLAへはそれぞれ接地電圧VSSと電源電圧VCCが供給される。したがって、前記センスアンプ56は、図4のように昇圧されたセンシングビットラインSBL,SBLBの電位差を図4のように充分に導出する。
【0039】
このように、センシングビットライン対SBL,SBLBの電位差が充分に導出された後、ビットライン分離クロックφISOiは電源電圧Vccより高い昇圧電圧Vppのレベルを有する“ハイ”信号に遷移される。この際、ビットライン分離ゲート54内のNMOSトランジスタ22,24は前記昇圧電圧Vppのレベルに上昇されたビットライン分離クロックφISOiの入力にそれぞれ応答して“ターンオン”されることにより、電源電圧Vccのレベルに充分に導出されたセンシングビットライン対SBL,SBLBの電圧の大部分がビットライン対BLi,BLBiに伝えられる。したがって、本発明は、ビットライン対BLi,BLBiからセンシングビットライン対SBL,SBLBを分離した状態で、上述した式2のようにセンシングビットラインSBL,SBLBの電圧を昇圧させた後、センスアンプ56を動作させることにより、センスアンプ56のトランスコンダクタンスを式3のように増やして電流駆動能力を向上させることができる。
【0040】
例えば、半導体メモリ装置の動作電源電圧VCCが1.5V、センスアンプ56内のNMOSトランジスタのスレショルド電圧VTHNが0.65Vであるとき、本発明によるセンスアンプのトランスコンダクタンスGmの増加比Gmiを前記式3に基づいて計算すると、下記の式4のように約4倍程度に増える。
【0041】
【数4】
Figure 0003802952
但し、前記式4はビットライン寄生キャパシタンスCBLをキャパシタCの1/4値に仮定して計算してものである。Cは各ビットラインBLi,BLBiに接続されたキャパシタである。
【0042】
かつ、本発明においては、センシングビットライン対SBL,SBLBの電圧をセンスアンプ56が動作する前に所定のレベルの電圧に昇圧することにより、ビットラインプリチャージVBL(VBL=1/2・Vcc)≒VTHNの場合にも前記センスアンプ56は正常的に動作する。
【0043】
したがって、図3のような構成を有する回路は、センシングビットライン対SBL,SBLBにそれぞれ昇圧用キャパシタCを接続し、これを適当な時期に制御してセンシングビットライン対SBL,SBLBの電圧を昇圧し、ワードラインとビットラインとのアンバランスを補償することにより、センスアンプの電流駆動能力を向上させ得る。
【0044】
前記実施例の動作の説明においては、ビットラインBLiに接続されたメモリセルをアクセスする場合を説明したが、相補ビットラインBLBiに接続されたメモリセルをアクセスする場合も同じく動作する。
【0045】
図5は本発明によるビットライン分離ゲート制御回路の回路図であり、ここには、図3のビットライン分離制御クロックφISOi,φISOjを発生する構成が示されている。この回路の構成を用いてビットライン分離制御クロックφISOi及びφISOjをそれぞれ発生させるためには、二つの回路を必要とする。図5における括弧内の符号は他の回路があるとき、該当構成素子に入力及び出力される信号の状態を定義する。
【0046】
図6は図5の構成による動作タイミング図である。
【0047】
図6のタイミング図を参照して図5の動作を説明する。下記ではビットライン分離クロックφISOiを活性化させ、φISOjをディスエーブルさせる場合の一例を説明する。
【0048】
ブロック選択信号φBLSjdbが“ハイ”に入力される状態において、ブロック選択信号φBLSjbが図6のように“ロー”に遷移されると、ビットライン分離クロックφISOjがビットライン分離クロックφISO i より先にディスエーブルされる。前記のような状態において、ブロック選択信号φBLSibpが“ロー”に遷移されると、NANDゲートの出力ノードのレベルが昇圧電圧VPPのレベルに遷移される。したがって、電源電圧VCCと接地との間に各チャンネルが直列に接続されたPMOSトランジスタMP1及び、NMOSトランジスタMN1,MN2はそれぞれ“ターンオフ、ターンオン、ターンオン”されて、電源電圧VCCのレベルに保持された前記ビットライン分離クロックφISOiは、図6のように“ロー”のレベルに遷移される。このような状態で、ブロック選択信号φBLSidbが図6のように“ロー”になると、PMOSトランジスタMP1,MP2はそれぞれ“ターンオン”,“ターンオフ”されてビットライン分離クロックφISOiが昇圧電圧VPPのレベルに出力される。
【0049】
前記のように動作するビットライン分離ゲートの制御回路はブロック選択信号の入力状態により、図6に示したように電源電圧VCCレベルの信号、接地電圧VSSレベルの信号及び昇圧電圧VPPレベルの信号を選択的に発生して図3に示したビットライン分離ゲート54,58を駆動する。
【0050】
【発明の効果】
上述したように、本発明は、センシングビットラインに電荷分配された電圧を昇圧した後、感知・増幅することにより、ごく低いレベルの動作電源電圧により動作するセンスアンプの電流駆動能力を向上させることができる。かつ、ビットラインとワードラインとのキャパシタンスの差によるアンバランスを補償することにより、雑音からの影響を低減する。
【図面の簡単な説明】
【図1】 半導体メモリ装置における従来のデータセンシング回路を示す詳細回路図である。
【図2】 図1の従来のデータセンシング回路のセンシング動作タイミング図である。
【図3】 半導体メモリ装置における本発明によるデータセンシング回路を示す詳細回路図である。
【図4】 図3の本発明によるデータセンシング回路のセンシング動作タイミング図である。
【図5】 本発明によるビットライン分離ゲート制御回路を示す回路図である。
【図6】 図5の本発明によるビットライン分離ゲート制御回路の動作タイミング図である。
【符号の説明】
10 NMOSトランジスタ
16,18,20 NMOSトランジスタ
22,24 NMOSトランジスタ
26,28 NMOSトランジスタ
30 NMOSトランジスタ
32,34 PMOSトランジスタ
31,35 コラム選択ゲート
36 PMOSトランジスタ
50,62 メモリセルアレイ
52 等化回路
54,58 ビットライン分離ゲート
56 センスアンプ

Claims (3)

  1. ビットライン対と、
    センシングビットライン対と、
    ビットライン分離クロックが第1電圧レベルを有するとき、前記ビットライン対と前記センシングビットライン対とを連結するスイッチング手段と、
    前記ビットライン対のうち少なくとも一つに接続され、該当ワードラインが活性化されると、貯蔵されたデータの電荷を前記ビットライン対と共有する多数のメモリセルと、
    前記センシングビットライン対の各々に接続され、前記ビットライン分離クロックが第2電圧レベルを有するときに活性化される昇圧制御クロックに応答して前記センシングビットライン対をそれぞれ所定のレベルの電位に昇圧する昇圧手段と、
    前記センシングビットライン対の間に接続され、センスアンプ制御信号に応答して前記昇圧されたセンシングビットライン対の電位差を感知・増幅し、これを復元電圧として前記ビットライン対に伝送するセンスアンプ手段とを含む半導体メモリ装置のデータセンシング回路において、
    前記スイッチング手段の前記ビットライン分離クロックは所定の制御回路により発生し、
    前記制御回路は、前記昇圧電圧を電源電圧として所定の第1,第2及び第3制御信号を入力として論理演算を行う論理手段と、
    前記論理手段の出力に応答して電源電圧を前記ビットライン分離クロックの前記第1電圧レベルとして出力する第1プルアップ手段と、
    前記第3制御信号に応答して前記電源電圧より高い昇圧電圧を前記ビットライン分離クロックの前記第3電圧レベルとして出力する第2プルアップ手段と、
    前記論理手段の出力及び前記第3制御信号に応答して接地電圧を前記ビットライン分離クロックの第2電圧レベルとして出力するプルダウン手段とを含むことを特徴とする半導体メモリ装置のデータセンシング回路。
  2. ビットライン対と、
    センシングビットライン対と、
    ビットライン分離クロックが第1電圧レベルを有するとき、前記ビットライン対と前記センシングビットライン対とを連結するスイッチング手段と、
    前記ビットライン対のうち少なくとも一つに接続され、該当ワードラインが活性化されると、貯蔵されたデータの電荷を前記ビットライン対と共有する多数のメモリセルと、
    前記センシングビットライン対の各々に接続され、前記ビットライン分離クロックが第2電圧レベルを有するときに活性化される昇圧制御クロックに応答して前記センシングビットライン対をそれぞれ所定のレベルの電位に昇圧する昇圧手段と、
    前記センシングビットライン対の間に接続され、センスアンプ制御信号に応答して前記昇圧されたセンシングビットライン対の電位差を感知・増幅し、これを復元電圧として前記ビットライン対に伝送するセンスアンプ手段とを含む半導体メモリ装置のデータセンシング回路において、
    前記ビットライン分離クロックは、前記昇圧制御クロックが発生したのち、前記第1電圧レベルより高い第3電圧レベルで前記スイッチング手段を駆動して前記センシングビットライン対の復元電圧を前記ビットライン対に伝送し、
    前記スイッチング手段の前記ビットライン分離クロックは所定の制御回路により発生し、
    前記制御回路は、前記昇圧電圧を電源電圧として所定の第1,第2及び第3制御信号を入力として論理演算を行う論理手段と、
    前記論理手段の出力に応答して電源電圧を前記ビットライン分離クロックの前記第1電圧レベルとして出力する第1プルアップ手段と、
    前記第3制御信号に応答して前記電源電圧より高い昇圧電圧を前記ビットライン分離クロックの前記第3電圧レベルとして出力する第2プルアップ手段と、
    前記論理手段の出力及び前記第3制御信号に応答して接地電圧を前記ビットライン分離 クロックの第2電圧レベルとして出力するプルダウン手段とを含むことを特徴とする半導体メモリ装置のデータセンシング回路。
  3. センシングビットライン対と、
    ビットライン対のうち少なくとも一つのビットラインに接続され、該当ワードラインが活性化されるときに貯蔵されたデータの電荷を前記ビットライン対と共有する多数のメモリセルに接続された第1,第2ビットライン対と、
    前記第1ビットライン対と前記センシングビットライン対との間に接続され、第1ビットライン分離クロックが第1電圧レベルを有するとき、前記第1ビットライン対と前記センシングビットライン対とを連結する第1スイッチング手段と、
    前記第2ビットライン対と前記センシングビットライン対との間に接続され、第2ビットライン分離クロックが第1電圧レベルを有するとき、前記第2ビットライン対と前記センシングビットライン対とを連結する第2スイッチング手段と、
    前記センシングビットライン対にそれぞれ接続され、前記第1,第2ビットライン分離クロックが第2電圧のレベルを有するときに活性化される昇圧制御クロックに応答して前記センシングビットライン対をそれぞれ所定のレベルの電位に昇圧する昇圧手段と、
    前記センシングビットライン対の間に接続され、センスアンプ制御信号に応答して前記昇圧されたセンシングビットライン対の電位差を感知・増幅し、これを復元電圧として前記ビットライン対に伝送するセンスアンプ手段とを含む半導体メモリ装置のデータセンシング回路において、
    前記第1,第2ビットライン分離クロックはそれぞれ前記第1,第2スイッチング手段の制御回路により発生し、
    前記各制御回路は、前記昇圧電圧を電源電圧として第1、第2及び第3制御信号を入力として論理演算を行う論理手段と、
    前記論理手段の出力に応答して電源電圧を前記ビットライン分離クロックの前記第1電圧レベルとして出力する第1プルアップ手段と、
    前記第3制御信号に応答して前記電源電圧より高い昇圧電圧を前記ビットライン分離クロックの前記第3電圧レベルとして出力する第2プルアップ手段と、
    前記論理手段の出力及び前記第3制御信号に応答して接地電圧を前記ビットライン分離クロックの第2電圧レベルとして出力するプルダウン手段とを含むことを特徴とする半導体メモリ装置のデータセンシング回路。
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