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KR0146861B1 - 증가된 배선층에 의해 향상된 건폐율을 가지는 반도체 디바이스 및 그 제조방법 - Google Patents

증가된 배선층에 의해 향상된 건폐율을 가지는 반도체 디바이스 및 그 제조방법

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Publication number
KR0146861B1
KR0146861B1 KR1019940026316A KR19940026316A KR0146861B1 KR 0146861 B1 KR0146861 B1 KR 0146861B1 KR 1019940026316 A KR1019940026316 A KR 1019940026316A KR 19940026316 A KR19940026316 A KR 19940026316A KR 0146861 B1 KR0146861 B1 KR 0146861B1
Authority
KR
South Korea
Prior art keywords
insulating film
conductor
interlayer insulating
film
wiring layer
Prior art date
Application number
KR1019940026316A
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English (en)
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KR950012691A (ko
Inventor
구니아끼 고야마
Original Assignee
가네꼬 쇼시
니뽄 덴끼 가부시끼 가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 가네꼬 쇼시, 니뽄 덴끼 가부시끼 가이샤 filed Critical 가네꼬 쇼시
Publication of KR950012691A publication Critical patent/KR950012691A/ko
Application granted granted Critical
Publication of KR0146861B1 publication Critical patent/KR0146861B1/ko

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Abstract

다층의 배선을 가지는 반도체 디바이스에서, 제 1 및 제 2 하부 배선층은 베이스 절연막상에 형성된다. 층간 절연층은 제 1 및 제 2 하부 배선층을 덮는다. 층간 절연층에서, 제 1 및 제 2 접촉공은 제 1 및 제 2 하부 배선층에 각각 도달하도록 천공된다. 제 1 및 제 2 매립 도체물은 제 1 및 제 2 하부 배선층과 각각 접속하도록 제 1 및 제 2 접촉공내에 끼워진다. 층간 절연층의 상부면에 형성되는 제 1 상부 배선층은 제 1 매립 도체물을 경유하여 제 1 하부 배선층과 상호 접속한다. 제 1 상부 배선층은 상부 절연막과 측벽 절연막이 형성되는 상부면과 측면을 가진다. 제 2 매립 도체물의 상부면에 형성된 제 2 상부 배선층은 제 2 매립 도체물을 경유하여 제 2 하부 배선층과 상호 접속하도록 층간 절연층의 상부면을 덮는다. 제 2 상부 배선층은 상부 절연막과 측벽 절연막에 의해 제 1 상부 배선층과 절연되도록 제 1 상부 배선층과 중첩한다.

Description

증가된 배선층에 의해 향상된 건폐율을 가지는 반도체 디바이스 및 그 제조방법
제1(a) 내지 제1(e)도는 종래의 반도체 디바이스의 제조공정 순서를 도시한 도면.
제2도는 또다른 종래의 반도체 디바이스의 단면도.
제3(a) 내지 제3(f)도는 또다른 종래의 반도체 디바이스의 제조공정 순서를 도시한 도면.
제4도는 본 발명의 제 1실시예에 따른 반도체 디바이스의 단면도.
제5(a) 내지 제5(g)도는 제4도에 도시된 반도체 디바이스의 제조공정 순서를 도시한 도면.
제6도는 본 발명의 제 2실시예에 따른 반도체 디바이스의 단면도.
제7도는 본 발명의 제3실시예에 따른 반도체 디바이스의 단면도.
제8도는 본 발명의 제4실시예에 따른 반도체 디바이스의 단면도.
제9(a) 내지 제9(h)도는 본 발명의 제5실시예에 따른 반도체 디바이스의 공정 순서를 도시한 단면도.
* 도면의 주요부분에 대한 부호의 설명
61 : 베이스 절연막 61a : 주표면
62 : 제 1 하부 배선층 63 : 제 2 하부 배선층
64 : 층간 절연층 65 : 포토레지스트
66 : 제 1 접촉공 67 : 제 2 접촉공
68 : 다결정 실리콘 69 : 절연막
71 : 제 1 매립 도체물 72 : 제 2 매립 도체물
73 : 제 1 상부 배선층 74 : 상부 절연막
76 : 측별 절연막 80 : 고융점 금속 실리사이드막
[발명의 배경]
본 발명은 반도체 디바이스 및 반도체 디바이스의 제조방법에 관한 것이고, 특히 다층 밴선을 가지는 반도체 디바이스와 그 제조방법에 관한 것이다.
최근의 배선기술에 있어서, 배선의 다층화는 반도체 디바이스의 고밀도와 고집적화에 따라 반도체 기술 분야에서 행해졌었다. 배선의 다층화의 큰 과제는 접촉부의 배선에 있어서 건폐율(coverage)의 향상 및 배선층에 대한 절연막 형성 방법의 향상이다.
접촉부에 대한 배선에 있어서 건폐율에 대한 대책은 일본특허공개 제83-87848호 및 일본특허공개 제85-57648호에 기재되어 있다. 이 대책은 접촉공에 매립 도체물을 끼우는 방법이며, 제1(a) 내지 제1(e)도를 참조하여 후술된다. 그러나 이 방법에서는 배선층의 수가 증가할 때 다양한 문제들이 발생한다. 즉, 제2도를 참조하여 후술되는 바와 같이, 배선층의 수가 증가할 때, 층간 절연 영역이 두껍게 된다. 그결과, 매립 도체물이 엄격한 조건을 만족시키는 재료로 만들어지지 않는다면 접촉공에 매립 도체물을 끼우는 것이 어렵다. 덧붙여, 끼워진 매립 도체물은 고속화에 대한 장애를 일으키는 높은 전기 저항을 가진다. 또한, 이들 방법은 많은 단계를 포함한다는 결점을 가진다. 이는 접촉공 천공 공정 및 매립 도체물 끼움 공정이 각 배선층에 대해 필요하게 되기 때문이다.
한편, 배선층에 대한 절연막의 형성 방법에 대한 대책은 1985년 도오꾜오에서 개최된 고체 디바이스 및 재료의 17차 회의의 확정 적요(Extended Abstract of the 17th Conference on Solid State Device and Materials)에 제출된 보고서 29-32페이지에 기술된 시노하라 등의 LDD MOS 트랜지스터를 위한 새로운 자기정합 접촉기술 및 일본특허공개 제 87-43149호에 기술되어 있다. 이 대책은 배선층의 측면에 측벽 절연막을 형성하는 방법이며, 제3(a) 내지 제3(f)도를 참조하여 후술된다. 그러나, 이 방법에서, 상부 배선층에 대한 접촉공이 하부 배선층이 없는 위치에서 요구될 때, 접촉공은 반드시 마스크로서 포토레지스트 등을 사용하여 천공되어야만 된다. 그결과, 접촉공 제조 공정의 수를 감소시키는 것이 불가능하다. 덧붙여, 이러한 방법들은 층간 절연 영역이 두껍게 될 때 접촉공에서의 배선의 건폐율을 향상시키는 것에 대한 효과가 없다.
[발명의 요약]
따라서, 본 발명의 목적은 얕은 접촉공을 형성하는 것에 의하여 배선층에 대한 건폐율을 향상시킬 수 있는 반도체 디바이스를 제공하는데 있다.
본 발명의 또다른 목적은 접촉공에서의 접촉저항을 감소시킬 수 있는 상기 형태의 반도체 디바이스를 제공하는데 있다.
본 발명의 또다른 목적은 배선층등 사이의 절연막을 자기 정합 형태로 형성할 수 있는 상기 형태의 반도체 디바이스를 제공하는데 있다.
본 발명의 또다른 목적은 배선의 다층화로 접촉공 제조 공정수의 증가를 방지할 수 있는 상기 형태의 반도체 디바이스를 제공하는데 있다.
본 발명의 다른 목적들은 선행의 기술로부터 명백하게 될 것이다.
본 발명의 한 특징에 따라서, 반도체 디바이스는 주표면을 가지는 베이스막을 포함한다. 층간 절연 영역은 베이스막의 주표면상에 형성된다. 제 1 및 제 2 도체층은 층간 절연 영역에 형성된다. 층간 절연 영역은 제 1 및 제 2 도체층에 각각 도달하는 제 1 및 제 2 접촉공을 가진다. 층간 절연 영역은 상부면을 가지며, 제 1 매립 도체물이 제 1 접촉공에 끼워진다. 제 1 매립 도체물은 제 1 도체층과 접속된다. 제 1 매립 도체물과 접속되는 제 1 도체 영역은 층간 절연 영역의 상부면을 덮는다. 제 1 도체 영역은 상부면과 측면을 가진다. 상부 절연막은 제 1 도체 영역의 상부면을 덮는다. 측벽 절연막은 제 1 도체 영역의 측면을 덮는다. 제 2 도체물은 제 2 접촉공에 끼워진다. 제 2 매립 도체물은 제 2 도체층과 접속한다. 제 2 도체 영역은 제 2 도체물 층간 절연 영역의 상부면, 상부 절연막 및 측벽 절연막을 덮는다. 제 2 도체 영역은 상부 절연막 및 측벽 절연막에 의해 제 1 도체 영역으로부터 분리되는 제 2 도체 영역으로 제 1 도체 영역과 중첩한다.
본 발명의 또다른 특징에 따라서, 상기 형태의 반도체 디바이스 제조방법에 제공된다. 이 방법은 주표면을 가지는 베이스막을 준비하는 단계와, 베이스막의 주표면상에 제 1 및 제 2 도체층을 형성하는 단계와, 상부면을 가지며 제 1 및 제 2 도체층을 덮는 층간 절연 영역을 베이스막의 주표면에 피착하는 단계와, 층간 절연 영역에 제 1 및 제 2 도체층에 각각 도달하는 제 1 및 제 2 접촉공을 동시에 형성하는 단계와, 제 1 및 제 2 접촉공내 및 층간 절연 영역의 상부면에 제 1 도체 물질을 피착하는 단계와, 제 1 도체 물질을 상부 절연 물질로 덮는 단계와, 제 1 및 제 2 접촉공에 제 1 및 제 2 매립 도체물을 끼우고 층간 절연 영역의 상부면에 측면을 가지는 제 1 도체 영역을 제 1 매립 도체물과 접속되도록 형성하며 상부면을 가지는 상부 절연막으로 제 1 도체 영역을 덮고 층간 절연 영역의 상부면 및 제 2 매립 도체물의 상부면을 노출시키도록 상부 절연물질 및 제 1 도체 물질을 패턴화하는 단계와, 층간 절연 영역의 상부면상에, 제 2 매립 도체물의 상부면상에, 상부 절연막의 상부면상에, 그리고 제 1 도체 영역의 측면상에 측벽 절연물질을 피착하는 단계와, 제 1 도체 영역의 측면상에 측벽 절연막을 형성하고 층간 절연영역의 상부면 및 제 2 매립 도체물의 상부면을 노출시키도록 이방성 건 에칭 공정으로 측벽 절연물질을 에칭하는 단계와, 층간 절연 영역의 상부면상에, 제 2 매립 도체물의 상부면상에, 상부 절연막의 상부면상에 그리고 측벽 절연막상에 제 2 도체 물질을 형성하는 단계와, 상기 상부 절연막과 측벽 절연막을 덮는 제 2 도체 영역을 상기 층간 절연 영역에 형성하여 상기 제 2 매립 도체물과 접속하도록 제 2 도체 물질을 에칭하는 것에 의하여 제 2 도체 영역이 상부 절연막과 측벽 절연막에 의해 제 1 도체 영역으로부터 절연되도록 제 1 도체 영역과 중첩하는 단계를 포함한다.
[바람직한 실시예의 기술]
제1(a) 내지 제1(e)도를 참조하여, 배선의 다층화를 가지는 종래의 반도체 디바이스의 제조방법이 본 발명의 이해를 용이하게 하기 위하여 먼저 기술된다. 이 방법은 일본 특허 공개 제 87438/83호 및 제 57648/85호에 기술되어 있다.
제1(a)도에 도시된 바와 같이, 베이스 절연막(11)은 공지의 방식으로 준비되고, 제1(a)도의 윗쪽을 향한 주표면(11a)을 가진다. 하부 배선층(12)은 베이스절연막(11)의 주표면(11a)상에 형성된다. 하부 배선층은 도체층으로 불리워지며 베이스 절연막(11)상에 형성되는 N번째 배선층을 구성하고, 여기에서, N은 자연수를 나타낸다. 베이스 절연막(11)의 주표면(11a)과 하부 배선층(12)은 상부면을 가지는 층간 절연층(13)으로 덮혀진다.
제1(b)도를 참조하여, 마스크로서 포토레지스트 패턴(14)을 사용하는 것에 의하여, 접촉공(15)이 하부 배선층(12)에 도달하도록 층간 절연층(13)에서 천공된다. 이 공정은 접촉공 천공 공정으로 불리워진다.
제1(c)도를 참조하여, 포토레지스트 패턴(14)의 제거후에, 다결정 실리콘층(16')이 접촉공(15)내와 층간 절연층(13)의 상부면에 피착된다. 다결정 실리콘층(16')은 접촉공(15)을 위하여 양호한 건폐율을 구비한 도체물을 구성한다.
제1(d)도를 참조하여, 매립 도체물(16)이 에치 백에 의해 접촉공(15)에 끼워져, 다결정 실리콘층(16')을 구성한다.
이 공정은 끼움 공정으로 불리워진다.
제1(e)도를 참조하여, 텅스텐 실리사이드(WSi)가 매립도체물(16)의 상부면과 접속하도록 층간 절연층(13)의 상부면에 피착되고, 그후 패턴화가 상부 배선층(17)을 형성하도록 실시된다. 상부 배선층(17)은 도체 영역으로 불리워지고 (N+1)번째 배선층을 구성한다.
이 방법은 접촉공(15)에 매립 도체물(16)을 끼우는 것으로 접촉공(15)에 의한 건폐율을 향상시킬 수 있다. 그러나, 후술되는 바와 같이, 배선층의 수가 증가할 때 다양한 문제들이 발생한다.
제2도를 참조하여, 배선층의 수가 제 1(e)도에 도시된 2개로부터 1 내지 3개만큼 증가된 경우의 또다른 종래의 반도체 디바이스에 대해 설명된다.
제2도에 도시된 종래의 반도체 디바이스에 있어서, 베이스 절연막(21)은 공지의 방식으로 준비되고, 제2도의 윗쪽을 향하는 주표면(21a)을 가진다. 둘다 N번째 배선층을 구성하는 제 1 및 제 2 하부 배선층들은 베이스 절연막의 주표면(21a)상에 형성된다. 제 1 및 제 2 하부 배선층(22,23)들은 각각 제 1 및 제 2 도체층으로 불리워진다. 베이스 절연막(21)의 주표면(21a)과 제 1 및 제 2 배선층(22,23)들은 제 1 층간 절연층(23)으로 덮혀진다. 계속해서, 제 1 접촉공(25)이 제 1 하부 배선층(22)에 도달하도록 제 1 층간 절연층(23)에 천공된다. 제 1 접촉공(25)에는 제 1 매립 도체물(26)이 끼워진다. (N+1)번째 배선층을 구성하는 제 1 상부 배선층(27)은 제 1 매립 도체물(22)과 접속하도록 제 1 층간 절연층(23)의 상부면에 형성된다. 제 1 상부 배선층(27)은 제 1 도체층으로 불리워진다. 그런후에, 제 2 층간 절연층(24)이 제 1 층간 절연층(23)의 상부면에 형성되어 제 1 상부 배선층(27)을 덮는다. 제 2 접촉공(35)은 제 1 하부 배선층(32)에 도달하도록 제 2 및 제 1 층간 절연층(24,23) 모두에 천공된다. 제 2 접촉공(35)은 제 2 매립 도체물(36)이 끼워진다. (N+2)번째층을 구성하는 제 2 상부 배선층(37)은 제 2 매립 도체물(36)과 접속하도록 제 2 층간 절연층(24)의 상부면에 형성된다. 제 1 및 제 2 층간 절연층(23,24)들은 총체적으로 층간 절연 영역으로 불리워진다.
상기된 바와 같이, 종래의 반도체 디바이스에 있어서, 배선층의 수가 증가할 때, 층간 절연 영역은 두껍게 된다. 그결과, 매립 도체물들이 엄격한 조건들을 만족시키는 재료로 만들어지지 않는다면, 접촉공에 매립 도체물을 끼우는 것이 어렵다. 덧붙여, 끼워진 매립 도체물들은 높은 전기 저항성을 가져서 고속화에 장애를 초래한다. 더우기, 종래의 반도체 디바이스는 접촉공 천공 공정 및 끼움 공정이 각 배선층에 대해 요구되기 때문에 많은 공정수를 제조되는 결점이 있다.
제3(a)도를 참조하여, 또다른 종래의 반도체 디바이스를 제조하는 방법이 본 발명의 이해를 용이하게 하기 위하여 기술된다. 도시된 반도체 디바이스는 산화 금속 반도체(MOS, metal oxide semiductor) 트랜지스터이다. 이 방법은 배선층의 측면에 측벽 절연막을 형성하는 방법이며, 상기된 에이. 시노하라 등으 보고서 및 일본특허공개 제 43149/87호에 기재되어 있다.
제3(a)도에 도시된 바와 같이, P형 실리콘 기판(41)이 공지의 방식으로 준비되고 제 3(a)도의 윗쪽을 향한 주표면을 가진다. 두꺼운 필드 산화막층(42)과 얇은 필드 산화막층(43)이 종래에 공지된 선택 산화 공정의 수단에 의하여 P형 실리콘 기판의 주표면에 형성된다. 얇은 필드 산화막층(43)은 게이트 산화층으로서 작용한다. 다결정 실리콘막(44')은 두꺼운 산화막층(42)과 얇은 산화막층(43)에 피착된다. 다결정 실리콘막(44')은 게이트 전극을 위한 재료로 이루어진다. 실리콘 질화막(45')은 다결정 실리콘막(44')에 형성된다.
제3(b)도를 참조하여, 마스크로서 포토레지스트 패턴(46)을 사용하는 것에 의하여, 실리콘 질화막 패턴(45')과 다결정 실리콘막(44')은 게이트 전극(44)과 실리콘 질화막 패턴(45)을 구성하도록 패턴화된다. 게이트 전극(44)은 N번째 배선층의 하부배선층으로서 작용한다. 그런다음, 마스크로서 포토레지스트 패턴(46)을 사용하여, N형 불순물의 이온주입이 얇은 산화층(43) 바로 밑에 소스 및 드레인 영역(47)을 형성하도록 P형 실리콘 기판(41)에서 만들어진다.
제3(c)도를 참조하여, 포토레지스트 패턴(46)의 제거후에, 실리콘 질화막(48')은 기판(41)의 전체면에 피착된다. 즉, 실리콘 질화막(48')은 실리콘 질화막 패턴(45)의 상부면 및 측면, 게이트 전극(44)의 측면, 및 두꺼운 필드 산화층(42) 및 얇은 필드 산화층(43)의 상부면을 덮는다.
제3(d)도를 참조하여, 이방성 에칭에 의하여, 실리콘 질화막(48')을 구성하는 측벽 절연막(48)이 실리콘 질화막 패턴(45)과 게이트 전극(44)의 측면에 형성된다. 마스크로서 실리콘 질화막 패턴(45)과 측벽 절연막(48)을 사용하는 것에 의하여, 소스 및 드레인 영역(47)상에 있는 얇은 산화층(43)은 소스 및 드레인 영역(47)으로부터 제거된다.
제3(e)도를 참조하여, 실리콘 산화막(49)은 기판(41)의 전체면에 피착된다. 실리콘 산화막(49)은 층간 절연층으로서 작용한다. 마스크로서 포토레지스트(50)를 사용하는 것에 의하여, 실리콘 산화막(49)은 접촉공(51)을 만들도록 선택적으로 에칭된다.
제3(f)도를 참조하여, 포토레지스트(50)의 제거 후에, 배선막(52)이 기판(41)의 전체면에 형성된다. 배선막(52)은 (N+1)번째 배선층의 상부 배선층으로서 작용한다.
이 방법은 자기정합 형태로 실리콘 질화막 패턴(45), 상부면의 측벽 절연막(48) 및 게이트 전극(44)의 측면을 형성하는 것에 의하여 (N+1)번째 배선층(배선막(52))의 상부 배선층으로 부터 N번째 배선층(게이트 전극(44))의 하부 배선층을 절연하는 방법이다.
그러나, 제3(a) 내지 제3(f)도에 예시된 종래의 반도체 디바이스의 제조 방법에 있어서, (N+1)번째 배선층의 상부 배선층에 대한 접촉공이 N번째 배선층의 하부 배선층없이 적소에서 요구될때, 접촉공은 반드시 마스크로서 포토레지스트를 사용하여 만들어져야만 된다. 그결과, 접촉공 천공 공정의 수를 감소시키는 것이 불가능하다. 덧붙여, 이 제조방법은 층간 절연층이 두껍게 되었을 때 접촉공에서의 배선의 건폐율을 향상시키는 효과가 없다는 결점이 있다.
제4도를 참조하여, 본 발명의 제 1 실시예에 따른 배선의 다층화를 가지는 반도체 디바이스에 관한 기술이 만들어진다.
베이스 절연막(61)은 제 1 및 제 2 하부 배선층(62,63)이 형성되는 주표면(61a)을 가진다. 베이스 절연막(61)의 주표면(61a)과 제 1 및 제 2 하부 배선층(62,63)은 층간 절연 영역으로서 작용하는 층간 절연층(64)으로 덮혀진다. 층간 절연층(64)에서, 제 1 및 제 2 접촉공(66,67)은 제 1 및 제 2 배선층(62,63)에 각각 도달하도록 천공된다. 제 1 및 제 2 접촉공(66,67)에 제 1 및 제 2 매립 도체물(71,72)이 제 1 및 제 2 하부 배선층(62,63)과 각각 접속하도록 끼워진다. 각각의 제 1 및 제 2 매립 도체물(71,72)은 다결정 실리콘으로 이루어진다. 제1 상부 배선층(73)은 층간 절연층(64)의 상부면에 형성된다. 제1 상부 배선층(73)은 제1 매립 도체물(71)을 거쳐 제1 하부 배선층(62)과 서로 접속한다. 제1 상부 배선층(73)은 제1 매립 도체물(71)에 연속적으로 형성되고, 다결정 실리콘으로 이루어진다. 제1 상부 배선층(73)은 상부면과 측면을 가지며, 상부면과 측면상에는 제1 상부 배선층(73)과 자기정합되도록 상부 절연막(74)과 측벽 절연막(76)이 형성된다. 다결정 실리콘으로 이루어진 제2 매립 도체물(72)의 상부면에는 알루미늄 또는 알루미늄 합금으로 이루어진 제 2 상부 배선층이 제2 매립 도체물(72)을 경유하여 제2 하부 배선층(72)과 상호 접속하도록 층간 절연층(64)의 상부면을 덮도록, 그리고 제1 상부 배선층(73)으로부터 제 2 상부 배선층(79)이 절연되고 제1 상부 배선층(73)위에 제 2 상부 배선층(79)이 중첩되도록 상부 절연막(74)과 측벽 절연막(76)을 덮도록 형성한다.
제5(a) 내지 제5(g)도를 참조하여, 제4도에 도시된 반도체 디바이스를 제조하는 방법에 관한 기술을 만들어낸다.
제5(a)도에 도시된 바와 같이, 베이스 절연막(61)이 공지의 방식으로 준비되고, 제5(a)도의 윗쪽을 향한 주표면(61a)을 가진다. 베이스 절연막(61)은 실리콘 산화막으로 이루어질 수도 있다. 제 1 및 제 2 하부 배선층(62,63)은 베이스 절연막(61)의 주표면(61a)상에 형성된다. 제 1 및 제 2 하부 배선층(62,63)은 N번째 배선층을 구성하고, 각각 제 1 및 제 2 매립 도체물로 불리워진다. 베이스 절연막(61)의 주표면(61a)과 제 1 및 제 2 하부 배선층(62,63)은 실리콘 산화층으로 이루어질 수도 있는 층간 절연층(64)으로 덮혀지거나 피착된다. 도시된 예에서, 층간 절연층(64)은 층간 절연 영역으로서 작용한다.
제5(b)도를 참조하여 마스크로서 포토레지스트 패턴을 사용하는 것에 의하여, 층간 절연층(64)이 제 1 및 제 2 접촉공(66,67)을 동시에 천공하도록 에칭된다. 제 1 및 제 2 첩촉공(66,67)은 각각 제 1 및 제 2 하부 배선층(62,63)에 도달한다.
제5(c)도를 참조하여, 포토레지스트(65)의 제거후에, 불순물이 도핑된 다결정 실리콘층(68)이 제 1 및 제 2 접촉공(66,67)내로 그리고 층간 절연층(64)의 상부면에 피착된다. 절연막(69)이 다결정 실리콘(68)을 덮는다. 절연막(69)은 공지된 CVD(화학증착) 공정으로 형성된 실리콘 산화막일 수도 있다.포토레지스트 패턴(70)은 절연막(69)상에 형성된다. 포토레지스트 패턴(70)은 제1접촉공(66)이 형성된 부분위에 형성된다.
제5(d)도를 참조하여, 마스크로서 포토레지스트 패턴(70)을 사용하는 것에 의하여, 절연막(실리콘 산화막, 69) 및 다결정 실리콘층(68)이 제1 매립 도체물(71)과 연속적으로 접속된 제1 상부 배선층(73)과 제 1 및 제 2 매립 도체물(71,72)을 형성하도록 그리고 제1 상부 배선층(73)과 유사한 평면 구성을 가지는 상부 절연막(74)을 구성하도록 연속적으로 에칭된다. 도시된 예에서, 제1 상부 배선층(73)은 다결정 실리콘막으로 이루어진다. 제 1 및 제 2 매립 도체물(71,72)과 제1 상부 배선층(73)은 불순물이 도핑된 다결정 실리콘(68)으로 이루어진다. 상부 절연막(74)은 절연막(실리콘 산화막, 69)으로 이루어진다. 이경우에, 제2접촉공(67)내에 있는 제 2 매립 도체물이 과잉 에칭에 의하여 층간 절연층(64)에서 함몰하는 상부면을 가질지라도, 제2접촉공(67)에 대한 제 2 상부 배선층의 건폐율은 거기에 아무것도 끼워지지 않는 것과 비교하여 극히 향상된다. 포토레지스트 패턴(70)의 제거 후에, 층간 절연층(64)의 상부면, 제2 매립 도체물(72), 상부 절연막(74)의 상부면, 및 CVD 공정에 의한 제 21 상부 배선층의 측면에 절연막(75)이 형성된다 절연막(75)은 실리콘 산화막으로 이루어질 수도 있다.
제5(e)도를 참조하여, 절연막(실리콘 산화막(75)이 제1 상부 배선층(73)의 상부면상에 측벽 절연막(76)을 형성하도록, 그리고 제 2 접촉공에 끼워진 제2 매립 도체물(72)의 상부면과 층간 절연층(64)의 상부면을 노출시키도록 공지된 이방성 건 에칭의 사용을 통해 에칭된다.
제5(f)도를 참조하여, 층간 절연층(64)의 상부면, 제2 매립 도체물(72)의 상부면, 상부 절연막(74)의 상부면, 및 공지의 스퍼터링 공정에 이한 측벽 절연막(76)상에 금속막(77)이 형성된다. 금속막(77)은 알루미늄(Al)막으로 이루어질수도 있다. 포토레지스트 패턴(78)이 금속막(77)상에 형성될 수도 있다.
제5(g)도를 참조하여, 마스크로서 포토레지스트 패턴(78)을 사용하는 것에 의하여, 금속막(77)이 제 2 상부 배선층(79)을 형성하도록 에칭된다. 제 2 상부 배선층(79)은 (N+2)번째 배선층이며, 제 2 도체 영역으로 불리워진다. 그런다음, 포토레지스트 패턴(78)이 제 2 상부 배선층(79)으로부터 제거되고, 이에 의해 제 4도에 도시된 반도체 디바이스가 따르게 된다.
제6도를 참조하여, 본 발명의 제 2 실시예에 따른 다층의 배선화를 가지는 반도체 디바이스에 대한 기술이 진행된다. 도시된 반도체 디바이스는 제 1 상부 배선층(제 1 도체 영역)이 이후에 보다 명백히 되는 바와같이 제4도에 도시된 것으로부터 변형된 것외에는 제4도에 도시된 구조와 유사한다. 제6도에성, 유사한 부품들은 동일한 참조부호로 지시된다. 기술의 명료화를 위해 반복 기술은 생략된다.
제 1 상부 배선층은 다결정 실리콘으로 이루어진 다결정 실리콘막(73)과, 다결정 실리콘막(73)의 상부면에 형성된 고융접 금속 실리사이드막(80)을 포함한다. 고융점 금속 실리사이드막(80)은 텅스텐 실리사이드(WSi)막으로 이루어질 수도 있다,. 고융점 금속 실리사이드막(80)은 제 1 상부 배선층의 저 저항의 목적을 위하여 불순물이 도핑된 다결정 실리콘의 배선층(73)의 상부면에 중첩된다.
제7도를 참조하여, 본 발명의 제 3 실시예에 따른 배선의 다층화를 가진 반도체 디바이스에 대한 기술이 계속된다. 예시된 반도체 디바이스는 층간 절연 영역이 제 1 및 제 2 층간 절연막(64a,64b)을 포함하는 것외에는 제6도에 도시된 것과 구조가 유사하다. 제 1 층간 절연막(64a)은 베이스 절연막(61)에 형성된다. 제 2 층간 절연막(64b)은 제 1 층간 절연막(64b)에 형성된다. 이 접속부에서, 제 1 하부 배선층, 제 1 접촉공 및 제 1 매립 도체물은 각각 62a, 66a, 71a로 지시된다.
제 1 배선층(62a)은 베이스 절연막(61)의 주표면에 형성된다. 제2 하부 배선층(63)은 제 1 층간 절연막(64a)에 형성된다. 제 1 접촉공(66a)은 제 1 층간 절연막(64a)과 제 2 층간 절연막(64b) 모두에 천공된다. 제2접촉공(67)은 제 2 층간 절연막(64b)에만 천공된다. 제 1 매립 도체물(71a)은 제 1 접촉공(66a)에 끼워진다. 제 1 매립 도체물(71a)은 제4도에 도시된 제1 매립 도체물(71)과 같이 불순물이 도핑된 다결정 실리콘으로 이루어질 수도 있다. 덧붙여, 제5(b)도에 도시된 방식과 유사하게, 제 1 및 제 2 접촉공(66a,67)들은 에칭 스토퍼로서 제 1 및 제 2 하부 배선층(62a,63)을 사용하는 것에 의하여 층간 절연 영역에서 동시에 천공된다. 더우기, 다결정 실리콘이 동시에 피착되어, 제 1 매립 도체물(71a), 다결정 실리콘막(73) 및 제2 매립 도체물(72)을 구성한다. 도시된 예에서, 제 1 층간 절연막(64a)이 제 1 및 제 2 하부 배선층(62a,63)들 사이에 놓여 있으므로, 제 1 접촉공(66a)은 깊은 깊이를 가진다. 그런, 제1접촉공(66a)의 깊이는 제1접촉공(66a)내에 다결정 실리콘(제 1 매립 도체물(71a)이 충분히 끼워지게 되도록 되는 깊이이다. 덧붙여, 제 2 층간 절연막(64b)이 배선층 구조가 제4도에 도시된 층간 절연층(64)의 상부면과 유사한 방식으로 형성되는 상부면(A)을 가지므로, 제7도에 있는 배선구조는 제4도에 있는 배선 구조와 유사한 잇점을 가진다.
제8도를 참조하여, 본 발명의 제 4 실시예에 따른 배선을 다층화를 가지는 반도체 디바이스에 대한 기술이 계속된다. 도시된 반도체 디바이스는 층간 절연 영역이 제7도에서와 같이 제 1 및 제 2 층간 절연막(64a,64b)을 포함하는 것외에는 제6도에 도시된 것과 유사한 구조이다. 이러한 접속부에서, 제 1 및 제 2 하부 배선층, 제 2 접촉공, 및 제 2 매립 도체물은 각각 62b, 63a, 67a 및 72a로 각각 지시된다.
제 1 하부 배선층(62b)은 베이스 절연막(61)의 주표면(61a)에 형성된다. 제 2 배선층(61a)은 제 1 층간 절연막(64a)상에 형성된다. 제 2 접촉공(67a)은 제 1 층간 절연막(64a)과 제 2 층간 절연막(64b) 모두에 천공된다. 제1접촉공(66)은 제 2 층간 절연막(64b)에만 천공된다. 제 2 및 제 2 접촉공(67a,66)은 각각 제 1 및 제 2 하부 배선층(62b,63a)에 각각 도달한다. 도시된 예에서, 제 2 및 제 1 하부 배선층(63a,62b)은 각각 제 1 및 제 2 도체층으로 불리워진다. 제 2 매립 도체물(72a)이 제2접촉공(67a)에 끼워진다. 제2 매립 도체물(72a)은 제4도에 도시된 제2 매립 도체물(72)처럼 불순물이 도핑된 다결정 실리콘으로 이루어질 수 있다. 덧붙여, 제5(b)도에 예시된 것과 유사한 방식으로, 제 1 및 제 2 접촉공(66,67a)들이 에칭 스토퍼로서 제 2 및 제 1 하부 배선층(63a,62b)을 사용하는 것에 의하여 층간 절연 영역에서 동시에 천공된다. 더우기, 제5(c)도 및 제5(d)도에 도시된 것과 유사한 방식으로, 다결정 실리콘은 제1 매립 도체물(71), 다결정 실리콘막(73), 및 제2 매립 도체물(72a)에 동시에 피착된다. 도시된 예에서, 제 1 층간 절연막(64a)이 제 1 및 제 2 하부 배선층(62b,63a) 사이에 놓여지므로, 제 2 접촉공(67a)에 다결정 실리콘(제 2 매립 도체물(72a))이 충분히 끼워지게 되는 깊이이다. 덧붙여, 제 2 층간 절연막(64b)이 배선 구조가 제4도에 도시된 층간 절연층(64)의 상부면과 유사한 방식으로 형성되는 상부면(A)을 가지므로, 제8도에서의 배선구조는 제4도에서의 배선 구조와 유사한 잇점을 가진다.
제7도 및 제8도에서, 유사한 부품들은 동일한 참조부호로 지시된다. 기술의 명료함을 위하여 반복되는 설명은 생략된다.
본 발명의 제 1 내지 제 4 실시예에 있어서, 베이스 절연막(61, 제 1 층간 절연막(64a))상에 있는 제 1 및 제 2 하부 배선층(62,(62a,62b)), 및 (63,(63a))은 제 1 및 제 2 도체층으로서 작용한다. 제 1 및 제 2 도체층들은 불순물 영역을 표함하는 반도체 기판의 표면 영역일 수도 있다.
제9(a)도 내지 제9(h)도를 참조하여, 본 발명의 제 5 실시예에 따른 반도체 디바이스의 제조 방법에 관한 기술이 만들어진다. 도시된 반도체 디바이스는 스위칭 트랜지스터와, 저장 하부 전극을 가진 캐패시터부를 포함하는 적층 캐패시터형 DRAM 셀이다.
제9(a)도에 도시된 바와 같이, P형 실리콘 기판(91)이 공지의 방식으로 준비되고, 제9(a)도의 윗쪽을 향한 주표면을 가진다. 기판(91)은 베이스막으로서 작용한다. 두꺼운 필드 산화막(92)이 종래에 널리 공지된 선택적인 산화 공정의 수단으로 P형 실리콘 기판(91)의 주표면상에 형성된다. 두꺼운 필드 산화막(92)은 소자 형성 영역을 한정한다. 얇은 실리콘 산화막(93)이 소자 성형 영역에 형성된다. 얇은 실리콘 산화막(93)은 게이트 절역막으로서 작용한다. 게이트 전극(94)이 얇은 실리콘 산화막(93, 게이트 절연막)상에 형성된다. 게이트 전극(94)은 300nm 두께의 다결정 실리콘으로 이루어진다. 그런다음, 마스크로서 게이트 전극(94)을 사용하는 이온 주입으로, 비소(AS)와 같은 N형 불순물이 50keV의 가속 전압 및 5.0x10-15cm-2의 도즈(dose) 밀도로 P형 실리콘 기판(91)에 도핑된다. 계속해서, 열처리를 활성화하여, 제 1 및 제 2 불순물 영역(96,97)이 제 1 및 제 2 불순물 영역(96,97) 사이에 게이트 전극(94) 아래의 통로 영역이 삽입되도록 얇은 실리콘 산화층(93) 밑에 형성된다. 제 1 및 제 2 불순물 영역(96,97)은 소스/드레인 영역으로서 작용하고, 각각 제 1 및 제 2 도체층으로 불리워진다. 그러므로, 게이트 전극(94)과 소스/드레인 영역(96,97)을 포함하는 스위칭 트랜지스터가 얻어진다.
제9(b)도를 참조하여, 실리콘 산화막(98)이 얇은 산화층(93), 두꺼운 필드 산화막(92), 및 CVD 공정에 의한 게이트 전극(94)에 피착된다. 실리콘 산화층(98)은 층간 절층으로서 작용한다. 실리콘 산화층(98)은 500nm의 두께를 가진다. 실리콘 산화층(98)에서, 제 1 및 제 2 접촉공(101,102)은 동시에 천공된다. 제 1 및 제 2 접촉공(101,102)은 각각 제 1 및 제 2 불순물 영역(96,97)에 각각 도달한다.
제9(c)도를 참조하여, N형 불순물을 포함하는 다결정 실리콘(103)은 제 1 및 제 2 접촉공(101,102)내 및 층간 절연층(98)상에 피착된다. 다결정 실리콘(13)은 400nm의 두께를 가진다. 다결정 실리콘(103)상에는 텅스텐 실리사이드(Wsi)막(104)이 형성된다. 텅스텐 실리사이드막(104)은 150nm의 두께를 가진다. 절연막(105)은 200nm의 두께를 가지는 실리콘 산화막으로 이루어질수도 있다. 포토레지스트 패턴(106)이 절연막(105)상에 형성된다.
제9(d)도를 참조하여, 마스크로서 포토레지스트 패턴(106)을 사용하는 것에 의하여 텅스텐 실리사이드막(104), 다결정 실리콘(103)이 동일한 평면 구성을 가지도록 연속적으로 에칭된다. 그결과, 제 1 및 제 2 매립 도체물(111,112)들이 각각 제 1 및 제 2 접촉공(101,102)에 끼워진다. 다결정 실리콘막(113)은 제 1 매립 도체물()111)과 접속된다. 제 1 및 제 2 매립 도체물(111,112)과 다결정 실리콘막(113)은 N형 불순물을 포함하는 다결정 실리콘(103)으로 구성된다. 다결정 실리콘막(113)에서, 고융점 금속 실리사이드막(114)이 텅스텐 실리사이드막(104)으로 구성된다. 다결정 실리콘막(114)은 총체적으로 제 1 도체층으로 불리워진다. 고융점 금속 실리사이드막(114)에서 상부 절연막(115)이 실리콘 산화막(105)으로부터 형성된다. 다결정 실리콘막(113)과 고융점 금속 실리사이드막(114)은 소스 영역 또는 드레인 영역으로서 작용하는 제 1 불순물 영역(91)으로 제 1 매립 도체물(111)을 거쳐 상호 접속되는 비트선으로서 총체적으로 사용된다. 그런 후에, 포토레지스트 패턴(106)이 상부 절연막(115)으로부터 제거된다.
제9(e)도를 참조하여, 절연막(116)은 상부 절연막(115)의 상부면에 상부 절연막(115), 고융점 금속 실리사이드막(114) 및 다결정 실리콘막(113)의 측면에, 그리고 층간 절연층(98) 및 제 2 매립 도체물(112)의 상부면에 CVD 공정으로 피착된다.
제9(f)도를 참조하여, 이방성 건식 에칭 공정을 통해 절연막(116)이 비트선의 측면(제 1 도체 영역)상에 측벽 절연막(117)을 형성하도록 에칭된다. 그러므로, 제 2 접촉공(102)에 끼워진는 제 2 매립 도체물(112,다결정 실리콘)은 노출된 상부면을 가진다. 이경우에 약간 과잉 에칭하는 것으로 다결정 실리콘(112)은 그로부터 그 주위의 실리콘 산화막(98)을 수축시키는 것에 의한 돌출 구성을 가질수도 있다. 그러나, 다음의 공정으로 저장 하부 전극에 대한 문제는 없다.
제9(g)도를 참조하여, N형 불순물을 포함하는 다결정 실리콘은 상부 절연막(115)의 상부면에, 층간 절연막(117)의 측벽에, 그리고 층간 절연막(98) 및 제 2 매립 도체물(112)의 상부면에 피착되고, 제 2 도체 영역으로서 작용하는 저장 하부 전극(118)으로 패턴화한다. 저장 하부 전극(118)은 다결정 실리콘(112, 제 2 매립 도체물)에 접속되고, 500nm의 두께를 가진다. 저장 하부 전극(118)은 비트선상의 상부 절연막9115)과 측벽 절연막(117)을 덮는 것에 의하여, 상부 절연막(115)과 측벽 절연막(117)에 의하여 비트선으로부터 절연되도록 비트선과 중첩한다.
제9(h)도를 참조하여, 저장 하부 전극(118)의 표면에 대해 열산화하는 것에 의하여 실리콘 산화막(119)이 표면상에 형성된다. 실리콘 산화막(119)은 8nm의 두께를 가지며, 캐패시터 유전체 막으로서 작용한다. 불순물을 함유하는 다결정 실리콘(120)이 캐패시터 유전체막(119)과 상부 절연막(115)상에 형성된다. 다결정 실리콘(120)은 저장 상부 전극으로서 작용한다. 저장 하부 전극(118), 캐패시터 유전체막(119) 및 저장 상부 전극(120)의 조합은 캐패시터부를 구성한다. 그러므로, 적층 캐패시터형 DRAM 셀이 따른다.
본 발명이 약간의 실시예와 관련하여 기술되었지만, 본 발명을 다양한 방법으로 실시하는 것은 당업자에게는 매우 용이한 것을 알 수 있을 것이다.

Claims (47)

  1. 주표면을 가지는 베이스막과; 상기 베이스막의 주표면에 형성되며, 제 1 및 제 2 도체층이 형성되어지며, 상기 제 1 및 제 2 도체층에 각각 도달하는 제 1 및 제 2 접촉공과, 상부면을 가지는 층간 절연영역과; 상기 제 1 도체층과 접속하기 위하여 상기 제 1 접촉공에 끼워지는 제 1 매립 도체물과; 상기 제 1 매립 도체물에 접속되어 상기 층간 절연 영역의 상부면을 덮으며, 상부면과 측면을 가지는 제 1 도체 영역과; 상기 제 1 도체 영역의 상부면을 덮는 상부 절연막과; 상기 제 1 도체 영역의 측면을 덮는 측벽 절연막과; 상기 제 2 도체층과 접속하기 위하여 상기 제 2 접촉공에 끼워지는 제 2 매립 도체물과; 상기 제 2 매립 도체물, 상기 층간 절연 영역의 상부면, 상기 상부 절연막 및 측벽 절연막을 덮는 것에 의하여, 상기 상부 절연막 및 측벽 절연막에 의해 상기 제 1 도체 영역으로부터 절연되도록 상기 제 1 도체 영역과 중첩하는 제 2 도체 영역을 포함하는 것을 특징으로 하는 반도체 디바이스.
  2. 제1항에 있어서, 상기 제 1 도체 영역, 및 상기 제 1 및 제 2 매립 도체물은 각각 다결정 실리콘으로 이루어지는 것을 특징으로 하는 반도체 디바이스.
  3. 제1항에 있어서, 상기 제 1 도체 영역은 다결정 실리콘으로 이루어지고 상부면을 가지는 다결정 실리콘막과, 상기 다결정 실리콘막의 상부면을 형성된 고융점 금속 실리사이드막을 포함하는 것을 특징으로 하는 반도체 디바이스.
  4. 제3항에 있어서, 상기 고용점 금속 실리사이드막은 텅스텐 실리사이드막으로 이루어진 것을 특징으로 하는 반도체 디바이스.
  5. 제1항에 있어서, 상기 제 1 및 제 2 도체층은 상기 베이스 절연막에 형성된 N번째 배선층을 구성하며, 상기 제 1 도체 영역은 (N+1)번째 배선층을 구성하고, 상기 제 2 도체 영역은 (N+2)번째 배선층을 구성하며, N은 자연수인 것을 특징으로 하는 반도체 디바이스.
  6. 제1항에 있어서, 상기 층간 절연 영역은 상기 베이스막의 주표면상에 형성된 제 1 층간 절연막과, 상기 제 1 층간 절연막상에 형성된 제 2 층간 절연막을 상기 제 1 도체층은 상기 베이스막의 주표면상에 형성되고, 상기 제 2 도체층은 상기 제 1 층간 절연막상에 형성되며, 상기 제 1 접촉공은 상기 제 1 층간 절연막 및 제 2 층간 절연막 모두에 천공되고, 상기 제 2 접촉공은 상기 제 2 층간 절연막에만 천공되는 것을 특징으로 하는 반도체 디바이스.
  7. 제1항에 있어서, 상기 층간 절연 영역은 상기 베이스막의 주표면상에 형성된 제 1 층간 절연막과, 상기 제 1 층간 절연막상에 형성된 제 2 층간 절연막을 포함하며, 상기 제 1 도체층은 제 1 층간 절연막상에 형성되고, 상기 제 2 도체층은 베이스막의 주표면상에 형성되고, 상기 제 1 접촉공은 제 2 층간 절연막에만 천공되고, 상기 제 2 접촉공은 상기 1 층간 절연막과 제 2 층간 절연막 모두에 천공되는 것을 특징으로 하는 반도체 디바이스.
  8. 제1항에 있어서, 상기 베이스막은 반도체 기판이며, 상기 제 1 및 제 2 도체층은 상기 반도체 기판상에 각각 형성되는 제 1 및 제 2 불순물 영역인 것을 특징으로 하는 반도체 디바이스.
  9. 제8항에 있어서, 상기 제 1 불순물 영역은 소스/드레인 영역들중 한쪽 것이며, 상기 제 2 불순물 영역은 소스/드레인 영역들중 다른쪽 것이며, 상기 제 1 도체 영역은 상기 제 1 매립 도체물을 통하여 상기 제 1 불순물 영역과 접속하는 비트선으로 이루어지고, 상기 제 2 도체 영역은 상기 제 2 매립 도체물을 통하여 상기 제 2 불순물 영역과 접속하는 저장 한부 전극으로 이루어진 것을 특징으로 하는 반도체 디바이스.
  10. 주표면을 가지는 베이스 절연막과; 상기 베이스 절연막의 주표면에 형성되는 제 1 및 제 2 배선층과; 상기 베이스 절연막의 주표면에 형성되어 상기 제 1 및 제 2 하부 배선층을 덮으며, 상기 제 1 및 제 2 하부 배선층에 각각 도달하는 제 1 및 제 2 접촉공과, 상부면을 가지는 층간 절연층과; 상기 제 1 하부 배선층과 접속하기 위하여 상기 제 1 접속공에 끼워지는 제 1 매립 도체물과; 상기 제 1 매립 도체물과 접속되고 상기 층간 절연층을 덮으며, 상부면과 측면을 가지는 제 1 상부 배선층과; 상기 제 1 상부 배선층의 상부면을 덮는 상부 절연막과; 상기 제 1 상부 배선층의 측면을 덮는 측벽 절연막과; 상기 제 2 하부 배선층과 접속하기 위하여 상기 제 2 접촉공에 끼워지는 제 2 매립 도체물과; 상기 제 2 매립 도체물, 상기 층간 절연층의 상부면, 상기 상부 절연막 및 상기 측벽 절연막을 덮는 것에 의해, 상기 상부 절연막과 상기 측벽 절연막에 의해 상기 제 1 상부 배선층으로부터 절연되도록 상기 제 1 상부 배선층과 중첩하는 제 2 상부 배선층을 포함하는 것을 특징으로 하는 반도체 디바이스.
  11. 제10항에 있어서, 상기 제 1 상부 배선층, 및 상기 제 1 및 제 2 매립 도체물은 각각 다결정 실리콘으로 이루어진 것을 특징으로 하는 반도체 디바이스.
  12. 제10항에 있어서, 상기 제 1 상부 배선층은 다결정 실리콘으로 이루어지고 상부면을 가지는 다결정 실리콘 막과, 상기 다결정 실리콘의 상부면에 형성된 고융점 금속 실리사이드 막을 포함하는 것을 특징으로 하는 반도체 디바이스.
  13. 제12항에 있어서, 상기 고융점 금속 실리사이드 막은 텅스텐 실리사이드막으로 이루어진 것을 특징으로 하는 반도체 디바이스.
  14. 주표면을 가지는 베이스 절연막과; 상기 베이스 절연막의 주표면에 형성되는 제 1 하부 배선층과; 상기 베이스 절연막의 주표면에 형성되고 상기 제 1 하부 배선층을 덮는 제 1 층간 절연막과; 상기 제 1 층간 절연막상에 형성되는 제 2 하부 배선층과; 상기 제 1 층간 절연막상에 형성되고 상기 제 2 하부 배선층을 덮으며, 상부면을 가지는 제 2 층간 절연막과; 상기 제 1 하부 배선층에 도달하도록 상기 제 1 및 제 2 층간 절연막 모두에 천공되는 제 1 접촉공과; 상기 제 2 하부 배선층에 도달하도록 단지 상기 제 2 층간 절연막에만 천공되는 제 2 접촉공과; 상기 제 1 하부 배선층과 접속하기 위하여 상기 제 1 접촉공에 끼워지는 제 1 매립 도체물과; 상기 제 1 매립 도체물과 접속되고 상기 제 2 층간 절연막을 덮으며, 상부면과 측면을 가지는 제 1 상부 배선층과; 상기 제 1 상부 배선층의 상부면을 덮는 상부 절연막과; 상기 제 1 상부 배선층의 측면을 덮는 측벽 절연막과; 상기 제 2 하부 배선층과 접속하기 위하여 상기 제 2 접촉공에 끼워지는 제 2 매립 도체물과; 상기 제 2 매립 도체물, 상기 제 2 층간 절연막의 상부면, 상기 상부 절연막 및 상기 측벽 절연막을 덮는 것에 의하여, 상기 상부 절연막 및 상기 측벽 절연막에 의해 상기 제 1 상부 배선층으로부터 절연되도록 상기 제 1 상부 재선층과 중첩하는 제 2 상부 배선층을 포함하는 것을 특징으로 하는 반도체 디바이스.
  15. 제14항에 있어서, 상기 제 1 상부 배선층은 다결정 실리콘으로 이루어지고 상부면을 가진 다결정 실리콘막과, 상기 다결정 실리콘막상에 형성된 고융점 금속 실리사이드 막을 형성하는 것을 특징으로 하는 반도체 디바이스.
  16. 제15항에 있어서, 상기 고융점 금속 실리사이드막은 텅스텐 실리사이드막으로 이루어진 것을 특징으로 하는 반도체 디바이스.
  17. 주표면을 가지는 베이스 절연막과; 상기 베이스 절연막의 주표면상에 형성된 제 1 하부 배선층과; 상기 베이스 절연막의 주표면상에 형성되고 상기 제 1 하부 배선층을 덮는 제 1 층간 절연막과; 상기 제 1 층간 절연막상에 형성되는 제 2 하부 배선층과; 상기 제 1 층간 절연막상에 형성되며 상기 제 2 하부 배선층을 덮으며, 상부면을 가지는 제 2 층간 절연막과; 상기 제 2 하부 배선층에 도달하도록 상기 제 2 층간 절연막에만 천공되는 제 1 접촉공과; 상기 제 1 하부 배선층에 도달하도록 상기 제 1 및 제 2 층간 절연막 모두에 천공되는 제 2 접촉공과; 상기 제 2 하부 배선층과 접속하기 위하여 상기 제 1 접촉공에 끼워지는 제 1 매립 도체물과; 상기 제 1 매립 도체물과 접속되고 상기 제 2 층간 절연막의 상부면을 덮으며, 상부면과 측면을 가지는 제 1 상부 배선층과; 상기 제 1 상부 배선층의 상부면을 덮는 상부 절연막과; 상기 제 1 상부 배선층의 측면을 덮는 측벽 절연막과; 상기 제 1 하부 배선층과 접속하기 위하여 상기 제 2 접촉공에 끼워지는 제 2 매립 도체물과; 상기 제 2 매립 도체물, 상기 제 2 층간 절연막의 상부면, 상기 상부 절연막 및 상기 측벽 절연막을 덮는 것에 의하여, 상기 상부 절연막 및 상기 측벽 절연막에 의해 상기 제 1 상부 배선층으로부터 절연되도록 상기 제 1 상부 배선층을 중첩하는 제 2 상부 배선층을 포함하는 것을 특징으로 하는 반도체 디바이스.
  18. 제17항에 있어서, 상기 제 1 상부 배선층은 다결정 실리콘으로 이루어지고 상부면을 가지는 다결정 실리콘막과, 상기 다결정 실리콘막의 상부면에 형성되는 고융점 금속 실리사이드막을 포함하는 것을 특징으로 하는 반도체 디바이스.
  19. 제18항에 있어서, 상기 고융점 금속 실리사이드막은 텅스텐 실리사이드막으로 이루어진 것을 특징으로 하는 반도체 디바이스.
  20. 스위칭 트랜지스터와, 저장 하부 전극을 가지는 캐패시터부를 각각 포함하는 다수의 메모리 셀을 포함하는 반도체 메모리 디바이스에 있어서, 각각의 상기 메모리 셀이, 주표면을 가지는 반도체 기판과; 상기 반도체 기판의 주표면상에 형성되고 소자 형성영역을 한정하는 두꺼운 필드 산화막과; 상기 소자 형성 영역상에 형성된 게이트 절연막과; 상기 게이트 절연막을 선택적으로 피복하는 게이트 전극과; 상기 반도체 기판의 주표면 아래에서 상기 게이트 전극을 제외한 상기 소자 성형 영역에서 형성되고, 소스/드레인 영역으로 작용하여서, 상기 게이트 전극 및 상기 소스/드레인 영역을 포함하는 상기 스위칭 트랜지스터를 형성하는 제 1 및 제 2 불순물 영역과; 상기 스위칭 트랜지스터를 덮으며, 상기 제 1 및 제 2 불순물 영역에 각각 도달하는 제 1 및 제 2 접촉공과 상부면을 가지는 층간 절연층과; 상기 제 1 불순물 영역과 접속하기 위하여 상기 제 1 접촉공에 끼워지는 제 1 매립 도체물과; 상기 제 1 매립 도체물과 접속되고 상기 층간 절연층의 상부면을 덮으며, 비트선으로 구성되고 상부면과 측면을 가지는 제 1 도체 영역과; 상기 제 1 도체 영역의 상부면을 덮는 상부 절연막과; 상기 제 1 도체 영역의 측면을 덮는 측벽 절연막과; 상기 제 2 불순물 영역과 접속하기 위하여 상기 제 2 접촉공에 끼워지는 제 2 매립 도체물과; 상기 제 2 매립 도체물, 상기 층간 절연층의 상부면, 상기 상부 절연막 및 상기 측벽 절연막을 덮고, 상기 상부 절연막 및 측벽 절연막에 의하여 상기 제 1 도체 영역으로부터 절연되도록 상기 제 1 도체 영역을 중첩하여서, 저장 하부 전극으로서 작용하는 제 2 도체 영역을 포함하는 것을 특징으로 하는 반도체 디바이스.
  21. 제20항에 있어서, 각각의 상기 제 1 및 제 2 매립 도체물은 다결정 실리콘으로 이루어진 것을 특징으로 하는 반도체 디바이스.
  22. 제20항에 있어서, 상기 제 1 도체 영역은 다결정 실리콘으로이루어지고 상부면을 가지는 다결정 실리콘막과, 상기 다결정 실리콘막의 상부면에 형성된 고융점 금속 실리사이드막을 포함하는 것을 특징으로 하는 반도체 디바이스.
  23. 제22항에 있어서, 상기 고융점 금속 실리사이드막은 텅스텐 실리사이드막으로 이루어진 것을 특징으로 하는 반도체 디바이스.
  24. 제20항에 있어서, 상기 각각의 메모리 셀은 상기 저장 하부 전극을 피복하는 캐패시터 유전체막과, 상기 캐패시터 유전체막을 덮는 저장 상부 전극을 추가로 포함하는 것에 의하여 캐패시터부가 따르는 것을 특징으로 하는 반도체 디바이스.
  25. (a) 주표면을 가지는 베이스막을 준비하는 단계와; (b) 상기 베이스막의 주표면상에 제 1 및 제 2 도체층을 형성하는 단계와; (c) 상부면을 가지며 상기 제 1 및 제 2 도체층을 덮는 층간 절연 영역을 상기 베이스막의 주표면에 피착하는 단계와; (d) 상기 제 1 및 제 2 도체층에 각각 도달하는 제 1 및 제 2 접촉공을 상기 층간 절연 영역에 동시에 천공하는 단계와; (e) 상기 제 1 및 제 2 접촉공내 및 상기 층간 절연 영역의 상부면에 제 1 도체물질을 피착하는 단계와; (f) 상기 제 1 도체물질을 상부 절연물질로 덮는 단계와, (g) 상기 제 1 및 제 2 접촉공에 제 1 및 제2 매립 도체물을 끼우고 측면을 가지는 제 1 도체 영역을 상기 제1 매립 도체물과 접속되도록 상기 층간 절연 영역의 상부면에 형성하고 상부면을 가지는 상부 절연막으로 상기 제 1 도체 영역을 덮고 상기 층간 절연 영역의 상부면 및 상기 제2 매립 도체물의 상부면을 노출시키도록 상기 상부 절연 물질 및 제 1 도체물질을 패턴화하는 단계와; (h) 상기 층간 절연영역의 상부면, 제2 매립 도체물의 상부면, 상기 상부 절연막의 상부면 및 상기 제 1 도체 영역의 측면에 측벽 절연물질을 피착하는 단계와, (i) 상기 제 1 도체 영역의 측면상에 측벽 절연막을 형성하고 상기 층간 절연 영역의 상부면 및 상기 제2 매립 도체물의 상부면을 노출시키도록 이방성 건 에칭 공정으로 상기 측벽 절연물질을 에칭하는 단계와; (j) 상기 층간 절연영역의 상부면, 상기 제2 매립 도체물의 상부면, 상기 상부 절연막의 상부면, 및 상기 측벽 절연막상에 제 2 도체물질을 형성하는 단계와; (k) 상기 상부 절연막과 측벽 절연막을 덮는 제 2 도체 영역을 상기 층간 절연 영역의 상부면에 형성하여 상기 제2 매립 도체물의 상부면과 접속하도록 제 2 도체 물질을 에칭하는 것에 의하여, 상기 제 2 도체 영역이 상기 측벽 절연막 및 상부 절연막에 의해 상기 제 1 도체 영역과 절연되도록 상기 제 1 도체 영역과 중첩하는 단계를 포함하는 것을 특징으로 하는 반도체 디바이스 제조방법.
  26. 제25항에 있어서, 상기 제 1 도체 영역, 및 상기 제 1 및 제2 매립 도체물은 각각 다결정 실리콘으로 이루어진 것을 특징으로 하는 반도체 디바이스 제조방법.
  27. 제25항에 있어서, 상기 제 1 도체 영역은 다결정 실리콘으로 이루어지고 상부면을 가지는 다결정 실리콘막과, 상기 다결정 실리콘의 상부면에 형성된 고융점 금속 실리사이드막을 포함하는 것을 특징으로 하는 반도체 디바이스 제조방법.
  28. 제27항에 있어서, 상기 고융점 금속 실리사이드막은 텅스텐 실리사이드막으로 이루어진 것을 특징으로 하는 반도체 디바이스 제조방법.
  29. 제25항에 있어서, 상기 베이스막은 반도체 기판이며, 상기 제 1 및 제 2 도체 영역은 상기 반도체 기판상에 형성된 제 1 및 제 2 불순물 영역인 것을 특징으로 하는 반도체 디바이스 제조방법.
  30. 제25항에 있어서, 상기 제 1 불순물 영역은 소스/드레인 영역중 한쪽이며, 상기 제 2 불순물 영역은 소스/드레인 영역중 다른쪽이며, 상기 제 1 도체 영역은 상기 제1 매립 도체물을 통하여 상기 제 1 불순물 영역과 접속하는 비트선으로 구성되고, 상기 제 2 도체 영역은 상기 제2 매립 도체물을 통하여 상기 제 2 불순물 영역과 접속하는 저항 하부 전극으로 구성되는 것을 특징으로 하는 반도체 디바이스 제조방법.
  31. (a) 주표면을 가지는 베이스막을 준비하는 단계와; (b) 상기 베이스막의 주표면상에 제 1 및 제 2 하부 배선층을 형성하는 단계와; (c) 상부면을 가지며 상기 제 1 및 제 2 하부 배선층을을 덮는 층간 절연층을 상기 베이스막의 주표면에 피착하는 단계와; (d) 상기 제 1 및 제 2 하부 배선층에 각각 도달하는 제 1 및 제 2 접촉공을 상기 층간 절연층에 동시에 천공하는 단계와; (e) 상기 제 1 및 제 2 접촉공내 및 상기 층간 절연층의 상부면에 제 1 도체물질을 피착하는 단계와; (f) 상기 제 1 도체물질을 상부 절연물질로 덮는 단계와, (g) 상기 제 1 및 제 2 접촉공에 제 1 및 제2 매립 도체물을 끼우고 측면을 가지는 제 1 상부 배선층을 상기 제1 매립 도체물과 접속되도록 상기 층간 절연 영역의 상부면에 형성하고 상부면을 가지는 상부 절연막으로 상기 제 1 상부 배선층을 덮고 상기 층간 절연 영역의 상부면 및 상기 제2 매립 도체물의 상부면을 노출시키도록 상기 상부 절연 물질 및 제 1 도체물질을 에칭하는 단계와; (h) 상기 층간 절연층의 상부면, 제2 매립 도체물의 상부면, 상기 상부 절연막의 상부면 및 상기 제 1 상부 배선층의 측면에 측벽 절연물질을 형성하는 단계와, (i) 상기 제 1 상부 배선층의 측면상에 측벽 절연막을 형성하고 상기 층간 절연층의 상부면 및 상기 제2 매립 도체물의 상부면을 노출시키도록 이방성 건 에칭 공정으로 상기 측벽 절연물질을 에칭하는 단계와; (j) 상기 층간 절연영역의 상부면, 상기 제2 매립 도체물의 상부면, 상기 상부 절연막의 상부면, 및 상기 측벽 절연막상에 제 2 도체물질을 형성하는 단계와; (k) 상기 상부 절연막과 측벽 절연막을 덮는 제 2 상부 배선층을 상기 층간 절연 영역의 상부면에 형성하여 상기 제2 매립 도체물의 상부면과 접속하도록 제 2 도체 물질을 에칭하는 것에 의하여, 상기 제 2 상부 배선홈이 상기 측벽 절연막 및 상부 절연막에 의해 상기 제 1 상부 배선층과 절연되도록 상기 제 1 상부 배선층과 중첩하는 단계를 포함하는 것을 특징으로 하는 반도체 디바이스 제조방법.
  32. 제 31항에 있어서, 상기 제 1 상부 접속부와, 상기 제 1 및 제2 매립 도체물은 각각 다결정 실리콘으로 이루어진 것을 특징으로 하는 반도체 디바이스 제조방법.
  33. 제31항에 있어서, 상기 제 1 상부 접속부는 다결정 실리콘으로 이루어지고 상부면을 가지는 다결정 실리콘막과, 상기 다결정 실리콘막의 상부면에 형성된 고융점 금속 실리사이드막을 포함하는 것을 특징으로 하는 반도체 디바이스 제조방법.
  34. 제23항에 있어서, 상기 고융점 금속 실리사이드막은 텅스텐 실리사이드막으로 이루어진 것을 특징으로 하는 반도체 디바이스 제조방법.
  35. (a) 주표면을 가지는 베이스막을 준비하는 단계와; (b) 상기 베이스막의 주표면상에 제 1 하부 배선층을 형성하는 단계와; (c) 상부면을 가지며 상기 제 1 하부 배선층을을 덮는 제 1 층간 절연막을 상기 베이스막의 주표면에 피착하는 단계와; (d) 상기 제 1 층간 절연막의 상부면상에 제 2 하부 배선층을 형성하는 단계와; (e) 상부면을 가지며 상기 제 2 하부 배선층을 덮는 제 2 층간 절연막을 상기 제 1 층간 절연막의 상부면에 피착하는 단계와; (f) 상기 제 1 및 제 2 하부 배선층에 각각 도달하는 제 1 및 제 2 접촉공을 상기 제 1 및 제 2 층간 절연막 모두에, 그리고 제 2 층간 절연막에만 동시에 천공하는 단계와; (g) 상기 제 1 및 제 2 접촉공내 및 상기 제 2 층간 절연막의 상부면에 제 1 도체 물질을 피착하는 단계와; (h) 상기 제 1 도체 물질을 상부 절연물질로 덮는 단계와, (i) 상기 제 1 및 제 2 접촉공에 제 1 및 제2 매립 도체물을 각각 끼우고 측면을 가지는 제1 상부 배선층을 상기 제1 매립 도체물과 접속되도록 상기 제 2 층간 절연막의 상부면에 형성하고 상부면을 가지는 상부 절연막으로 상기 제 1 배선층을 덮고 상기 제 2 층간 절연막의 상부면 및 상기 제2 매립 도체물의 상부면을 노출시키도록 상기 상부 절연 물질 및 제 1 도체 물질을 에칭하는 단계와; (j) 상기 제 2 층간 절연막의 상부면, 제2 매립 도체물의 상부면, 상기 상부 절연막의 상부면 및 상기 제1 상부 배선층의 측면에 측벽 절연물질을 형성하는 단계와; (k) 상기 제1 상부 배선층의 측면상에 측벽 절연막을 형성하고 상기 제 2 층간 절연막의 상부면 및 상기 제2 매립 도체물의 상부면을 노출시키도록 이방성 건 에칭 공정으로 상기 측벽 절연물질을 에칭하는 단계와; (l) 상기 제 2 층간 절연막의 상부면, 상기 제2 매립 도체물의 상부면, 상기 상부 절연막의 상부면, 및 상기 측벽 절연막상에 제 2 도체물질을 형성하는 단계와; (m) 상기 상부 절연막과 측벽 절연막을 덮는 제 2 상부 배선층을 상기 제 2 층간 절연막의 상부면에 형성하여 상기 제2 매립 도체물의 상부면과 접속하도록 제 2 도체물질을 에칭하는 것에 의하여, 상기 제 2 상부 배선층이 상기 측벽 절연막 및 상부 절연막에 의해 상기 제1 상부 배선층과 절연되도록 상기 제1 상부 배선층과 중첩하는 단계를 포함하는 것을 특징으로 하는 반도체 디바이스 제조방법.
  36. 제35항에 있어서, 상기 제 1 및 제2 매립 도체물은 각각 다결정 실리콘으로 이루어진 것을 특징으로 하는 반도체 디바이스 제조방법.
  37. 제35항에 있어서, 상기 제 1 상부 배선층은 다결정 실리콘으로 이루어지고 상부면을 가진 다결정 실리콘막과, 상기 다결정 실리콘막상에 형성된 고융점 금속 실리사이드막을 형성하는 것을 특징으로 하는 반도체 디바이스 제조방법.
  38. 제35항에 있어서, 상기 고융점 금속 실리사이드막은 텅스텐 실리사이드막으로 이루어진 것을 특징으로 하는 반도체 디바이스 제조방법.
  39. (a) 주표면을 가지는 베이스막을 준비하는 단계와; (b) 상기 베이스막의 주표면상에 제 1 하부 배선층을 형성하는 단계와; (c) 상부면을 가지며 상기 제 1 하부 배선층을을 덮는 제 1 층간 절연막을 상기 베이스막의 주표면에 피착하는 단계와; (d) 상기 제 1 층간 절연막의 상부면상에 제 2 하부 배선층을 형성하는 단계와; (e) 상부면을 가지며 상기 제 2 하부 배선층을 덮는 제 2 층간 절연막을 상기 제 1 층간 절연막의 상부면에 피착하는 단계와; (f) 상기 제 1 및 제 2 하부 배선층에 각각 도달하는 제 2 및 제 1 접촉공을 상기 제 1 및 제 2 층간 절연막 모두에, 그리고 제 2 층간 절연막에만 동시에 천공하는 단계와; (g) 상기 제 1 및 제 2 접촉공내 및 상기 제 2 층간 절연막의 상부면에 제 1 도체 물질을 피착하는 단계와; (h) 상기 제 1 도체 물질을 상부 절연 물질로 덮는 단계와, (i) 상기 제 1 및 제 2 접촉공에 제 1 및 제2 매립 도체물을 각각 끼우고 측면을 가지는 제 1 상부 배선층을 상기 제1 매립 도체물과 접속되므로 상기 제 2 층간 절연막의 상부면에 형성하고 상부면을 가지는 상부 절연막으로 상기 제 1 배선층을 덮고 상기 제 2 층간 절연막의 상부면 및 상기 제2 매립 도체물의 상부면을 노출시키도록 상기 상부 절연 물질 및 제 1 도체 물질을 에칭하는 단계와; (j) 상기 제 2 층간 절연막의 상부면, 제2 매립 도체물의 상부면, 상기 상부 절연막의 상부면 및 상기 제1 상부 배선층의 측면에 측벽 절연물질을 형성하는 단계와; (k) 상기 제1 상부 배선층의 측면상에 측벽 절연막을 형성하고 상기 제 2 층간 절연막의 상부면 및 상기 제2 매립 도체물의 상부면을 노출시키도록 이방성 건 에칭 공정으로 상기 측벽 절연물질을 에칭하는 단계와; (l) 상기 제 2 층간 절연막의 상부면, 상기 제2 매립 도체물의 상부면, 상기 상부 절연막의 상부면, 및 상기 측벽 절연막상에 제 2 도체물질을 형성하는 단계와; (m) 상기 상부 절연막과 측벽 절연막을 덮는 제 2 상부 배선층을 상기 제 2 층간 절연막의 상부면에 형성하여 상기 제2 매립 도체물의 상부면과 접속하도록 제 2 도체 물질을 에칭하는 것에 의하여, 상기 제 2 상부 배선층이 상기 측벽 절연막 및 상부 절연막에 의해 상기 제1 상부 배선층과 절연되도록 상기 제1 상부 배선층과 중첩하는 단계를 포함하는 것을 특징으로 하는 반도체 디바이스 제조방법.
  40. 제39항에 있어서, 상기 제 1 및 제2 매립 도체물은 각각 다결정 실리콘으로 이루어진 것을 특징으로 하는 반도체 디바이스 제조방법.
  41. 제39항에 있어서, 상기 제 1 상부 배선층은 다결정 실리콘으로 이루어지고 상부면을 가진 다결정 실리콘막과, 상기 다결정 실리콘막의 상부면에 형성되는 고융점 금속 실리사이드막을 포함하는 것을 특징으로 하는 반도체 디바이스 제조방법.
  42. 제40항에 있어서, 상기 고융점 금속 실리사이드막은 텅스텐 실리사이드막으로 이루어진 것을 특징으로 하는 반도체 디바이스 제조방법.
  43. 스위칭 트랜지스터와, 저장 하부 전극을 가지는 캐패서터부를 각각 포함하는 다수의 메모리 셀을 포함하는 반도체 메모리 디바이스 제조방법에 있어서, (a) 게이트 절연막을 경유하는 반도체 기판의 주표면을 피복하는 게이트 전극과, 소스/드레인 영역으로서 작용하며 상기 게이트 전극이 제 1 및 제 2 불순물 영역 사이에 삽입되도록 상기 반도체 기판의 주표면 아래에 형성되는 상기 제 1 및 제 2 불순물 영역을 가지는 스위칭 트랜지스터를 상기 반도체 기판의 주표면상에 형성하는 단계와; (b) 상기 스위칭 트랜지스터상에 상부면을 가지는 층간 절연층을 피착하는 단계와; (c) 상기 제 1 및 제 2 불순물 영역에 도달하도록 상기 층간 절연층에 제 1 및 제 2 접촉공을 동시에 천공하는 단계와; (d) 상기 제 1 및 제 2 접촉공내 및 상기 층간 절연층의 상부면에 제 1 도체 물질을 피착하는 단계와; (e) 상부 절연 물질로 상기 제 1 도체 물질로 덮는 단계와; (f) 상기 제 1 및 제 2 접촉공에 제 1 및 제 2 매립 도체물을 끼우고 측면을 가지며 비트선으로 구성된 제 1 도체 영역을 가지는 제 1 매립 도체물과 접속되도록 상기 층간 절연층의 상부면에 형성하고 상기 제 1 도체 영역을 상부면을 가지는 상부 절연막으로 덮고 상기 층간 절연층의 상부면과 제 2 매립 도체물의 상부면을 노출시키도록 상기 상부 절연 물질과 상기 제 1 도체 물질을 에칭하는 단계와; (g) 상기 층간 절연층의 상부면, 상기 제 2 매립 도체물의 상부면, 상기 상부 절연막의 상부면 및 상기 제 1 도체 영역의 측면상에 측벽 절연물질을 피착하는 단계와; (h) 상기 제 1 도체 영역의 측면에 측벽 절연막을 형성하고 상기 층간 절연층의 상부면과 상기 제 2 매립 도체물의 상부면을 노출시키도록 상기 측벽 절연물질을 이방성 건 에칭 공정으로 에칭하는 단계와; (i) 상기 층간 절연층의 상부면, 상기 제 2 매립 도체물의 상부면, 상기 상부 절연막의 상부면, 상기 측벽 절연막상에 제 2 도체 물질을 피착하는 단계와; (j) 상기 제 2 매립 도체물, 상기 층간 절연층의 상부면, 상기 상부 절연막 및 상기 측벽 절연막을 덮는 제 2 도체 영역을 형성하도록 상기 제 2 도체 물질을 패턴화하여, 상기 제 2 도체 영역이 상기 상부 절연막과 측벽 절연막에 의해 상기 제 1 도체 영역으로부터 절연되도록 상기 제 2 도체 영역이 상기 제 1 도체 영역과 중첩하는 것에 의하여, 상기 제 2 도체 영역이 저장 하부 전극으로서 작용하는 단계를 포함하는 것을 특징으로 하는 반도체 디바이스 제조방법.
  44. 제43항에 있어서, 상기 제 1 및 제 2 매립 도체물을 각각 다결정 실리콘으로 이루어진 것을 특징으로 하는 반도체 디바이스 제조방법.
  45. 제43항에 있어서, 상기 제 1 도체 영역은 다결정 실리콘으로 이루어지고 상부면을 가지는 다결정 실리콘막과, 상기 다결정 실리콘막의 상부면에 형성된 고융점 금속 실리사이드막을 포함하는 것을 특징으로 하는 반도체 디바이스 제조방법.
  46. 제45항에 있어서, 상기 고융점 금속 실리사이드막은 텅스텐 실리사이드막으로 이루어진 것을 특징으로 하는 반도체 디바이스 제조방법.
  47. 제43항에 있어서, (k) 캐패시터 유전체막으로 상기 저장 하부 전극을 피복하는 단계와; (l) 상시 캐패시터 유전체막에 저장 상부 전극을 피착하여, 캐패시터부가 따르게 하는 단계를 추가로 포함하는 것을 특징으로 하는 반도체 디바이스 제조방법.
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