JPH08212783A - 半導体メモリ装置のビット線感知回路 - Google Patents
半導体メモリ装置のビット線感知回路Info
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Abstract
(57)【要約】
【課題】 低電圧下でもスムーズな等化動作を実行でき
る半導体メモリ装置のビット線感知回路を提供する。 【解決手段】 ビット線等化信号ＰＥＱ及びセンスアン
プ等化信号ＰＬＡＥＱは、従来では内部電圧ＩＶＣのレ
ベルで与えられる。このため、低電圧化でＩＶＣが２Ｖ
程度になってくるとＩＶＣ／２とされるプリチャージ電
圧ＶＢＬとの差が小さくなり十分なゲート電圧を提供で
きず、満足な等化ができなくなる。そこで、等化信号Ｐ
ＥＱ，ＰＬＡＥＱを少なくとも外部電源電圧ＶＣＣのレ
ベルで印加するようにする。このための発生回路とし
て、ＶＣＣ又は昇圧電圧ＶＰＰを動作電圧としたカスコ
ード電圧変換回路及び出力インバータを使用する。
る半導体メモリ装置のビット線感知回路を提供する。 【解決手段】 ビット線等化信号ＰＥＱ及びセンスアン
プ等化信号ＰＬＡＥＱは、従来では内部電圧ＩＶＣのレ
ベルで与えられる。このため、低電圧化でＩＶＣが２Ｖ
程度になってくるとＩＶＣ／２とされるプリチャージ電
圧ＶＢＬとの差が小さくなり十分なゲート電圧を提供で
きず、満足な等化ができなくなる。そこで、等化信号Ｐ
ＥＱ，ＰＬＡＥＱを少なくとも外部電源電圧ＶＣＣのレ
ベルで印加するようにする。このための発生回路とし
て、ＶＣＣ又は昇圧電圧ＶＰＰを動作電圧としたカスコ
ード電圧変換回路及び出力インバータを使用する。
Description
【０００１】
【発明の属する技術分野】本発明は半導体メモリ装置に
関し、中でも特に、ビット線の感知増幅を行うセンスア
ンプ等を備えたビット線感知回路に関する。
関し、中でも特に、ビット線の感知増幅を行うセンスア
ンプ等を備えたビット線感知回路に関する。
【０００２】
【従来の技術】ＤＲＡＭに代表される半導体メモリ装置
は、メモリセルから読出されたデータを感知して所定レ
ベルに増幅するためのセンスアンプ回路を一般的に備え
ている。即ち、ＤＲＡＭのメモリセルは１アクセストラ
ンジスタ−１キャパシタで構成され、アクセストランジ
スタのゲート端子に接続するワード線を選択することで
キャパシタに記憶されたデータがアクセストランジスタ
を介しビット線へ伝達される。そして、メモリセルから
ビット線へデータが読出されるとビット線に接続したセ
ンスアンプ回路により感知増幅され、これが入出力線へ
伝送されて外部に出力される。一方、入出力線を通じて
入力されるデータについても、センスアンプ回路を通じ
増幅されてメモリセルへ書込まれる過程を経ることにな
る。
は、メモリセルから読出されたデータを感知して所定レ
ベルに増幅するためのセンスアンプ回路を一般的に備え
ている。即ち、ＤＲＡＭのメモリセルは１アクセストラ
ンジスタ−１キャパシタで構成され、アクセストランジ
スタのゲート端子に接続するワード線を選択することで
キャパシタに記憶されたデータがアクセストランジスタ
を介しビット線へ伝達される。そして、メモリセルから
ビット線へデータが読出されるとビット線に接続したセ
ンスアンプ回路により感知増幅され、これが入出力線へ
伝送されて外部に出力される。一方、入出力線を通じて
入力されるデータについても、センスアンプ回路を通じ
増幅されてメモリセルへ書込まれる過程を経ることにな
る。
【０００３】図１に、このようなビット線感知回路の代
表的構成を示す。同図には、メモリセルＭＣに接続して
データを伝送するビット線ＢＬ，バーＢＬと、プリチャ
ージ電圧ＶＢＬを受けてビット線ＢＬ，バーＢＬを同電
圧レベルに等化するビット線等化回路３４と、ビット線
ＢＬ，バーＢＬのデータを感知増幅するセンスアンプ回
路３６と、カラム選択線ＣＳＬに従ってビット線ＢＬ，
バーＢＬを入出力線ＩＯ，バーＩＯへ選択的に接続する
カラム選択ゲート３８と、プリチャージ電圧ＶＢＬを受
けてセンスアンプ回路３６の動作制御のための等化を行
うセンスアンプ等化回路４０と、Ｐ−センスアンプ活性
線ＬＡ及びＮ−センスアンプ活性線バーＬＡの活性制御
を行うセンスアンプ活性化回路４２と、が図示されてい
る。
表的構成を示す。同図には、メモリセルＭＣに接続して
データを伝送するビット線ＢＬ，バーＢＬと、プリチャ
ージ電圧ＶＢＬを受けてビット線ＢＬ，バーＢＬを同電
圧レベルに等化するビット線等化回路３４と、ビット線
ＢＬ，バーＢＬのデータを感知増幅するセンスアンプ回
路３６と、カラム選択線ＣＳＬに従ってビット線ＢＬ，
バーＢＬを入出力線ＩＯ，バーＩＯへ選択的に接続する
カラム選択ゲート３８と、プリチャージ電圧ＶＢＬを受
けてセンスアンプ回路３６の動作制御のための等化を行
うセンスアンプ等化回路４０と、Ｐ−センスアンプ活性
線ＬＡ及びＮ−センスアンプ活性線バーＬＡの活性制御
を行うセンスアンプ活性化回路４２と、が図示されてい
る。
【０００４】メモリセルＭＣは、ワード線ＷＬ及びビッ
ト線ＢＬの交叉部分に設けられたアクセストランジスタ
２と、このアクセストランジスタ２及び基板電圧ＶＰの
間に設けられたキャパシタ４と、から構成される。ま
た、ビット線等化回路３４は、ビット線ＢＬ，バーＢＬ
の対間に直列接続され、ゲート端子にビット線等化信号
ＰＥＱをそれぞれ受けるＮＭＯＳトランジスタ６，８
と、ビット線ＢＬ，バーＢＬの対間に接続され、ゲート
端子にビット線等化信号ＰＥＱを受けるＮＭＯＳトラン
ジスタ１０と、から構成される。そして直列接続したＮ
ＭＯＳトランジスタ６，８の接続点からプリチャージ電
圧ＶＢＬが印加される。
ト線ＢＬの交叉部分に設けられたアクセストランジスタ
２と、このアクセストランジスタ２及び基板電圧ＶＰの
間に設けられたキャパシタ４と、から構成される。ま
た、ビット線等化回路３４は、ビット線ＢＬ，バーＢＬ
の対間に直列接続され、ゲート端子にビット線等化信号
ＰＥＱをそれぞれ受けるＮＭＯＳトランジスタ６，８
と、ビット線ＢＬ，バーＢＬの対間に接続され、ゲート
端子にビット線等化信号ＰＥＱを受けるＮＭＯＳトラン
ジスタ１０と、から構成される。そして直列接続したＮ
ＭＯＳトランジスタ６，８の接続点からプリチャージ電
圧ＶＢＬが印加される。
【０００５】センスアンプ回路３６は、ビット線ＢＬ，
バーＢＬの対間に直列接続されると共にその接続点がＰ
−センスアンプ活性線ＬＡに接続され、そしてゲート端
子がそれぞれビット線ＢＬ，バーＢＬに交叉接続された
ＰＭＯＳトランジスタ１２，１４からなるＰ−センスア
ンプ回路と、ビット線ＢＬ，バーＢＬの対間に直列接続
されると共にその接続点がＮ−センスアンプ活性線バー
ＬＡに接続され、そしてゲート端子がそれぞれビット線
ＢＬ，バーＢＬに交叉接続されたＮＭＯＳトランジスタ
１６，１８からなるＮ−センスアンプ回路と、を備えて
いる。またセンスアンプ等化回路４０は、センスアンプ
等化信号ＰＬＡＥＱを各ゲート端子に受けるＮＭＯＳト
ランジスタ２４，２６，２８からなる。ＮＭＯＳトラン
ジスタ２４，２６は直列接続され、その接続点にプリチ
ャージ電圧ＶＢＬが印加される。センスアンプ活性化回
路４２は、ゲート端子にＰ−センスアンプ活性信号ＬＡ
ＰＧを受けると共にソース端子が内部電圧（ＩＶＣ）に
つながれ、ドレイン端子がＰ−センスアンプ活性線ＬＡ
に接続されたＰＭＯＳトランジスタ３０と、ゲート端子
にＮ−センスアンプ活性信号ＬＡＮＧを受けると共にソ
ース端子が接地電圧（ＶＳＳ）につながれ、ドレイン端
子がＮ−センスアンプ活性線バーＬＡに接続されたＮＭ
ＯＳトランジスタ３２と、から構成される。
バーＢＬの対間に直列接続されると共にその接続点がＰ
−センスアンプ活性線ＬＡに接続され、そしてゲート端
子がそれぞれビット線ＢＬ，バーＢＬに交叉接続された
ＰＭＯＳトランジスタ１２，１４からなるＰ−センスア
ンプ回路と、ビット線ＢＬ，バーＢＬの対間に直列接続
されると共にその接続点がＮ−センスアンプ活性線バー
ＬＡに接続され、そしてゲート端子がそれぞれビット線
ＢＬ，バーＢＬに交叉接続されたＮＭＯＳトランジスタ
１６，１８からなるＮ−センスアンプ回路と、を備えて
いる。またセンスアンプ等化回路４０は、センスアンプ
等化信号ＰＬＡＥＱを各ゲート端子に受けるＮＭＯＳト
ランジスタ２４，２６，２８からなる。ＮＭＯＳトラン
ジスタ２４，２６は直列接続され、その接続点にプリチ
ャージ電圧ＶＢＬが印加される。センスアンプ活性化回
路４２は、ゲート端子にＰ−センスアンプ活性信号ＬＡ
ＰＧを受けると共にソース端子が内部電圧（ＩＶＣ）に
つながれ、ドレイン端子がＰ−センスアンプ活性線ＬＡ
に接続されたＰＭＯＳトランジスタ３０と、ゲート端子
にＮ−センスアンプ活性信号ＬＡＮＧを受けると共にソ
ース端子が接地電圧（ＶＳＳ）につながれ、ドレイン端
子がＮ−センスアンプ活性線バーＬＡに接続されたＮＭ
ＯＳトランジスタ３２と、から構成される。
【０００６】カラム選択ゲート３８は、カラム選択線Ｃ
ＳＬに各ゲート端子が接続されてカラム選択線ＣＳＬの
制御により、ビット線ＢＬ，バーＢＬと入出力線ＩＯ，
バーＩＯとを選択的に接続するＮＭＯＳトランジスタ２
０，２２から構成される。
ＳＬに各ゲート端子が接続されてカラム選択線ＣＳＬの
制御により、ビット線ＢＬ，バーＢＬと入出力線ＩＯ，
バーＩＯとを選択的に接続するＮＭＯＳトランジスタ２
０，２２から構成される。
【０００７】図２には、図１に示すビット線感知回路の
動作タイミングを示している。まず、ローアドレススト
ローブ信号バーＲＡＳが論理“ハイ”から“ロウ”へ遷
移するタイミングでワード線ＷＬが選択エネーブルされ
る。このときワード線ＷＬは、通常、アクセストランジ
スタ２のしきい値電圧を考慮して、セルデータ“１”の
場合のセルデータ電圧＋１．５Ｖ程度のレベルに昇圧さ
れる。
動作タイミングを示している。まず、ローアドレススト
ローブ信号バーＲＡＳが論理“ハイ”から“ロウ”へ遷
移するタイミングでワード線ＷＬが選択エネーブルされ
る。このときワード線ＷＬは、通常、アクセストランジ
スタ２のしきい値電圧を考慮して、セルデータ“１”の
場合のセルデータ電圧＋１．５Ｖ程度のレベルに昇圧さ
れる。
【０００８】このワード線ＷＬのエネーブル前には、ビ
ット線等化信号ＰＥＱ及びセンスアンプ等化信号ＰＬＡ
ＥＱによる等化動作が行われる。ビット線等化信号ＰＥ
Ｑは、ローアドレスストローブ信号バーＲＡＳが論理
“ハイ”の状態、即ち待機状態の場合に論理“ハイ”レ
ベルを維持し、このときにはＮＭＯＳトランジスタ６，
８，１０がＯＮになり、ビット線ＢＬ，バーＢＬがハー
フレベルのプリチャージ電圧ＶＢＬつまりＩＶＣ／２に
等化される。また、ほぼ同じタイミングでセンスアンプ
等化信号ＰＬＡＥＱも論理“ハイ”になるので、センス
アンプ等化回路４０によりＰ−センスアンプ活性線ＬＡ
及びＮ−センスアンプ活性線バーＬＡもハーフレベルの
ＩＶＣ／２レベルに等化される。そして、ワード線ＷＬ
のエネーブルに際してはビット線等化回路３４及びセン
スアンプ等化回路４０はディスエーブルさせなければな
らないので、ビット線等化信号ＰＥＱ及びセンスアンプ
等化信号ＰＬＡＥＱは論理“ハイ”から“ロウ”へ遷移
することになる。
ット線等化信号ＰＥＱ及びセンスアンプ等化信号ＰＬＡ
ＥＱによる等化動作が行われる。ビット線等化信号ＰＥ
Ｑは、ローアドレスストローブ信号バーＲＡＳが論理
“ハイ”の状態、即ち待機状態の場合に論理“ハイ”レ
ベルを維持し、このときにはＮＭＯＳトランジスタ６，
８，１０がＯＮになり、ビット線ＢＬ，バーＢＬがハー
フレベルのプリチャージ電圧ＶＢＬつまりＩＶＣ／２に
等化される。また、ほぼ同じタイミングでセンスアンプ
等化信号ＰＬＡＥＱも論理“ハイ”になるので、センス
アンプ等化回路４０によりＰ−センスアンプ活性線ＬＡ
及びＮ−センスアンプ活性線バーＬＡもハーフレベルの
ＩＶＣ／２レベルに等化される。そして、ワード線ＷＬ
のエネーブルに際してはビット線等化回路３４及びセン
スアンプ等化回路４０はディスエーブルさせなければな
らないので、ビット線等化信号ＰＥＱ及びセンスアンプ
等化信号ＰＬＡＥＱは論理“ハイ”から“ロウ”へ遷移
することになる。
【０００９】図３は、ビット線等化信号ＰＥＱの発生回
路を示している。このようなビット線等化信号発生回路
は、制御信号ＰＢＬＳを入力としたインバータであり、
内部電圧ＩＶＣと接地電圧ＶＳＳとの間に直列接続した
ＰＭＯＳトランジスタ４４及びＮＭＯＳトランジスタ４
６から構成される。即ち、ビット線等化信号ＰＥＱは、
制御信号ＰＢＬＳの論理状態に従って接地電圧ＶＳＳレ
ベル又は内部電圧ＩＶＣレベルをもつことになる。また
図４は、センスアンプ等化信号ＰＬＡＥＱの発生回路を
示している。このセンスアンプ等化信号発生回路も、制
御信号ＰＢＬＳを入力としたインバータであり、内部電
圧ＩＶＣと接地電圧ＶＳＳとの間に直列接続したＰＭＯ
Ｓトランジスタ４８及びＮＭＯＳトランジスタ５０から
構成される。従ってセンスアンプ等化信号ＰＬＡＥＱ
は、制御信号ＰＢＬＳの論理状態に応じて接地電圧ＶＳ
Ｓレベル又は内部電圧ＩＶＣレベルをもつ。尚、制御信
号ＰＢＬＳはブロック選択情報を示すよく知られた信号
で、選択対象のセンスアンプ回路活性を決定する信号で
ある。
路を示している。このようなビット線等化信号発生回路
は、制御信号ＰＢＬＳを入力としたインバータであり、
内部電圧ＩＶＣと接地電圧ＶＳＳとの間に直列接続した
ＰＭＯＳトランジスタ４４及びＮＭＯＳトランジスタ４
６から構成される。即ち、ビット線等化信号ＰＥＱは、
制御信号ＰＢＬＳの論理状態に従って接地電圧ＶＳＳレ
ベル又は内部電圧ＩＶＣレベルをもつことになる。また
図４は、センスアンプ等化信号ＰＬＡＥＱの発生回路を
示している。このセンスアンプ等化信号発生回路も、制
御信号ＰＢＬＳを入力としたインバータであり、内部電
圧ＩＶＣと接地電圧ＶＳＳとの間に直列接続したＰＭＯ
Ｓトランジスタ４８及びＮＭＯＳトランジスタ５０から
構成される。従ってセンスアンプ等化信号ＰＬＡＥＱ
は、制御信号ＰＢＬＳの論理状態に応じて接地電圧ＶＳ
Ｓレベル又は内部電圧ＩＶＣレベルをもつ。尚、制御信
号ＰＢＬＳはブロック選択情報を示すよく知られた信号
で、選択対象のセンスアンプ回路活性を決定する信号で
ある。
【００１０】図２に示すように、セルデータが“１”の
場合、ビット線ＢＬとメモリセルとの電荷分配時にビッ
ト線ＢＬの電圧レベルはΔＢＬほど高くなる。そして電
荷分配後にＮ−センスアンプ活性信号ＬＡＮＧが論理
“ロウ”から“ハイ”へ遷移すると、Ｎ−センスアンプ
活性線バーＬＡの電圧レベルがＩＶＣ／２から降下し、
これによりＮＭＯＳトランジスタ１６，１８がＯＮ可能
となり、感知動作が開始される。この例ではビット線Ｂ
Ｌがビット線バーＢＬよりΔＢＬだけ高レベルにあるの
で、トランジスタ１８が導通し始めてビット線バーＢＬ
の電圧が下げられる。これに若干遅れてＰ−センスアン
プ活性信号ＬＡＰＧが論理“ハイ”から“ロウ”へ遷移
しＰＭＯＳトランジスタ３０がＯＮすることにより、Ｐ
−センスアンプ活性線ＬＡの電圧レベルがＩＶＣ／２か
ら上昇し、ＰＭＯＳトランジスタ１２，１４がＯＮ可能
となる。この例ではビット線バーＢＬの方が低レベルに
なるのでＰＭＯＳトランジスタ１２がＯＮし、ビット線
ＢＬとビット線バーＢＬとの電圧差が更に増幅される。
場合、ビット線ＢＬとメモリセルとの電荷分配時にビッ
ト線ＢＬの電圧レベルはΔＢＬほど高くなる。そして電
荷分配後にＮ−センスアンプ活性信号ＬＡＮＧが論理
“ロウ”から“ハイ”へ遷移すると、Ｎ−センスアンプ
活性線バーＬＡの電圧レベルがＩＶＣ／２から降下し、
これによりＮＭＯＳトランジスタ１６，１８がＯＮ可能
となり、感知動作が開始される。この例ではビット線Ｂ
Ｌがビット線バーＢＬよりΔＢＬだけ高レベルにあるの
で、トランジスタ１８が導通し始めてビット線バーＢＬ
の電圧が下げられる。これに若干遅れてＰ−センスアン
プ活性信号ＬＡＰＧが論理“ハイ”から“ロウ”へ遷移
しＰＭＯＳトランジスタ３０がＯＮすることにより、Ｐ
−センスアンプ活性線ＬＡの電圧レベルがＩＶＣ／２か
ら上昇し、ＰＭＯＳトランジスタ１２，１４がＯＮ可能
となる。この例ではビット線バーＢＬの方が低レベルに
なるのでＰＭＯＳトランジスタ１２がＯＮし、ビット線
ＢＬとビット線バーＢＬとの電圧差が更に増幅される。
【００１１】この後、読出動作の場合には、ビット線Ｂ
Ｌ，バーＢＬの電圧差が一定以上になるとカラム選択線
ＣＳＬが論理“ハイ”にエネーブルされ、ＮＭＯＳトラ
ンジスタ２０，２２の導通でビット線ＢＬ，バーＢＬと
入出力線ＩＯ，バーＩＯとが接続され、増幅後のデータ
が入出力線ＩＯ，バーＩＯへ伝送される。
Ｌ，バーＢＬの電圧差が一定以上になるとカラム選択線
ＣＳＬが論理“ハイ”にエネーブルされ、ＮＭＯＳトラ
ンジスタ２０，２２の導通でビット線ＢＬ，バーＢＬと
入出力線ＩＯ，バーＩＯとが接続され、増幅後のデータ
が入出力線ＩＯ，バーＩＯへ伝送される。
【００１２】以上の動作過程から分かるように、ビット
線ＢＬ，バーＢＬの等化のためにビット線等化信号ＰＥ
Ｑが論理“ハイ”になると、ＮＭＯＳトランジスタ１０
により、内部電圧ＩＶＣと接地電圧ＶＳＳとに展開した
各ビット線ＢＬ，バーＢＬの等化動作が開始され、そし
てＮＭＯＳトランジスタ６，８により、ビット線ＢＬ，
バーＢＬがプリチャージ電圧ＶＢＬに等化される。ま
た、Ｐ−センスアンプ活性線ＬＡ及びＮ−センスアンプ
活性線バーＬＡもビット線ＢＬ，バーＢＬ同様に、セン
スアンプ等化信号ＰＬＡＥＱが論理“ハイ”になるとＮ
ＭＯＳトランジスタ２４，２６，２８の動作でプリチャ
ージ電圧ＶＢＬに等化される。
線ＢＬ，バーＢＬの等化のためにビット線等化信号ＰＥ
Ｑが論理“ハイ”になると、ＮＭＯＳトランジスタ１０
により、内部電圧ＩＶＣと接地電圧ＶＳＳとに展開した
各ビット線ＢＬ，バーＢＬの等化動作が開始され、そし
てＮＭＯＳトランジスタ６，８により、ビット線ＢＬ，
バーＢＬがプリチャージ電圧ＶＢＬに等化される。ま
た、Ｐ−センスアンプ活性線ＬＡ及びＮ−センスアンプ
活性線バーＬＡもビット線ＢＬ，バーＢＬ同様に、セン
スアンプ等化信号ＰＬＡＥＱが論理“ハイ”になるとＮ
ＭＯＳトランジスタ２４，２６，２８の動作でプリチャ
ージ電圧ＶＢＬに等化される。
【００１３】
【発明が解決しようとする課題】上記回路に使用される
内部電圧ＩＶＣは、動作電流及び雑音減少のために、外
部電源電圧ＶＣＣを一定レベルに電圧降下させて得る電
圧である。従来の５Ｖや３．３Ｖの外部電源電圧ＶＣＣ
を使用する半導体メモリ装置では通常、内部電圧ＩＶＣ
は２．８Ｖ〜３Ｖ程度であり、この場合には、プリチャ
ージ電圧ＶＢＬのレベルは１．４Ｖ〜１．５Ｖとできる
ので、等化動作に影響するようなことはほとんどない。
しかしながら、最近の外部電源電圧ＶＣＣの低電圧化に
伴って内部電圧ＩＶＣも更に低くなる傾向にあり、例え
ば内部電圧ＩＶＣが２Ｖ程度になる場合には、プリチャ
ージ電圧ＶＢＬは１Ｖになってしまう。
内部電圧ＩＶＣは、動作電流及び雑音減少のために、外
部電源電圧ＶＣＣを一定レベルに電圧降下させて得る電
圧である。従来の５Ｖや３．３Ｖの外部電源電圧ＶＣＣ
を使用する半導体メモリ装置では通常、内部電圧ＩＶＣ
は２．８Ｖ〜３Ｖ程度であり、この場合には、プリチャ
ージ電圧ＶＢＬのレベルは１．４Ｖ〜１．５Ｖとできる
ので、等化動作に影響するようなことはほとんどない。
しかしながら、最近の外部電源電圧ＶＣＣの低電圧化に
伴って内部電圧ＩＶＣも更に低くなる傾向にあり、例え
ば内部電圧ＩＶＣが２Ｖ程度になる場合には、プリチャ
ージ電圧ＶＢＬは１Ｖになってしまう。
【００１４】このようなメモリ装置においては特に、ビ
ット線等化回路３４のＮＭＯＳトランジスタ１０で、そ
のしきい値電圧に対するボディエフェクトの影響が大き
くなることが考えられる。例えばもし、ボディエフェク
トによりしきい値電圧が１Ｖに達するようなことがある
と、等化動作において、ビット線ＢＬ，バーＢＬの接地
電圧ＶＳＳへ展開した方のレベルが上昇するにつれてＮ
ＭＯＳトランジスタ１０のドレイン−ソース電流Ｉｄｓ
が電圧不足から小さくなってしまい、等化がスムーズに
いかなくなる。また、内部電圧ＩＶＣとプリチャージ電
圧ＶＢＬとの差が小さくなると、ボディエフェクトを考
慮した場合、ビット線ＢＬ，バーＢＬの内部電圧ＩＶＣ
へ展開した方に関係するＮＭＯＳトランジスタ６，８に
ついては、そのゲート−ソース電圧Ｖｇｓがしきい値電
圧に足りずにほとんど役に立たなくなることが考えられ
る。更に、接地電圧ＶＳＳへ展開した方に関係するＮＭ
ＯＳトランジスタ８，６も、等化でビット線レベルが高
くなるにつれてゲート−ソース電圧Ｖｇｓがしきい値電
圧に足りなくなるので、同様のことが言える。そして、
このビット線等化回路３４と同様のことが、Ｐ−センス
アンプ活性線ＬＡ及びＮ−センスアンプ活性線バーＬＡ
の等化を行うセンスアンプ等化回路４０についても考え
られる。
ット線等化回路３４のＮＭＯＳトランジスタ１０で、そ
のしきい値電圧に対するボディエフェクトの影響が大き
くなることが考えられる。例えばもし、ボディエフェク
トによりしきい値電圧が１Ｖに達するようなことがある
と、等化動作において、ビット線ＢＬ，バーＢＬの接地
電圧ＶＳＳへ展開した方のレベルが上昇するにつれてＮ
ＭＯＳトランジスタ１０のドレイン−ソース電流Ｉｄｓ
が電圧不足から小さくなってしまい、等化がスムーズに
いかなくなる。また、内部電圧ＩＶＣとプリチャージ電
圧ＶＢＬとの差が小さくなると、ボディエフェクトを考
慮した場合、ビット線ＢＬ，バーＢＬの内部電圧ＩＶＣ
へ展開した方に関係するＮＭＯＳトランジスタ６，８に
ついては、そのゲート−ソース電圧Ｖｇｓがしきい値電
圧に足りずにほとんど役に立たなくなることが考えられ
る。更に、接地電圧ＶＳＳへ展開した方に関係するＮＭ
ＯＳトランジスタ８，６も、等化でビット線レベルが高
くなるにつれてゲート−ソース電圧Ｖｇｓがしきい値電
圧に足りなくなるので、同様のことが言える。そして、
このビット線等化回路３４と同様のことが、Ｐ−センス
アンプ活性線ＬＡ及びＮ−センスアンプ活性線バーＬＡ
の等化を行うセンスアンプ等化回路４０についても考え
られる。
【００１５】このような影響でビット線ＢＬ，バーＢＬ
やＰ−センスアンプ活性線ＬＡ及びＮ−センスアンプ活
性線バーＬＡの等化時間が長引くことになると、これは
即ち、ローアドレスストローブ信号バーＲＡＳのプリチ
ャージ期間を長くしなければならないことになるので、
半導体メモリ装置の性能を低下させてしまう。これを解
決するために、ビット線等化回路３４内のＮＭＯＳトラ
ンジスタ６，８，１０やセンスアンプ等化回路４０のＮ
ＭＯＳトランジスタ２４，２６，２８のしきい値電圧を
低下させる手法を適用することも可能ではあるが、この
場合にはマスク工程等の追加を余儀なくされ、前工程の
ＴＡＴに影響する。
やＰ−センスアンプ活性線ＬＡ及びＮ−センスアンプ活
性線バーＬＡの等化時間が長引くことになると、これは
即ち、ローアドレスストローブ信号バーＲＡＳのプリチ
ャージ期間を長くしなければならないことになるので、
半導体メモリ装置の性能を低下させてしまう。これを解
決するために、ビット線等化回路３４内のＮＭＯＳトラ
ンジスタ６，８，１０やセンスアンプ等化回路４０のＮ
ＭＯＳトランジスタ２４，２６，２８のしきい値電圧を
低下させる手法を適用することも可能ではあるが、この
場合にはマスク工程等の追加を余儀なくされ、前工程の
ＴＡＴに影響する。
【００１６】そこで本発明では、このような工程追加を
伴わずともスムーズな等化動作を実現できるようにし、
更なる動作電源の低電圧化にも対応可能な半導体メモリ
装置を提供せんとするものである。
伴わずともスムーズな等化動作を実現できるようにし、
更なる動作電源の低電圧化にも対応可能な半導体メモリ
装置を提供せんとするものである。
【００１７】
【課題を解決するための手段】上記目的のために本発明
では、センスアンプ回路によるビット線の感知増幅後
（即ち感知増幅前でもある）に、ビット線等化回路及び
センスアンプ等化回路によりビット線及びセンスアンプ
活性線を等化する際に、ビット線等化信号及びセンスア
ンプ等化信号の電圧レベルについて、内部電圧（ＩＶ
Ｃ）ではなく、少なくとも外部電源電圧（ＶＣＣ）のレ
ベルでビット線等化回路及びセンスアンプ等化回路に提
供するようにする。これにより各回路のトランジスタに
は、プリチャージ電圧との差が十分なゲート電圧を加え
られることになるので、迅速、スムーズな等化動作を実
現できる。この場合、外部電源電圧（ＶＣＣ）のレベル
でなくともこれ以上の電圧、例えばワード線用の昇圧電
圧（ＶＰＰ）のレベルとしても同様の機能を得られる。
では、センスアンプ回路によるビット線の感知増幅後
（即ち感知増幅前でもある）に、ビット線等化回路及び
センスアンプ等化回路によりビット線及びセンスアンプ
活性線を等化する際に、ビット線等化信号及びセンスア
ンプ等化信号の電圧レベルについて、内部電圧（ＩＶ
Ｃ）ではなく、少なくとも外部電源電圧（ＶＣＣ）のレ
ベルでビット線等化回路及びセンスアンプ等化回路に提
供するようにする。これにより各回路のトランジスタに
は、プリチャージ電圧との差が十分なゲート電圧を加え
られることになるので、迅速、スムーズな等化動作を実
現できる。この場合、外部電源電圧（ＶＣＣ）のレベル
でなくともこれ以上の電圧、例えばワード線用の昇圧電
圧（ＶＰＰ）のレベルとしても同様の機能を得られる。
【００１８】このようなレベルのビット線等化信号及び
センスアンプ等化信号を発生する回路として本発明で
は、外部電源電圧を動作電圧としたカスコード電圧変換
回路と、外部電源電圧を動作電圧とし、前記カスコード
電圧変換回路の出力を反転出力する出力インバータと、
から構成する回路を提供する。より具体的には、カスコ
ード電圧変換回路を、外部電源電圧と制御ノードとの間
に設けられ、ゲート端子が出力ノードに接続された第１
のＰＭＯＳトランジスタと、外部電源電圧と前記出力ノ
ードとの間に設けられ、ゲート端子が前記制御ノードに
接続された第２のＰＭＯＳトランジスタと、前記制御ノ
ードと接地電圧との間に設けた第１のＮＭＯＳトランジ
スタと、前記出力ノードと接地電圧との間に設けた第２
のＮＭＯＳトランジスタと、これら第１及び第２のＮＭ
ＯＳトランジスタのゲート端子間に設けたインバータ
と、から構成し、そして出力インバータを、外部電源電
圧と接地電圧との間に直列に設けられ、各ゲート端子が
前記出力ノードに接続されたＰＭＯＳトランジスタ及び
ＮＭＯＳトランジスタから構成するものとする。
センスアンプ等化信号を発生する回路として本発明で
は、外部電源電圧を動作電圧としたカスコード電圧変換
回路と、外部電源電圧を動作電圧とし、前記カスコード
電圧変換回路の出力を反転出力する出力インバータと、
から構成する回路を提供する。より具体的には、カスコ
ード電圧変換回路を、外部電源電圧と制御ノードとの間
に設けられ、ゲート端子が出力ノードに接続された第１
のＰＭＯＳトランジスタと、外部電源電圧と前記出力ノ
ードとの間に設けられ、ゲート端子が前記制御ノードに
接続された第２のＰＭＯＳトランジスタと、前記制御ノ
ードと接地電圧との間に設けた第１のＮＭＯＳトランジ
スタと、前記出力ノードと接地電圧との間に設けた第２
のＮＭＯＳトランジスタと、これら第１及び第２のＮＭ
ＯＳトランジスタのゲート端子間に設けたインバータ
と、から構成し、そして出力インバータを、外部電源電
圧と接地電圧との間に直列に設けられ、各ゲート端子が
前記出力ノードに接続されたＰＭＯＳトランジスタ及び
ＮＭＯＳトランジスタから構成するものとする。
【００１９】
【発明の実施の形態】図５に、本発明に係るビット線等
化信号ＰＥＱを発生する回路の実施形態を示す。このビ
ット線等化信号発生回路は、外部電源電圧ＶＣＣと制御
ノードＮ１との間に接続したＰＭＯＳトランジスタ５２
と、ゲート端子に制御信号ＰＢＬＳを受け、そして制御
ノードＮ１と接地電圧ＶＳＳとの間に接続したＮＭＯＳ
トランジスタ５４と、外部電源電圧ＶＣＣと出力ノード
Ｎ２との間に接続したＰＭＯＳトランジスタ５６と、イ
ンバータ６０で反転した制御信号ＰＢＬＳをゲート端子
に受け、そして出力ノードＮ２と接地電圧ＶＳＳとの間
に接続したＮＭＯＳトランジスタ５８と、外部電源電圧
ＶＣＣと接地電圧ＶＳＳとの間に直列接続して設け、各
ゲート端子を出力ノードＮ２へ接続したＰＭＯＳトラン
ジスタ６２及びＮＭＯＳトランジスタ６４と、から構成
される。ＰＭＯＳトランジスタ５２のゲート端子は出力
ノードＮ２へ接続され、ＰＭＯＳトランジスタ５６のゲ
ート端子は制御ノードＮ１へ接続されている。そしてビ
ット線等化信号ＰＥＱは、ＰＭＯＳトランジスタ６２と
ＮＭＯＳトランジスタ６４の接続点から発生するように
なっている。
化信号ＰＥＱを発生する回路の実施形態を示す。このビ
ット線等化信号発生回路は、外部電源電圧ＶＣＣと制御
ノードＮ１との間に接続したＰＭＯＳトランジスタ５２
と、ゲート端子に制御信号ＰＢＬＳを受け、そして制御
ノードＮ１と接地電圧ＶＳＳとの間に接続したＮＭＯＳ
トランジスタ５４と、外部電源電圧ＶＣＣと出力ノード
Ｎ２との間に接続したＰＭＯＳトランジスタ５６と、イ
ンバータ６０で反転した制御信号ＰＢＬＳをゲート端子
に受け、そして出力ノードＮ２と接地電圧ＶＳＳとの間
に接続したＮＭＯＳトランジスタ５８と、外部電源電圧
ＶＣＣと接地電圧ＶＳＳとの間に直列接続して設け、各
ゲート端子を出力ノードＮ２へ接続したＰＭＯＳトラン
ジスタ６２及びＮＭＯＳトランジスタ６４と、から構成
される。ＰＭＯＳトランジスタ５２のゲート端子は出力
ノードＮ２へ接続され、ＰＭＯＳトランジスタ５６のゲ
ート端子は制御ノードＮ１へ接続されている。そしてビ
ット線等化信号ＰＥＱは、ＰＭＯＳトランジスタ６２と
ＮＭＯＳトランジスタ６４の接続点から発生するように
なっている。
【００２０】ゲート端子が交叉接続されたＰＭＯＳトラ
ンジスタ５２，５６とＮＭＯＳトランジスタ５４，５８
とが差動増幅器の構造を有しており、いわゆるカスコー
ド(cascode) 電圧変換回路が形成されている。この回路
におけるインバータ６０については、内部電圧ＩＶＣが
動作電圧として使用される。また、ＰＭＯＳトランジス
タ６２及びＮＭＯＳトランジスタ６４で、外部電源電圧
ＶＣＣを動作電圧とした出力インバータが構成されてい
る。
ンジスタ５２，５６とＮＭＯＳトランジスタ５４，５８
とが差動増幅器の構造を有しており、いわゆるカスコー
ド(cascode) 電圧変換回路が形成されている。この回路
におけるインバータ６０については、内部電圧ＩＶＣが
動作電圧として使用される。また、ＰＭＯＳトランジス
タ６２及びＮＭＯＳトランジスタ６４で、外部電源電圧
ＶＣＣを動作電圧とした出力インバータが構成されてい
る。
【００２１】この図５に示すビット線等化信号発生回路
においては、動作電圧として内部電圧ＩＶＣより高い外
部電源電圧ＶＣＣを使用している。これについてはこの
他にも、外部電源電圧ＶＣＣより更に高い昇圧電圧ＶＰ
Ｐを使用することもできる。昇圧電圧ＶＰＰは、外部電
源電圧ＶＣＣのレベルが２．３Ｖよりも低くなる場合に
使用されることが多い。即ち、外部電源電圧ＶＣＣが２
Ｖ程度になる場合でも、特にＤＲＡＭでは、メモリセル
のアクセストランジスタのゲート端子に接続されるワー
ド線の電圧レベルに２Ｖ＋１．５Ｖ＝３．５Ｖ程度を必
要とする。従ってこのような半導体メモリ装置では一般
的に昇圧回路を備えるようにしてあり、この昇圧回路を
利用して昇圧電圧ＶＰＰが提供される。
においては、動作電圧として内部電圧ＩＶＣより高い外
部電源電圧ＶＣＣを使用している。これについてはこの
他にも、外部電源電圧ＶＣＣより更に高い昇圧電圧ＶＰ
Ｐを使用することもできる。昇圧電圧ＶＰＰは、外部電
源電圧ＶＣＣのレベルが２．３Ｖよりも低くなる場合に
使用されることが多い。即ち、外部電源電圧ＶＣＣが２
Ｖ程度になる場合でも、特にＤＲＡＭでは、メモリセル
のアクセストランジスタのゲート端子に接続されるワー
ド線の電圧レベルに２Ｖ＋１．５Ｖ＝３．５Ｖ程度を必
要とする。従ってこのような半導体メモリ装置では一般
的に昇圧回路を備えるようにしてあり、この昇圧回路を
利用して昇圧電圧ＶＰＰが提供される。
【００２２】このようなビット線等化信号発生回路にお
いては、制御信号ＰＢＬＳが論理“ハイ”になってＮＭ
ＯＳトランジスタ５４がＯＮ、ＮＭＯＳトランジスタ５
８がＯＦＦになると、制御ノードＮ１は放電で論理“ロ
ウ”になり、そしてこれに応じてＰＭＯＳトランジスタ
５６がＯＮになる。従って、出力ノードＮ２が外部電源
電圧ＶＣＣレベルに充電され、ＰＭＯＳトランジスタ６
２はＯＦＦ、ＮＭＯＳトランジスタ６４はＯＮになっ
て、論理“ロウ”のビット線等化信号ＰＥＱが発生され
る。一方、制御信号ＰＢＬＳが論理“ロウ”になると、
ＮＭＯＳトランジスタ５４がＯＦＦ、ＮＭＯＳトランジ
スタ５８がＯＮになるので、出力ノードＮ２は放電で論
理“ロウ”になり、そしてこれに応じてＰＭＯＳトラン
ジスタ５２がＯＮになる。その結果、制御ノードＮ１が
外部電源電圧ＶＣＣのレベルに充電されてＰＭＯＳトラ
ンジスタ５６がＯＦＦになり、出力ノードＮ２は論理
“ロウ”に固定される。従って、ＰＭＯＳトランジスタ
６２はＯＮ、ＮＭＯＳトランジスタ６４はＯＦＦになっ
て、外部電源電圧ＶＣＣレベルの論理“ハイ”でビット
線等化信号ＰＥＱが発生される。尚、制御信号ＰＢＬＳ
は前述同様のもので、ブロック選択情報を示し選択対象
のセンスアンプ回路活性を決定するための信号である。
いては、制御信号ＰＢＬＳが論理“ハイ”になってＮＭ
ＯＳトランジスタ５４がＯＮ、ＮＭＯＳトランジスタ５
８がＯＦＦになると、制御ノードＮ１は放電で論理“ロ
ウ”になり、そしてこれに応じてＰＭＯＳトランジスタ
５６がＯＮになる。従って、出力ノードＮ２が外部電源
電圧ＶＣＣレベルに充電され、ＰＭＯＳトランジスタ６
２はＯＦＦ、ＮＭＯＳトランジスタ６４はＯＮになっ
て、論理“ロウ”のビット線等化信号ＰＥＱが発生され
る。一方、制御信号ＰＢＬＳが論理“ロウ”になると、
ＮＭＯＳトランジスタ５４がＯＦＦ、ＮＭＯＳトランジ
スタ５８がＯＮになるので、出力ノードＮ２は放電で論
理“ロウ”になり、そしてこれに応じてＰＭＯＳトラン
ジスタ５２がＯＮになる。その結果、制御ノードＮ１が
外部電源電圧ＶＣＣのレベルに充電されてＰＭＯＳトラ
ンジスタ５６がＯＦＦになり、出力ノードＮ２は論理
“ロウ”に固定される。従って、ＰＭＯＳトランジスタ
６２はＯＮ、ＮＭＯＳトランジスタ６４はＯＦＦになっ
て、外部電源電圧ＶＣＣレベルの論理“ハイ”でビット
線等化信号ＰＥＱが発生される。尚、制御信号ＰＢＬＳ
は前述同様のもので、ブロック選択情報を示し選択対象
のセンスアンプ回路活性を決定するための信号である。
【００２３】この回路によるビット線等化信号ＰＥＱ
は、ビット線ＢＬ，バーＢＬの感知増幅動作の際に論理
“ロウ”を維持し、等化動作の間は例えば３．３Ｖ程度
の外部電源電圧ＶＣＣのレベルを維持することになる。
従って、図１に示したビット線等化回路３４内のＮＭＯ
Ｓトランジスタ６，８，１０は、ビット線ＢＬ，バーＢ
Ｌの等化動作で、ボディエフェクトを考えたとしても十
分なゲート電圧を与えられることになる。例えば、２Ｖ
の内部電圧ＶＣＣを使用する場合でも、ビット線ＢＬ，
バーＢＬがＩＶＣ／２、即ち１Ｖのプリチャージ電圧Ｖ
ＢＬになる間に、各ＮＭＯＳトランジスタ６，８，１０
のゲート−ソース電圧は少なくとも２．３Ｖをキープで
きる。従って、もしボディエフェクトでＮＭＯＳトラン
ジスタ６，８，１０のしきい値電圧がＶｔｎ≧１Ｖとな
ったとしても、ビット線等化を円滑に遂行できる。これ
は、昇圧電圧ＶＰＰを使用する場合でも同じである。
は、ビット線ＢＬ，バーＢＬの感知増幅動作の際に論理
“ロウ”を維持し、等化動作の間は例えば３．３Ｖ程度
の外部電源電圧ＶＣＣのレベルを維持することになる。
従って、図１に示したビット線等化回路３４内のＮＭＯ
Ｓトランジスタ６，８，１０は、ビット線ＢＬ，バーＢ
Ｌの等化動作で、ボディエフェクトを考えたとしても十
分なゲート電圧を与えられることになる。例えば、２Ｖ
の内部電圧ＶＣＣを使用する場合でも、ビット線ＢＬ，
バーＢＬがＩＶＣ／２、即ち１Ｖのプリチャージ電圧Ｖ
ＢＬになる間に、各ＮＭＯＳトランジスタ６，８，１０
のゲート−ソース電圧は少なくとも２．３Ｖをキープで
きる。従って、もしボディエフェクトでＮＭＯＳトラン
ジスタ６，８，１０のしきい値電圧がＶｔｎ≧１Ｖとな
ったとしても、ビット線等化を円滑に遂行できる。これ
は、昇圧電圧ＶＰＰを使用する場合でも同じである。
【００２４】図６に、本発明に係るセンスアンプ等化信
号ＰＬＡＥＱを発生する回路の実施形態を示す。このセ
ンスアンプ等化信号発生回路は、外部電源電圧ＶＣＣと
制御ノードＮ３との間に接続したＰＭＯＳトランジスタ
６６と、ゲート端子に制御信号ＰＢＬＳを受け、そして
制御ノードＮ３と接地電源ＶＳＳとの間に接続したＮＭ
ＯＳトランジスタ６８と、外部電源電圧ＶＣＣと出力ノ
ードＮ４との間に接続したＰＭＯＳトランジスタ７０
と、インバータ７２で反転した制御信号ＰＢＬＳをゲー
ト端子に受け、そして出力ノードＮ４と接地電圧ＶＳＳ
との間に接続したＮＭＯＳトランジスタ７４と、外部電
源電圧ＶＣＣと接地電圧ＶＳＳとの間に直列接続いて設
け、各ゲート端子を出力ノードＮ４へ接続したＰＭＯＳ
トランジスタ７８及びＮＭＯＳトランジスタ８０と、か
ら構成される。ＰＭＯＳトランジスタ６６のゲート端子
は出力ノードＮ４へ接続され、ＰＭＯＳトランジスタ７
０のゲート端子は制御ノードＮ３へ接続されている。そ
してセンスアンプ等化信号ＰＬＡＥＱは、ＰＭＯＳトラ
ンジスタ７８とＮＭＯＳトランジスタ８０の接続点から
発生する。
号ＰＬＡＥＱを発生する回路の実施形態を示す。このセ
ンスアンプ等化信号発生回路は、外部電源電圧ＶＣＣと
制御ノードＮ３との間に接続したＰＭＯＳトランジスタ
６６と、ゲート端子に制御信号ＰＢＬＳを受け、そして
制御ノードＮ３と接地電源ＶＳＳとの間に接続したＮＭ
ＯＳトランジスタ６８と、外部電源電圧ＶＣＣと出力ノ
ードＮ４との間に接続したＰＭＯＳトランジスタ７０
と、インバータ７２で反転した制御信号ＰＢＬＳをゲー
ト端子に受け、そして出力ノードＮ４と接地電圧ＶＳＳ
との間に接続したＮＭＯＳトランジスタ７４と、外部電
源電圧ＶＣＣと接地電圧ＶＳＳとの間に直列接続いて設
け、各ゲート端子を出力ノードＮ４へ接続したＰＭＯＳ
トランジスタ７８及びＮＭＯＳトランジスタ８０と、か
ら構成される。ＰＭＯＳトランジスタ６６のゲート端子
は出力ノードＮ４へ接続され、ＰＭＯＳトランジスタ７
０のゲート端子は制御ノードＮ３へ接続されている。そ
してセンスアンプ等化信号ＰＬＡＥＱは、ＰＭＯＳトラ
ンジスタ７８とＮＭＯＳトランジスタ８０の接続点から
発生する。
【００２５】ゲート端子が交叉接続されたＰＭＯＳトラ
ンジスタ６６，７０とＮＭＯＳトランジスタ６８，７４
とが差動増幅器の構造を有し、カスコード電圧変換回路
が形成されるのは上記同様である。また、ＰＭＯＳトラ
ンジスタ７８及びＮＭＯＳトランジスタ８０で、外部電
源電圧ＶＣＣを動作電圧とした出力インバータが構成さ
れている。更に、インバータ７２は上記同様内部電圧Ｉ
ＶＣを動作電圧として使用する。
ンジスタ６６，７０とＮＭＯＳトランジスタ６８，７４
とが差動増幅器の構造を有し、カスコード電圧変換回路
が形成されるのは上記同様である。また、ＰＭＯＳトラ
ンジスタ７８及びＮＭＯＳトランジスタ８０で、外部電
源電圧ＶＣＣを動作電圧とした出力インバータが構成さ
れている。更に、インバータ７２は上記同様内部電圧Ｉ
ＶＣを動作電圧として使用する。
【００２６】この図６に示すセンスアンプ等化信号発生
回路の動作は図５のビット線等化信号発生回路と同様で
あり、その説明は省略する。
回路の動作は図５のビット線等化信号発生回路と同様で
あり、その説明は省略する。
【００２７】この回路によるセンスアンプ等化信号ＰＬ
ＡＥＱは、Ｐ−センスアンプ活性線ＬＡ及びＮ−センス
アンプ活性線バーＬＡに対する等化動作の間、例えば
３．３Ｖ程度の外部電源電圧ＶＣＣレベルを維持する。
従って、図１に示したセンスアンプ等化回路４０のＮＭ
ＯＳトランジスタ２４，２６，２８には、そのボディエ
フェクトを考えたとしても、センスアンプ活性線ＬＡ，
バーＬＡの等化動作に十分なゲート電圧を与えることが
できる。即ち、例えば内部電圧ＩＶＣが２Ｖで、センス
アンプ活性線ＬＡ，バーＬＡがＩＶＣ／２つまり１Ｖの
プリチャージ電圧ＶＢＬになる場合、その等化の間に各
ＮＭＯＳトランジスタ２４，２６，２８のゲート−ソー
ス電圧は少なくとも２．３Ｖ以上をキープできる。その
結果、仮にボディエフェクトでＮＭＯＳトランジスタ２
４，２６，２８のしきい値電圧がＶｔｎ≧１Ｖになった
としても、センスアンプ活性線ＬＡ，バーＬＡに対する
等化動作は円滑に遂行可能である。これは、外部電源電
圧ＶＣＣの代わりに昇圧電圧ＶＰＰを使用する場合でも
同じである。
ＡＥＱは、Ｐ−センスアンプ活性線ＬＡ及びＮ−センス
アンプ活性線バーＬＡに対する等化動作の間、例えば
３．３Ｖ程度の外部電源電圧ＶＣＣレベルを維持する。
従って、図１に示したセンスアンプ等化回路４０のＮＭ
ＯＳトランジスタ２４，２６，２８には、そのボディエ
フェクトを考えたとしても、センスアンプ活性線ＬＡ，
バーＬＡの等化動作に十分なゲート電圧を与えることが
できる。即ち、例えば内部電圧ＩＶＣが２Ｖで、センス
アンプ活性線ＬＡ，バーＬＡがＩＶＣ／２つまり１Ｖの
プリチャージ電圧ＶＢＬになる場合、その等化の間に各
ＮＭＯＳトランジスタ２４，２６，２８のゲート−ソー
ス電圧は少なくとも２．３Ｖ以上をキープできる。その
結果、仮にボディエフェクトでＮＭＯＳトランジスタ２
４，２６，２８のしきい値電圧がＶｔｎ≧１Ｖになった
としても、センスアンプ活性線ＬＡ，バーＬＡに対する
等化動作は円滑に遂行可能である。これは、外部電源電
圧ＶＣＣの代わりに昇圧電圧ＶＰＰを使用する場合でも
同じである。
【００２８】上記各実施形態の他にも本発明の技術的思
想の範囲内で各種実施形態が可能なことは、当該技術分
野において通常の知識を有する者ならば容易に理解でき
るであろう。
想の範囲内で各種実施形態が可能なことは、当該技術分
野において通常の知識を有する者ならば容易に理解でき
るであろう。
【００２９】
【発明の効果】以上述べてきたように本発明によれば、
ビット線等化信号及びセンスアンプ等化信号の電圧レベ
ルを外部電源電圧レベル以上で印加するようにしたこと
で、トランジスタのしきい値電圧調整のために前工程の
工程数を増やすようなことをせずとも、電源の低電圧化
に対応したスムーズな等化動作を実現することが可能で
ある。
ビット線等化信号及びセンスアンプ等化信号の電圧レベ
ルを外部電源電圧レベル以上で印加するようにしたこと
で、トランジスタのしきい値電圧調整のために前工程の
工程数を増やすようなことをせずとも、電源の低電圧化
に対応したスムーズな等化動作を実現することが可能で
ある。
【図１】半導体メモリ装置におけるビット線感知回路の
一例を示す回路図。
一例を示す回路図。
【図２】図１の回路の動作タイミングを示す信号波形
図。
図。
【図３】従来におけるビット線等化信号発生回路を示す
回路図。
回路図。
【図４】従来におけるセンスアンプ等化信号発生回路を
示す回路図。
示す回路図。
【図５】本発明に係るビット線等化信号発生回路を示す
回路図。
回路図。
【図６】本発明に係るセンスアンプ等化信号発生回路を
示す回路図。
示す回路図。
ＰＥＱ ビット線等化信号 ＰＬＡＥＱ センスアンプ等化信号 ＶＢＬ プリチャージ電圧 ５２，５６，６２，６６，７０，７８ ＰＭＯＳトラン
ジスタ ５４，５８，６４，６８，７４，８０ ＮＭＯＳトラン
ジスタ ６０，７２ インバータ
ジスタ ５４，５８，６４，６８，７４，８０ ＮＭＯＳトラン
ジスタ ６０，７２ インバータ
Claims (4)
- 【請求項１】 センスアンプ回路によるビット線の感知
増幅後に、ビット線等化回路によりビット線を等化する
と共にセンスアンプ等化回路によりセンスアンプ回路の
活性線を等化するようになっている半導体メモリ装置に
おいて、 ビット線等化回路を制御するビット線等化信号及びセン
スアンプ等化回路を制御するセンスアンプ等化信号を、
外部電源電圧以上のレベルで提供するようにしたことを
特徴とする半導体メモリ装置。 - 【請求項２】 ビット線等化信号及びセンスアンプ等化
信号を発生する回路を、外部電源電圧を動作電圧とした
カスコード電圧変換回路と、外部電源電圧を動作電圧と
し、前記カスコード電圧変換回路の出力を反転出力する
出力インバータと、から構成する請求項１記載の半導体
メモリ装置。 - 【請求項３】 カスコード電圧変換回路を、外部電源電
圧と制御ノードとの間に設けられ、ゲート端子が出力ノ
ードに接続された第１のＰＭＯＳトランジスタと、外部
電源電圧と前記出力ノードとの間に設けられ、ゲート端
子が前記制御ノードに接続された第２のＰＭＯＳトラン
ジスタと、前記制御ノードと接地電圧との間に設けた第
１のＮＭＯＳトランジスタと、前記出力ノードと接地電
圧との間に設けた第２のＮＭＯＳトランジスタと、これ
ら第１及び第２のＮＭＯＳトランジスタのゲート端子間
に設けたインバータと、から構成し、そして出力インバ
ータを、外部電源電圧と接地電圧との間に直列に設けら
れ、各ゲート端子が前記出力ノードに接続されたＰＭＯ
Ｓトランジスタ及びＮＭＯＳトランジスタから構成する
請求項２記載の半導体メモリ装置。 - 【請求項４】 外部電源電圧より高レベルの昇圧電圧を
動作電圧として使用する請求項２又は請求項３記載の半
導体メモリ装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019940029690A KR0140175B1 (ko) | 1994-11-12 | 1994-11-12 | 반도체 메모리 장치의 센스앰프 회로 |
| KR1994P29690 | 1994-11-12 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
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