[go: up one dir, main page]
More Web Proxy on the site http://driver.im/

JPWO2014148255A1 - 窒化物半導体装置および窒化物半導体装置の製造方法 - Google Patents

窒化物半導体装置および窒化物半導体装置の製造方法 Download PDF

Info

Publication number
JPWO2014148255A1
JPWO2014148255A1 JP2015506687A JP2015506687A JPWO2014148255A1 JP WO2014148255 A1 JPWO2014148255 A1 JP WO2014148255A1 JP 2015506687 A JP2015506687 A JP 2015506687A JP 2015506687 A JP2015506687 A JP 2015506687A JP WO2014148255 A1 JPWO2014148255 A1 JP WO2014148255A1
Authority
JP
Japan
Prior art keywords
layer
semiconductor layer
nitride semiconductor
ohmic electrode
recess
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2015506687A
Other languages
English (en)
Inventor
藤田 耕一郎
耕一郎 藤田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sharp Corp
Original Assignee
Sharp Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sharp Corp filed Critical Sharp Corp
Publication of JPWO2014148255A1 publication Critical patent/JPWO2014148255A1/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • H01L29/7787
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02365Forming inorganic semiconducting materials on a substrate
    • H01L21/02518Deposited layers
    • H01L21/02521Materials
    • H01L21/02538Group 13/15 materials
    • H01L21/0254Nitrides
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008Making conductor-insulator-semiconductor electrodes
    • H01L21/28264Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being a III-V compound
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283Deposition of conductive or insulating materials for electrodes conducting electric current
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H01L21/28506Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
    • H01L21/28575Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising AIIIBV compounds
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/30604Chemical etching
    • H01L21/30612Etching of AIIIBV compounds
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321After treatment
    • H01L21/3213Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32133Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/324Thermal treatment for modifying the properties of semiconductor bodies, e.g. annealing, sintering
    • H01L29/0684
    • H01L29/2003
    • H01L29/205
    • H01L29/41733
    • H01L29/41758
    • H01L29/41766
    • H01L29/452
    • H01L29/66462
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/74Making of localized buried regions, e.g. buried collector layers, internal connections substrate contacts
    • H01L21/743Making of internal connections, substrate contacts

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Junction Field-Effect Transistors (AREA)

Abstract

窒化物半導体装置は、基板上に形成された窒化物半導体の第1半導体層(1)と、上記第1半導体層(1)上に積層されて、ヘテロ界面(4)を形成する窒化物半導体の第2半導体層(2)と、上記第1半導体層(1)の上記第2半導体層(2)とのヘテロ界面(4)に形成された二次元電子層(5)と、上記第2半導体層(2)を貫通して上記第1半導体層(1)の一部まで到達する凹部(7)と、上記凹部(7)内に一部が埋め込まれたオーミック電極(6)を備え、上記へテロ界面(4)と、上記オーミック電極(6)における上記第2半導体層(2)との接触面とが成す鋭角側の角度が60°以上且つ85°以下に設定されている。こうして、上記第1半導体層(1)と上記オーミック電極(6)との間のコンタクト抵抗を低減する。

Description

この発明は、窒化物半導体装置および窒化物半導体装置の製造方法に関する。
従来、異なる窒化物半導体からなる電子走行層と電子供給層とのヘテロ界面に形成された二次元電子ガスをチャネルとする半導体装置として、特開2007‐53185号公報(特許文献1)に開示されたものがある。
この半導体装置においては、オーミック電極を、その基板の主面側の端部が、上記電子供給層の上面からこの電子供給層を貫通して上記へテロ界面以上の深さであって、且つ上記電子走行層を貫通しない深さに配置するようにしている。こうして、オーミック電極をヘテロ界面未満の深さに配置した場合に比して、上記オーミック電極と上記電子走行層との間のコンタクト抵抗を低減するようにしている。
さらに、上記半導体装置においては、上記オーミック電極の表面の接平面と、上記ヘテロ界面の延在する面とのなす角度の鋭角側を、0°より大きく、且つ56°以下の角度に設定することによって、上記オーミック電極と上記電子走行層との間のコンタクト抵抗をさらに低減するようにしている。
しかしながら、上記従来の特許文献1に開示された半導体装置においては、実際に上記構造のオーミック電極を形成したところ、上記オーミック電極の表面の接平面と上記ヘテロ界面の延在する面とのなす角度が0°より大きく、且つ56°以下であっても、十分に低いコンタクト抵抗を得ることができないという問題がある。
特開2007‐53185号公報
そこで、この発明の課題は、オーミック電極と窒化物半導体層とのコンタクト抵抗を低減できる窒化物半導体装置および窒化物半導体装置の製造方法を提供することにある。
上記課題を解決するため、この発明の窒化物半導体装置は、
基板と、
上記基板上に形成された窒化物半導体からなる第1半導体層と、
上記第1半導体層上に積層されると共に、上記第1半導体層とヘテロ界面を形成する窒化物半導体からなる第2半導体層と、
上記第1半導体層における上記第2半導体層とのヘテロ界面に形成された二次元電子ガスの層である二次元電子層と、
上記第2半導体層を貫通して上記第1半導体層の上側の一部まで到達するように形成された凹部と、
上記凹部内に少なくとも一部が埋め込まれたオーミック電極と
を備え、
上記へテロ界面と、上記凹部内に一部が埋め込まれた上記オーミック電極における上記第2半導体層との接触面とが成す鋭角側の角度が、60°以上且つ85°以下に設定されている
ことを特徴としている。
また、一実施の形態の窒化物半導体装置では、
上記へテロ界面と、上記オーミック電極における上記第2半導体層との接触面とが成す鋭角側の角度が、60°以上且つ75°以下に設定されている。
また、一実施の形態の窒化物半導体装置では、
上記へテロ界面と、上記オーミック電極における上記第2半導体層との接触面とが成す鋭角側の角度が、60°以上且つ70°以下に設定されている。
また、一実施の形態の窒化物半導体装置では、
上記オーミック電極は、少なくともTi層とAl層とがこの順序で上記基板側から積層されて成るTiAl系材料の積層金属膜である。
また、この発明の窒化物半導体装置の製造方法は、
基板上に、窒化物半導体からなる第1半導体層と、上記第1半導体層とヘテロ界面を形成する窒化物半導体からなる第2半導体層とを順に積層して、窒化物半導体層を形成するステップと、
エッチングによって、上記第2半導体層を貫通して上記第1半導体層の上側の一部まで到達する凹部を形成するステップと、
上記窒化物半導体層上に、TiAl系材料から成る金属膜を、スパッタリングによって形成するステップと、
上記金属膜をエッチングして、上記凹部内に少なくとも一部が埋め込まれたオーミック電極を形成するステップと、
上記オーミック電極が形成された上記基板に対してアニールを行うステップと
を含み、
上記凹部を形成するステップにおいては、上記へテロ界面と上記凹部の側壁とが成す鋭角側の角度が、60°以上且つ85°以下になるように設定される
ことを特徴としている。
以上より明らかなように、この発明の窒化物半導体装置あるいは窒化物半導体装置の製造方法では、上記第1半導体層と上記第2半導体層とのヘテロ界面と、上記凹部内に一部が埋め込まれた上記オーミック電極における上記第2半導体層との接触面とが成す鋭角側の角度を、60°以上且つ85°以下になるようにしている。したがって、上記第1半導体層を含む窒化物半導体層と上記オーミック電極との間のコンタクト抵抗を低減することができる。
この発明の窒化物半導体装置における断面図である。 この発明の窒化物半導体装置の製造方法における一工程での断面図である。 図2に続く工程での断面図である。 図3に続く工程での断面図である。 図4に続く工程での断面図である。 図5に続く工程での断面図である。 リセス角度とコンタクト抵抗値との関係を示す図である。 リセス角度とコンタクト抵抗のウエハ面内でのバラツキとの関係を示す図である。 リセス角度とコンタクト抵抗のロット間でのバラツキとの関係を示す図である。
以下、この発明を図示の実施の形態により詳細に説明する。
・第1実施の形態
図1は、本実施の形態の窒化物半導体装置における断面図である。
この窒化物半導体装置は、図1に示すように、Si基板(図示せず)上に、上記第1半導体層の一例としてのアンドープGaN層1と、上記第2半導体層の一例としてのアンドープAlGaN層2とを積層して、窒化物半導体層3を形成している。その際に、アンドープGaN層1におけるアンドープAlGaN層2とのヘテロ界面4に、2DEG(二次元電子ガス)が分布する層である二次元電子層5が発生する。
尚、上記Si基板とアンドープGaN層(第1半導体層)1との間にバッファ層を形成してもよい。あるいは、アンドープGaN層(第1半導体層)1とアンドープAlGaN層(第2半導体層)2との間にヘテロ改善層を形成してもよい。
上記AlGaN層2上に、互いに間隔を空けて2つのオーミック電極6を形成している。その場合、AlGaN層2におけるオーミック電極6を形成する場所には、電子供給層であるAlGaN層2を貫通して電子走行層であるGaN層1の上側の一部に達する凹部7を形成する。ここで、この凹部7をオーミックリセス部7と呼ぶことにする。そして、オーミックリセス部7にオーミック電極6の少なくとも一部が埋め込まれた構造を有している。
その場合に、上記へテロ界面4と、オーミックリセス部7に埋め込まれたオーミック電極6におけるAlGaN層2との接触面とが成す鋭角側の角度θが、60°以上且つ85°以下に設定されている。
そして、上記オーミック電極6が形成された領域を除くAlGaN層2上に、AlGaN層2を保護するために、SiNからなる絶縁膜8を形成している。尚、絶縁膜8は、SiNに限らず、SiOやAl等で形成してもよい。
以下、上記構成を有する窒化物半導体装置の製造方法について、図2〜図6にしたがって説明する。
先ず、図2に示すように、MOCVD(Metal Organic Chemical Vapor Deposition:有機金属気相成長)法により、Si基板(図示せず)上に、アンドープAlGaNバッファ層(図示せず)、アンドープGaN層1、および、アンドープAlGaN層2を順に形成する。その場合、アンドープGaN層1の厚さを例えば1μm、アンドープAlGaN層2の厚さを例えば30nmとする。このGaN層1とAlGaN層2とが窒化物半導体層3を構成する。
次に、上記AlGaN層2上に絶縁膜8(例えばSiN)を例えばプラズマCVD(Chemical Vapor Deposition:化学的気相成長))法によって、膜厚200nmで成膜する。図2において、5は、GaN層1におけるAlGaN層2とのヘテロ界面4に形成される二次元電子ガス(2DEG)の層である二次元電子層である。
次に、図3に示すように、上記絶縁膜8上にフォトレジスト9を塗布してパターニングした後、ウェットエッチングによって、オーミック電極を形成すべき領域の絶縁膜8を除去する。
次に、図4に示すように、図3で形成されたレジストパターン9を用いて、ドライエッチングによって、窒化物半導体層3のオーミック電極を形成すべき部分を除去して、AlGaN層2を貫通してGaN層1の上側の一部に至るオーミックリセス部7を形成する。ここで、オーミックリセス部7の深さは、AlGaN層2の表面から二次元電子層5における2DEGの濃度ピークまでの深さ以上であればよく、例えば50nmとする。
その場合、上記へテロ界面4とオーミックリセス部7の側壁とが形成する鋭角側の角度θが、60°以上且つ85°以下となるようにする。この角度制御は、ドライエッチング条件(ガス組成,ガス圧力およびプラズマ生成条件等)を調整してエッチングの異方性を制御することによって可能である。
そして、上記レジストパターン9を剥離した後、例えば500℃〜850℃の温度でアニールを行う。
次に、図5に示すように、上記絶縁膜8上およびオーミックリセス部7内に、スパッタリングによってTi/Al/TiNを積層して、オーミック電極となる積層金属膜10を形成する。ここで、上記TiN層は、後工程から上記Ti/Al層を保護するためのキャップ層である。
尚、上記積層金属膜10のスパッタ時における上記Ti層のスパッタリング中に、チャンバー内に酸素を流すことによって、形成されるオーミック電極6中の酸素濃度を1×1016cm-3以上且つ1×1020cm-3以下にする。あるいは、積層金属膜10のスパッタ時における上記Ti層のスパッタリング後に、当該Ti層の表面に対して酸素プラズマ処理を行うことによって、形成されるオーミック電極6中の酸素濃度を1×1016cm-3以上且つ1×1020cm-3以下にする。あるいは、積層金属膜10のスパッタ前にチャンバー内に酸素を流すことにより、形成されるオーミック電極6中の酸素濃度を1×1016cm-3以上且つ1×1020cm-3以下にしてもよい。こうすることによって、窒化物半導体層3のアンドープGaN層1とオーミック電極6とのコンタクト抵抗のさらなる低減を図ることができる。
次に、図6に示すように、上記積層金属膜10に対して通常のフォトリソグラフィおよびドライエッチングを行って、オーミック電極6のパターンを形成する。その場合、オーミック電極6の一部が、アンドープAlGaN層2(第2半導体層)の上面まで延在している構造とすることが望ましい。
本窒化物半導体装置によって電界効果型トランジスタ(HEMT)を形成する場合には、2つのオーミック電極6のうちの何れか一方がソース電極(図示せず)となり、他方がドレイン電極(図示せず)となる。その場合に、オーミック電極6の一部がアンドープAlGaN層2の上面まで延在した構造になっていない場合には、上記ドレイン電極として機能するオーミック電極6での高電界により二次元電子層5の空乏化が大きくなり、コンタクト抵抗の増大に繋がるためである。本実施の形態の場合には、オーミック電極6がアンドープAlGaN層2の上面に0.25μm程度の長さで延在している構造になっている。
次に、上記オーミック電極6が形成された基板を、例えば400℃以上且つ500℃以下の温度で10分以上アニールすることによって、二次元電子層5とオーミック電極6との間にオーミックコンタクトが得られる。その場合、500℃よりも高温でアニールした場合に比べて、コンタクト抵抗を大幅に低減することができる。また、400℃以上且つ500℃以下の低温でアニールすることによって、絶縁膜8の特性に悪影響を与えることがない。
上述したように、本窒化物半導体装置によって電界効果型トランジスタを形成する場合には、2つのオーミック電極6が上記ソース電極と上記ドレイン電極となり、後の工程で2つのオーミック電極6の間にTiNあるいはWN等からなるゲート電極(図示せず)が形成される。
以上のごとく、本実施の形態における窒化物半導体装置の製造方法によれば、上記へテロ界面4とオーミックリセス部7の側壁とが形成する鋭角側の角度θを、60°以上且つ85°以下となるようにすることができ、へテロ界面4とオーミック電極6におけるAlGaN層2との接触面とが成す鋭角側の角度θを、60°以上且つ85°以下に設定することが可能になる。これによって、上記アニール後における窒化物半導体層3のアンドープGaN層1とオーミック電極6とのコンタクト抵抗を低減することができるのである。
発明者らは、上記へテロ界面4とオーミックリセス部7の側壁とが成す鋭角側の角度θを、上記ドライエッチング条件を調整することによって様々な角度に設定した場合における、上記角度(リセス角度)θと上記コンタクト抵抗値との関係を調査した。その結果を図7に示す。図7において、縦軸は上記コンタクト抵抗Rc[Ωmm]であり、横軸はリセス角度θ[°]である。
図7から分かるように、上記へテロ界面4とオーミックリセス部7の側壁とが成す鋭角側の角度(リセス角度)θを60°以上且つ85°以下とした場合に、上記コンタクト抵抗Rcを1Ωmm以下に低減することができる。
窒化物半導体装置のオーミックコンタクトに関するメカニズムについては、未だ不明な点もある。しかしながら、図7の結果が得られた理由としては、例えば、以下のように考えられる。
すなわち、上記リセス角度θを60°以上且つ85°以下とした場合には、オーミックリセス部7の側壁の傾斜が急になるため、アンドープAlGaN層2(第2半導体層)が上記Ti/Al/TiN(オーミックメタル)と接触する近傍において、アンドープAlGaN層2の厚さはへテロ界面4からアンドープAlGaN層2の上面までとなる。
これに対して、上記リセス角度θを60°よりも小さくした場合には、オーミックリセス部7の側壁の傾斜が緩やかになるために、アンドープAlGaN層2が上記Ti/Al/TiNと接触する近傍において、アンドープAlGaN層2の厚さはへテロ界面4から上記Ti/Al/TiNとの接触面(傾斜面)までとなる。
その結果、上記リセス角度θを60°以上且つ85°以下とした場合の方が、アンドープAlGaN層2が上記Ti/Al/TiN(オーミックメタル)と接触する近傍におけるアンドープAlGaN層2の厚さを厚くでき、そのために二次元電子層5の電子ガス濃度が高くなり、コンタクト抵抗が低減できたのではないかと考えられる。
・第2実施の形態
本実施の形態は、上記第1実施の形態で図4に示すオーミックリセス部7を形成する工程において、オーミックリセス部7を形成する際に、へテロ界面4とオーミックリセス部7の側壁とが成す鋭角側の角度である上記リセス角度θが、60°以上且つ75°以下になるように設定したものである。尚、その他の工程は、上記第1実施の形態の場合と同様である。
発明者らは、上記リセス角度θを、ドライエッチング条件(ガス組成,ガス圧力,プラズマ生成条件等)を調整することによって様々な角度に設定し場合における、上記リセス角度θと上記コンタクト抵抗Rcのウエハ面内でのバラツキσとの関係を調査した。その結果を図8に示す。
図8から分かるように、上記リセス角度θを60°以上且つ75°以下とした場合に、コンタクト抵抗Rcのウエハ面内でのバラツキσを、±0.2Ωmm以下に低減することができる。すなわち、本実施の形態のごとく、リセス角度θを、特に60°以上且つ75°以下とすることは、コンタクト抵抗Rcのウエハ面内でのバラツキσを低減するためには有効なのである。
・第3実施の形態
本実施の形態は、上記第1実施の形態で図4に示すオーミックリセス部7を形成する工程において、オーミックリセス部7を形成する際に、上記リセス角度θが60°以上且つ70°以下になるように設定したものである。尚、その他の工程は、上記第1実施の形態の場合と同様である。
発明者らは、上記リセス角度θを、ドライエッチング条件(ガス組成,ガス圧力,プラズマ生成条件等)を調整することによって様々な角度に設定し場合における、上記リセス角度θと上記コンタクト抵抗Rcのロット間でのバラツキσとの関係を調査した。その結果を図9に示す。
図9から分かるように、上記リセス角度θを60°以上且つ70°以下とした場合に、コンタクト抵抗Rcのロット間でのバラツキσを、±0.2Ωmm以下に低減することができる。すなわち、本実施の形態のごとく、リセス角度θを、特に60°以上且つ70°以下とすることは、コンタクト抵抗Rcのロット間でのバラツキσを低減するためには有効なのである。
尚、上記第1〜第3実施の形態における窒化物半導体装置の製造方法においては、上記絶縁膜8におけるオーミック電極6を形成すべき領域を、ウェットエッチングにより除去している。しかしながら、この発明はこれに限定するものではなく、絶縁膜8におけるオーミック電極を形成すべき領域をドライエッチングによって除去し、その後オーミック電極を形成すべき領域のAlGaN層2およびGaN層1をドライエッチングによって除去することにより、オーミックリセス部7を形成してもよい。
また、上記第1〜第3実施の形態における窒化物半導体装置の製造方法においては、上記Ti/Al/TiNを積層してオーミック電極6を形成している。しかしながら、この発明はこれに限定するものではなく、TiN層はなくてもよく、また、上記Ti/Alを積層した後に、その上にAu,Ag,Pt等を積層してもよい。
また、上記第1〜第3実施の形態においては、上記Si基板を用いた窒化物半導体装置について説明したが、Si基板に限らず、サファイヤ基板やSiC基板を用いてもよい。また、サファイヤ基板やSiC基板上に窒化物半導体層を成長させてもよいし、GaN基板にAlGaN層を成長させた場合等のように、窒化物半導体からなる基板上に窒化物半導体層を成長させてもよい。また、基板と窒化物半導体層との間にバッファ層を形成してもよいし、窒化物半導体層3におけるアンドープGaN層(第1半導体層)1とアンドープAlGaN層(第2半導体層)2との間にヘテロ改善層を形成してもよい。
また、上記第1〜第3実施の形態の窒化物半導体装置における窒化物半導体は、AlxInyGa1−x−yN(x≦0,y≦0,0≦x+y≦1)で表される組成であればよい。
上述のように、上記各実施の形態においては、この発明の具体的な実施の形態について説明したが、この発明は上記実施の形態に限定されるものではなく、この発明の範囲内で種々変更して実施することができる。
以上のごとく、この発明の窒化物半導体装置は、
基板と、
上記基板上に形成された窒化物半導体からなる第1半導体層1と、
上記第1半導体層1上に積層されると共に、上記第1半導体層1とヘテロ界面4を形成する窒化物半導体からなる第2半導体層2と、
上記第1半導体層1における上記第2半導体層2とのヘテロ界面4に形成された二次元電子ガスの層である二次元電子層5と、
上記第2半導体層2を貫通して上記第1半導体層1の上側の一部まで到達するように形成された凹部7と、
上記凹部7内に少なくとも一部が埋め込まれたオーミック電極6と
を備え、
上記へテロ界面4と、上記凹部7に一部が埋め込まれた上記オーミック電極6における上記第2半導体層2との接触面とが成す鋭角側の角度が、60°以上且つ85°以下に設定されている
ことを特徴としている。
上記構成によれば、上記第1半導体層1と第2半導体層2とのヘテロ界面4と、上記凹部7に一部が埋め込まれた上記オーミック電極6における上記第2半導体層2との接触面とが成す鋭角側の角度を、60°以上且つ85°以下に設定している。したがって、図7に示すように、上記第1半導体層1と上記オーミック電極6との間のコンタクト抵抗を低減することができる。
また、一実施の形態の窒化物半導体装置では、
上記へテロ界面4と、上記オーミック電極6における上記第2半導体層2との接触面とが成す鋭角側の角度が、60°以上且つ75°以下に設定されている。
この実施の形態によれば、上記角度θを60°以上且つ75°以下に設定することにより、上記第1半導体層1と上記オーミック電極6との間のコンタクト抵抗のウエハ面内でのバラツキを、±0.2Ωmm以下に低減することができる。
また、一実施の形態の窒化物半導体装置では、
上記へテロ界面4と、上記オーミック電極6における上記第2半導体層2との接触面とが成す鋭角側の角度が、60°以上且つ70°以下に設定されている。
この実施の形態によれば、上記角度θを60°以上且つ70°以下に設定することにより、上記第1半導体層1と上記オーミック電極6との間のコンタクト抵抗のロット間でのバラツキを、±0.2Ωmm以下に低減することができる。
また、一実施の形態の窒化物半導体装置では、
上記オーミック電極6は、少なくともTi層とAl層とがこの順序で上記基板側から積層されて成るTiAl系材料の積層金属膜である。
この実施の形態によれば、TiAl系材料の積層金属膜で成る上記オーミック電極6の形成時において、上記Ti層の形成中に、または上記Ti層の形成後に、または、上記Ti層の形成前に酸素を供給することにより、上記オーミック電極6中の酸素濃度を1×1016cm-3以上且つ1×1020cm-3以下にすることができ、上記第1半導体層1と上記オーミック電極6とのコンタクト抵抗のさらなる低減を図ることができる。
また、この発明の窒化物半導体装置の製造方法は、
基板上に、窒化物半導体からなる第1半導体層1と、上記第1半導体層1とヘテロ界面4を形成する窒化物半導体からなる第2半導体層2とを順に積層して、窒化物半導体層を形成するステップと、
エッチングによって、上記第2半導体層2を貫通して上記第1半導体層1の上側の一部まで到達する凹部7を形成するステップと、
上記窒化物半導体層上に、TiAl系材料から成る金属膜10を、スパッタリングによって形成するステップと、
上記金属膜10をエッチングして、上記凹部7内に少なくとも一部が埋め込まれたオーミック電極6を形成するステップと、
上記オーミック電極6が形成された上記基板に対してアニールを行うステップと
を含み、
上記凹部7を形成するステップにおいては、上記へテロ界面4と上記凹部7の側壁とが成す鋭角側の角度が、60°以上且つ85°以下になるように設定される
ことを特徴としている。
上記構成によれば、上記第1半導体層1と上記第2半導体層2とのへテロ界面4と、上記凹部7の側壁とが成す鋭角側の角度を、60°以上且つ85°以下に設定している。したがって、上記ヘテロ界面4と、上記オーミック電極6における上記第2半導体層2との接触面とが成す鋭角側の角度を、60°以上且つ85°以下にできる。その結果、上記第1半導体層1と上記オーミック電極6との間のコンタクト抵抗を低減することができる。
1…アンドープGaN層(第1半導体層)、
2…アンドープAlGaN層(第2半導体層)、
3…窒化物半導体層、
4…ヘテロ界面、
5…二次元電子層、
6…オーミック電極、
7…オーミックリセス部、
8…絶縁膜、
9…フォトレジスト、
10…積層金属膜。
この発明は、窒化物半導体装置および窒化物半導体装置の製造方法に関する。
従来、異なる窒化物半導体からなる電子走行層と電子供給層とのヘテロ界面に形成された二次元電子ガスをチャネルとする半導体装置として、特開2007‐53185号公報(特許文献1)に開示されたものがある。
この半導体装置においては、オーミック電極を、その基板の主面側の端部が、上記電子供給層の上面からこの電子供給層を貫通して上記へテロ界面以上の深さであって、且つ上記電子走行層を貫通しない深さに配置するようにしている。こうして、オーミック電極をヘテロ界面未満の深さに配置した場合に比して、上記オーミック電極と上記電子走行層との間のコンタクト抵抗を低減するようにしている。
さらに、上記半導体装置においては、上記オーミック電極の表面の接平面と、上記ヘテロ界面の延在する面とのなす角度の鋭角側を、0°より大きく、且つ56°以下の角度に設定することによって、上記オーミック電極と上記電子走行層との間のコンタクト抵抗をさらに低減するようにしている。
しかしながら、上記従来の特許文献1に開示された半導体装置においては、実際に上記構造のオーミック電極を形成したところ、上記オーミック電極の表面の接平面と上記ヘテロ界面の延在する面とのなす角度が0°より大きく、且つ56°以下であっても、十分に低いコンタクト抵抗を得ることができないという問題がある。
特開2007‐53185号公報
そこで、この発明の課題は、オーミック電極と窒化物半導体層とのコンタクト抵抗を低減できる窒化物半導体装置および窒化物半導体装置の製造方法を提供することにある。
上記課題を解決するため、この発明の窒化物半導体装置は、
基板と、
上記基板上に形成された窒化物半導体からなると共に、アンドープ層である第1半導体層と、
上記第1半導体層上に積層されると共に、上記第1半導体層とヘテロ界面を形成する窒化物半導体からなると共に、アンドープ層である第2半導体層と、
上記第1半導体層における上記第2半導体層とのヘテロ界面に形成された二次元電子ガスの層である二次元電子層と、
上記第2半導体層を貫通して上記第1半導体層の上側の一部まで到達するように形成された凹部と、
上記凹部内に少なくとも一部が埋め込まれたオーミック電極と
を備え、
上記へテロ界面と、上記凹部内に一部が埋め込まれた上記オーミック電極における上記第2半導体層との接触面とが成す鋭角側の角度が、60°以上且つ85°以下に設定されている
ことを特徴としている。
また、一実施の形態の窒化物半導体装置では、
上記へテロ界面と、上記オーミック電極における上記第2半導体層との接触面とが成す鋭角側の角度が、60°以上且つ75°以下に設定されている。
また、一実施の形態の窒化物半導体装置では、
上記へテロ界面と、上記オーミック電極における上記第2半導体層との接触面とが成す鋭角側の角度が、60°以上且つ70°以下に設定されている。
また、一実施の形態の窒化物半導体装置では、
上記オーミック電極は、少なくともTi層とAl層とがこの順序で上記基板側から積層されて成るTiAl系材料の積層金属膜である。
また、この発明の窒化物半導体装置の製造方法は、
基板上に、窒化物半導体からなると共に、アンドープ層である第1半導体層と、上記第1半導体層とヘテロ界面を形成する窒化物半導体からなると共に、アンドープ層である第2半導体層とを順に積層して、窒化物半導体層を形成するステップと、
エッチングによって、上記第2半導体層を貫通して上記第1半導体層の上側の一部まで到達する凹部を形成するステップと、
上記窒化物半導体層上に、TiAl系材料から成る金属膜を、スパッタリングによって形成するステップと、
上記金属膜をエッチングして、上記凹部内に少なくとも一部が埋め込まれたオーミック電極を形成するステップと、
上記オーミック電極が形成された上記基板に対してアニールを行うステップと
を含み、
上記凹部を形成するステップにおいては、上記へテロ界面と上記凹部の側壁とが成す鋭角側の角度が、60°以上且つ85°以下になるように設定される
ことを特徴としている。
以上より明らかなように、この発明の窒化物半導体装置あるいは窒化物半導体装置の製造方法では、上記第1半導体層と上記第2半導体層とのヘテロ界面と、上記凹部内に一部が埋め込まれた上記オーミック電極における上記第2半導体層との接触面とが成す鋭角側の角度を、60°以上且つ85°以下になるようにしている。したがって、上記第1半導体層を含む窒化物半導体層と上記オーミック電極との間のコンタクト抵抗を低減することができる。
この発明の窒化物半導体装置における断面図である。 この発明の窒化物半導体装置の製造方法における一工程での断面図である。 図2に続く工程での断面図である。 図3に続く工程での断面図である。 図4に続く工程での断面図である。 図5に続く工程での断面図である。 リセス角度とコンタクト抵抗値との関係を示す図である。 リセス角度とコンタクト抵抗のウエハ面内でのバラツキとの関係を示す図である。 リセス角度とコンタクト抵抗のロット間でのバラツキとの関係を示す図である。
以下、この発明を図示の実施の形態により詳細に説明する。
・第1実施の形態
図1は、本実施の形態の窒化物半導体装置における断面図である。
この窒化物半導体装置は、図1に示すように、Si基板(図示せず)上に、上記第1半導体層の一例としてのアンドープGaN層1と、上記第2半導体層の一例としてのアンドープAlGaN層2とを積層して、窒化物半導体層3を形成している。その際に、アンドープGaN層1におけるアンドープAlGaN層2とのヘテロ界面4に、2DEG(二次元電子ガス)が分布する層である二次元電子層5が発生する。
尚、上記Si基板とアンドープGaN層(第1半導体層)1との間にバッファ層を形成してもよい。あるいは、アンドープGaN層(第1半導体層)1とアンドープAlGaN層(第2半導体層)2との間にヘテロ改善層を形成してもよい。
上記AlGaN層2上に、互いに間隔を空けて2つのオーミック電極6を形成している。その場合、AlGaN層2におけるオーミック電極6を形成する場所には、電子供給層であるAlGaN層2を貫通して電子走行層であるGaN層1の上側の一部に達する凹部7を形成する。ここで、この凹部7をオーミックリセス部7と呼ぶことにする。そして、オーミックリセス部7にオーミック電極6の少なくとも一部が埋め込まれた構造を有している。
その場合に、上記へテロ界面4と、オーミックリセス部7に埋め込まれたオーミック電極6におけるAlGaN層2との接触面とが成す鋭角側の角度θが、60°以上且つ85°以下に設定されている。
そして、上記オーミック電極6が形成された領域を除くAlGaN層2上に、AlGaN層2を保護するために、SiNからなる絶縁膜8を形成している。尚、絶縁膜8は、SiNに限らず、SiOやAl等で形成してもよい。
以下、上記構成を有する窒化物半導体装置の製造方法について、図2〜図6にしたがって説明する。
先ず、図2に示すように、MOCVD(Metal Organic Chemical Vapor Deposition:有機金属気相成長)法により、Si基板(図示せず)上に、アンドープAlGaNバッファ層(図示せず)、アンドープGaN層1、および、アンドープAlGaN層2を順に形成する。その場合、アンドープGaN層1の厚さを例えば1μm、アンドープAlGaN層2の厚さを例えば30nmとする。このGaN層1とAlGaN層2とが窒化物半導体層3を構成する。
次に、上記AlGaN層2上に絶縁膜8(例えばSiN)を例えばプラズマCVD(Chemical Vapor Deposition:化学的気相成長))法によって、膜厚200nmで成膜する。図2において、5は、GaN層1におけるAlGaN層2とのヘテロ界面4に形成される二次元電子ガス(2DEG)の層である二次元電子層である。
次に、図3に示すように、上記絶縁膜8上にフォトレジスト9を塗布してパターニングした後、ウェットエッチングによって、オーミック電極を形成すべき領域の絶縁膜8を除去する。
次に、図4に示すように、図3で形成されたレジストパターン9を用いて、ドライエッチングによって、窒化物半導体層3のオーミック電極を形成すべき部分を除去して、AlGaN層2を貫通してGaN層1の上側の一部に至るオーミックリセス部7を形成する。ここで、オーミックリセス部7の深さは、AlGaN層2の表面から二次元電子層5における2DEGの濃度ピークまでの深さ以上であればよく、例えば50nmとする。
その場合、上記へテロ界面4とオーミックリセス部7の側壁とが形成する鋭角側の角度θが、60°以上且つ85°以下となるようにする。この角度制御は、ドライエッチング条件(ガス組成,ガス圧力およびプラズマ生成条件等)を調整してエッチングの異方性を制御することによって可能である。
そして、上記レジストパターン9を剥離した後、例えば500℃〜850℃の温度でアニールを行う。
次に、図5に示すように、上記絶縁膜8上およびオーミックリセス部7内に、スパッタリングによってTi/Al/TiNを積層して、オーミック電極となる積層金属膜10を形成する。ここで、上記TiN層は、後工程から上記Ti/Al層を保護するためのキャップ層である。
尚、上記積層金属膜10のスパッタ時における上記Ti層のスパッタリング中に、チャンバー内に酸素を流すことによって、形成されるオーミック電極6中の酸素濃度を1×1016cm-3以上且つ1×1020cm-3以下にする。あるいは、積層金属膜10のスパッタ時における上記Ti層のスパッタリング後に、当該Ti層の表面に対して酸素プラズマ処理を行うことによって、形成されるオーミック電極6中の酸素濃度を1×1016cm-3以上且つ1×1020cm-3以下にする。あるいは、積層金属膜10のスパッタ前にチャンバー内に酸素を流すことにより、形成されるオーミック電極6中の酸素濃度を1×1016cm-3以上且つ1×1020cm-3以下にしてもよい。こうすることによって、窒化物半導体層3のアンドープGaN層1とオーミック電極6とのコンタクト抵抗のさらなる低減を図ることができる。
次に、図6に示すように、上記積層金属膜10に対して通常のフォトリソグラフィおよびドライエッチングを行って、オーミック電極6のパターンを形成する。その場合、オーミック電極6の一部が、アンドープAlGaN層2(第2半導体層)の上面まで延在している構造とすることが望ましい。
本窒化物半導体装置によって電界効果型トランジスタ(HEMT)を形成する場合には、2つのオーミック電極6のうちの何れか一方がソース電極(図示せず)となり、他方がドレイン電極(図示せず)となる。その場合に、オーミック電極6の一部がアンドープAlGaN層2の上面まで延在した構造になっていない場合には、上記ドレイン電極として機能するオーミック電極6での高電界により二次元電子層5の空乏化が大きくなり、コンタクト抵抗の増大に繋がるためである。本実施の形態の場合には、オーミック電極6がアンドープAlGaN層2の上面に0.25μm程度の長さで延在している構造になっている。
次に、上記オーミック電極6が形成された基板を、例えば400℃以上且つ500℃以下の温度で10分以上アニールすることによって、二次元電子層5とオーミック電極6との間にオーミックコンタクトが得られる。その場合、500℃よりも高温でアニールした場合に比べて、コンタクト抵抗を大幅に低減することができる。また、400℃以上且つ500℃以下の低温でアニールすることによって、絶縁膜8の特性に悪影響を与えることがない。
上述したように、本窒化物半導体装置によって電界効果型トランジスタを形成する場合には、2つのオーミック電極6が上記ソース電極と上記ドレイン電極となり、後の工程で2つのオーミック電極6の間にTiNあるいはWN等からなるゲート電極(図示せず)が形成される。
以上のごとく、本実施の形態における窒化物半導体装置の製造方法によれば、上記へテロ界面4とオーミックリセス部7の側壁とが形成する鋭角側の角度θを、60°以上且つ85°以下となるようにすることができ、へテロ界面4とオーミック電極6におけるAlGaN層2との接触面とが成す鋭角側の角度θを、60°以上且つ85°以下に設定することが可能になる。これによって、上記アニール後における窒化物半導体層3のアンドープGaN層1とオーミック電極6とのコンタクト抵抗を低減することができるのである。
発明者らは、上記へテロ界面4とオーミックリセス部7の側壁とが成す鋭角側の角度θを、上記ドライエッチング条件を調整することによって様々な角度に設定した場合における、上記角度(リセス角度)θと上記コンタクト抵抗値との関係を調査した。その結果を図7に示す。図7において、縦軸は上記コンタクト抵抗Rc[Ωmm]であり、横軸はリセス角度θ[°]である。
図7から分かるように、上記へテロ界面4とオーミックリセス部7の側壁とが成す鋭角側の角度(リセス角度)θを60°以上且つ85°以下とした場合に、上記コンタクト抵抗Rcを1Ωmm以下に低減することができる。
窒化物半導体装置のオーミックコンタクトに関するメカニズムについては、未だ不明な点もある。しかしながら、図7の結果が得られた理由としては、例えば、以下のように考えられる。
すなわち、上記リセス角度θを60°以上且つ85°以下とした場合には、オーミックリセス部7の側壁の傾斜が急になるため、アンドープAlGaN層2(第2半導体層)が上記Ti/Al/TiN(オーミックメタル)と接触する近傍において、アンドープAlGaN層2の厚さはへテロ界面4からアンドープAlGaN層2の上面までとなる。
これに対して、上記リセス角度θを60°よりも小さくした場合には、オーミックリセス部7の側壁の傾斜が緩やかになるために、アンドープAlGaN層2が上記Ti/Al/TiNと接触する近傍において、アンドープAlGaN層2の厚さはへテロ界面4から上記Ti/Al/TiNとの接触面(傾斜面)までとなる。
その結果、上記リセス角度θを60°以上且つ85°以下とした場合の方が、アンドープAlGaN層2が上記Ti/Al/TiN(オーミックメタル)と接触する近傍におけるアンドープAlGaN層2の厚さを厚くでき、そのために二次元電子層5の電子ガス濃度が高くなり、コンタクト抵抗が低減できたのではないかと考えられる。
・第2実施の形態
本実施の形態は、上記第1実施の形態で図4に示すオーミックリセス部7を形成する工程において、オーミックリセス部7を形成する際に、へテロ界面4とオーミックリセス部7の側壁とが成す鋭角側の角度である上記リセス角度θが、60°以上且つ75°以下になるように設定したものである。尚、その他の工程は、上記第1実施の形態の場合と同様である。
発明者らは、上記リセス角度θを、ドライエッチング条件(ガス組成,ガス圧力,プラズマ生成条件等)を調整することによって様々な角度に設定し場合における、上記リセス角度θと上記コンタクト抵抗Rcのウエハ面内でのバラツキσとの関係を調査した。その結果を図8に示す。
図8から分かるように、上記リセス角度θを60°以上且つ75°以下とした場合に、コンタクト抵抗Rcのウエハ面内でのバラツキσを、±0.2Ωmm以下に低減することができる。すなわち、本実施の形態のごとく、リセス角度θを、特に60°以上且つ75°以下とすることは、コンタクト抵抗Rcのウエハ面内でのバラツキσを低減するためには有効なのである。
・第3実施の形態
本実施の形態は、上記第1実施の形態で図4に示すオーミックリセス部7を形成する工程において、オーミックリセス部7を形成する際に、上記リセス角度θが60°以上且つ70°以下になるように設定したものである。尚、その他の工程は、上記第1実施の形態の場合と同様である。
発明者らは、上記リセス角度θを、ドライエッチング条件(ガス組成,ガス圧力,プラズマ生成条件等)を調整することによって様々な角度に設定し場合における、上記リセス角度θと上記コンタクト抵抗Rcのロット間でのバラツキσとの関係を調査した。その結果を図9に示す。
図9から分かるように、上記リセス角度θを60°以上且つ70°以下とした場合に、コンタクト抵抗Rcのロット間でのバラツキσを、±0.2Ωmm以下に低減することができる。すなわち、本実施の形態のごとく、リセス角度θを、特に60°以上且つ70°以下とすることは、コンタクト抵抗Rcのロット間でのバラツキσを低減するためには有効なのである。
尚、上記第1〜第3実施の形態における窒化物半導体装置の製造方法においては、上記絶縁膜8におけるオーミック電極6を形成すべき領域を、ウェットエッチングにより除去している。しかしながら、この発明はこれに限定するものではなく、絶縁膜8におけるオーミック電極を形成すべき領域をドライエッチングによって除去し、その後オーミック電極を形成すべき領域のAlGaN層2およびGaN層1をドライエッチングによって除去することにより、オーミックリセス部7を形成してもよい。
また、上記第1〜第3実施の形態における窒化物半導体装置の製造方法においては、上記Ti/Al/TiNを積層してオーミック電極6を形成している。しかしながら、この発明はこれに限定するものではなく、TiN層はなくてもよく、また、上記Ti/Alを積層した後に、その上にAu,Ag,Pt等を積層してもよい。
また、上記第1〜第3実施の形態においては、上記Si基板を用いた窒化物半導体装置について説明したが、Si基板に限らず、サファイヤ基板やSiC基板を用いてもよい。また、サファイヤ基板やSiC基板上に窒化物半導体層を成長させてもよいし、GaN基板にAlGaN層を成長させた場合等のように、窒化物半導体からなる基板上に窒化物半導体層を成長させてもよい。また、基板と窒化物半導体層との間にバッファ層を形成してもよいし、窒化物半導体層3におけるアンドープGaN層(第1半導体層)1とアンドープAlGaN層(第2半導体層)2との間にヘテロ改善層を形成してもよい。
また、上記第1〜第3実施の形態の窒化物半導体装置における窒化物半導体は、AlxInyGa1−x−yN(x≦0,y≦0,0≦x+y≦1)で表される組成であればよい。
上述のように、上記各実施の形態においては、この発明の具体的な実施の形態について説明したが、この発明は上記実施の形態に限定されるものではなく、この発明の範囲内で種々変更して実施することができる。
以上のごとく、この発明の窒化物半導体装置は、
基板と、
上記基板上に形成された窒化物半導体からなる第1半導体層1と、
上記第1半導体層1上に積層されると共に、上記第1半導体層1とヘテロ界面4を形成する窒化物半導体からなる第2半導体層2と、
上記第1半導体層1における上記第2半導体層2とのヘテロ界面4に形成された二次元電子ガスの層である二次元電子層5と、
上記第2半導体層2を貫通して上記第1半導体層1の上側の一部まで到達するように形成された凹部7と、
上記凹部7内に少なくとも一部が埋め込まれたオーミック電極6と
を備え、
上記へテロ界面4と、上記凹部7に一部が埋め込まれた上記オーミック電極6における上記第2半導体層2との接触面とが成す鋭角側の角度が、60°以上且つ85°以下に設定されている
ことを特徴としている。
上記構成によれば、上記第1半導体層1と第2半導体層2とのヘテロ界面4と、上記凹部7に一部が埋め込まれた上記オーミック電極6における上記第2半導体層2との接触面とが成す鋭角側の角度を、60°以上且つ85°以下に設定している。したがって、図7に示すように、上記第1半導体層1と上記オーミック電極6との間のコンタクト抵抗を低減することができる。
また、一実施の形態の窒化物半導体装置では、
上記へテロ界面4と、上記オーミック電極6における上記第2半導体層2との接触面とが成す鋭角側の角度が、60°以上且つ75°以下に設定されている。
この実施の形態によれば、上記角度θを60°以上且つ75°以下に設定することにより、上記第1半導体層1と上記オーミック電極6との間のコンタクト抵抗のウエハ面内でのバラツキを、±0.2Ωmm以下に低減することができる。
また、一実施の形態の窒化物半導体装置では、
上記へテロ界面4と、上記オーミック電極6における上記第2半導体層2との接触面とが成す鋭角側の角度が、60°以上且つ70°以下に設定されている。
この実施の形態によれば、上記角度θを60°以上且つ70°以下に設定することにより、上記第1半導体層1と上記オーミック電極6との間のコンタクト抵抗のロット間でのバラツキを、±0.2Ωmm以下に低減することができる。
また、一実施の形態の窒化物半導体装置では、
上記オーミック電極6は、少なくともTi層とAl層とがこの順序で上記基板側から積層されて成るTiAl系材料の積層金属膜である。
この実施の形態によれば、TiAl系材料の積層金属膜で成る上記オーミック電極6の形成時において、上記Ti層の形成中に、または上記Ti層の形成後に、または、上記Ti層の形成前に酸素を供給することにより、上記オーミック電極6中の酸素濃度を1×1016cm-3以上且つ1×1020cm-3以下にすることができ、上記第1半導体層1と上記オーミック電極6とのコンタクト抵抗のさらなる低減を図ることができる。
また、この発明の窒化物半導体装置の製造方法は、
基板上に、窒化物半導体からなる第1半導体層1と、上記第1半導体層1とヘテロ界面4を形成する窒化物半導体からなる第2半導体層2とを順に積層して、窒化物半導体層を形成するステップと、
エッチングによって、上記第2半導体層2を貫通して上記第1半導体層1の上側の一部まで到達する凹部7を形成するステップと、
上記窒化物半導体層上に、TiAl系材料から成る金属膜10を、スパッタリングによって形成するステップと、
上記金属膜10をエッチングして、上記凹部7内に少なくとも一部が埋め込まれたオーミック電極6を形成するステップと、
上記オーミック電極6が形成された上記基板に対してアニールを行うステップと
を含み、
上記凹部7を形成するステップにおいては、上記へテロ界面4と上記凹部7の側壁とが成す鋭角側の角度が、60°以上且つ85°以下になるように設定される
ことを特徴としている。
上記構成によれば、上記第1半導体層1と上記第2半導体層2とのへテロ界面4と、上記凹部7の側壁とが成す鋭角側の角度を、60°以上且つ85°以下に設定している。したがって、上記ヘテロ界面4と、上記オーミック電極6における上記第2半導体層2との接触面とが成す鋭角側の角度を、60°以上且つ85°以下にできる。その結果、上記第1半導体層1と上記オーミック電極6との間のコンタクト抵抗を低減することができる。
1…アンドープGaN層(第1半導体層)、
2…アンドープAlGaN層(第2半導体層)、
3…窒化物半導体層、
4…ヘテロ界面、
5…二次元電子層、
6…オーミック電極、
7…オーミックリセス部、
8…絶縁膜、
9…フォトレジスト、
10…積層金属膜。

Claims (5)

  1. 基板と、
    上記基板上に形成された窒化物半導体からなる第1半導体層(1)と、
    上記第1半導体層(1)上に積層されると共に、上記第1半導体層(1)とヘテロ界面(4)を形成する窒化物半導体からなる第2半導体層(2)と、
    上記第1半導体層(1)における上記第2半導体層(2)とのヘテロ界面(4)に形成された二次元電子ガスの層である二次元電子層(5)と、
    上記第2半導体層(2)を貫通して上記第1半導体層(1)の上側の一部まで到達するように形成された凹部(7)と、
    上記凹部(7)内に少なくとも一部が埋め込まれたオーミック電極(6)と
    を備え、
    上記へテロ界面(4)と、上記凹部(7)内に一部が埋め込まれた上記オーミック電極(6)における上記第2半導体層(2)との接触面とが成す鋭角側の角度が、60°以上且つ85°以下に設定されている
    ことを特徴とする窒化物半導体装置。
  2. 請求項1に記載の窒化物半導体装置において、
    上記へテロ界面(4)と、上記オーミック電極(6)における上記第2半導体層(2)との接触面とが成す鋭角側の角度が、60°以上且つ75°以下に設定されている
    ことを特徴とする窒化物半導体装置。
  3. 請求項1または請求項2に記載の窒化物半導体装置において、
    上記へテロ界面(4)と、上記オーミック電極(6)における上記第2半導体層(2)との接触面とが成す鋭角側の角度が、60°以上且つ70°以下に設定されている
    ことを特徴とする窒化物半導体装置。
  4. 請求項1から請求項3までの何れか一つに記載の窒化物半導体装置において、
    上記オーミック電極(6)は、少なくともTi層とAl層とがこの順序で上記基板側から積層されて成るTiAl系材料の積層金属膜である
    ことを特徴とする窒化物半導体装置。
  5. 基板上に、窒化物半導体からなる第1半導体層(1)と、上記第1半導体層(1)とヘテロ界面(4)を形成する窒化物半導体からなる第2半導体層(2)とを順に積層して、窒化物半導体層を形成するステップと、
    エッチングによって、上記第2半導体層(2)を貫通して上記第1半導体層(1)の上側の一部まで到達する凹部(7)を形成するステップと、
    上記窒化物半導体層上に、TiAl系材料から成る金属膜(10)を、スパッタリングによって形成するステップと、
    上記金属膜(10)をエッチングして、上記凹部(7)内に少なくとも一部が埋め込まれたオーミック電極(6)を形成するステップと、
    上記オーミック電極(6)が形成された上記基板に対してアニールを行うステップと
    を含み、
    上記凹部(7)を形成するステップにおいては、上記へテロ界面(4)と上記凹部(7)の側壁とが成す鋭角側の角度が、60°以上且つ85°以下になるように設定される
    ことを特徴とする窒化物半導体装置の製造方法。
JP2015506687A 2013-03-19 2014-03-05 窒化物半導体装置および窒化物半導体装置の製造方法 Pending JPWO2014148255A1 (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2013057045 2013-03-19
JP2013057045 2013-03-19
PCT/JP2014/055595 WO2014148255A1 (ja) 2013-03-19 2014-03-05 窒化物半導体装置および窒化物半導体装置の製造方法

Publications (1)

Publication Number Publication Date
JPWO2014148255A1 true JPWO2014148255A1 (ja) 2017-02-16

Family

ID=51579944

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2015506687A Pending JPWO2014148255A1 (ja) 2013-03-19 2014-03-05 窒化物半導体装置および窒化物半導体装置の製造方法

Country Status (4)

Country Link
US (1) US20160013305A1 (ja)
JP (1) JPWO2014148255A1 (ja)
CN (1) CN105074876A (ja)
WO (1) WO2014148255A1 (ja)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2012106706A2 (en) * 2011-02-04 2012-08-09 University Of Pittsburgh - Of The Commonwealth System Of Higher Education Hybrid physical-virtual reality simulation for clinical training capable of providing feedback to a physical anatomic model
US10141438B2 (en) * 2016-03-07 2018-11-27 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor structure and manufacturing method thereof
TWI596509B (zh) * 2016-08-11 2017-08-21 拓景科技股份有限公司 虛擬實境環境中之特定資訊展示方法及系統,及其相關電腦程式產品
WO2021246227A1 (ja) * 2020-06-01 2021-12-09 ヌヴォトンテクノロジージャパン株式会社 半導体装置および半導体装置の製造方法
US12040368B2 (en) 2020-11-30 2024-07-16 Innoscience (suzhou) Semiconductor Co., Ltd. Semiconductor device and manufacturing method thereof
TWI762346B (zh) * 2021-06-04 2022-04-21 瑞礱科技股份有限公司 一種iii族氮化物半導體元件之歐姆接觸製造方法
WO2023189048A1 (ja) * 2022-03-29 2023-10-05 ローム株式会社 窒化物半導体装置

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009188215A (ja) * 2008-02-06 2009-08-20 Toyoda Gosei Co Ltd オーミック電極形成方法、電界効果トランジスタの製造方法、および電界効果トランジスタ
JP2011210751A (ja) * 2010-03-26 2011-10-20 Nec Corp Iii族窒化物半導体素子、iii族窒化物半導体素子の製造方法、および電子装置

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6412580A (en) * 1987-07-07 1989-01-17 Nec Corp Hetero-junction field-effect transistor
GB2303963B (en) * 1995-07-31 1997-08-06 Toshiba Cambridge Res Center Semiconductor device
WO2006038390A1 (ja) * 2004-09-30 2006-04-13 Sanken Electric Co., Ltd. 半導体装置
US7462891B2 (en) * 2005-09-27 2008-12-09 Coldwatt, Inc. Semiconductor device having an interconnect with sloped walls and method of forming the same
JP2007329350A (ja) * 2006-06-08 2007-12-20 Matsushita Electric Ind Co Ltd 半導体装置
JP5261945B2 (ja) * 2007-02-23 2013-08-14 サンケン電気株式会社 電界効果半導体装置及びその製造方法
JP5233174B2 (ja) * 2007-06-08 2013-07-10 サンケン電気株式会社 半導体装置
JPWO2010021099A1 (ja) * 2008-08-22 2012-01-26 パナソニック株式会社 電界効果トランジスタ
JP4700125B2 (ja) * 2009-07-30 2011-06-15 住友電気工業株式会社 半導体装置およびその製造方法
JP4737471B2 (ja) * 2009-10-08 2011-08-03 住友電気工業株式会社 半導体装置およびその製造方法
JP5625314B2 (ja) * 2009-10-22 2014-11-19 サンケン電気株式会社 半導体装置
US8264047B2 (en) * 2010-05-10 2012-09-11 Infineon Technologies Austria Ag Semiconductor component with a trench edge termination
JP5596495B2 (ja) * 2010-10-29 2014-09-24 パナソニック株式会社 半導体装置

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009188215A (ja) * 2008-02-06 2009-08-20 Toyoda Gosei Co Ltd オーミック電極形成方法、電界効果トランジスタの製造方法、および電界効果トランジスタ
JP2011210751A (ja) * 2010-03-26 2011-10-20 Nec Corp Iii族窒化物半導体素子、iii族窒化物半導体素子の製造方法、および電子装置

Also Published As

Publication number Publication date
US20160013305A1 (en) 2016-01-14
WO2014148255A1 (ja) 2014-09-25
CN105074876A (zh) 2015-11-18

Similar Documents

Publication Publication Date Title
US10229978B2 (en) Semiconductor device and manufacturing method thereof
WO2014148255A1 (ja) 窒化物半導体装置および窒化物半導体装置の製造方法
TWI512993B (zh) 電晶體與其形成方法與半導體元件
JP5166576B2 (ja) GaN系半導体素子の製造方法
JP2014045174A (ja) 窒化物半導体装置
WO2014003047A1 (ja) 窒化物半導体装置の電極構造およびその製造方法並びに窒化物半導体電界効果トランジスタ
TW202044356A (zh) 半導體裝置的製作方法
WO2013153927A1 (ja) 窒化物半導体装置
JP5236787B2 (ja) 窒化物半導体装置およびその製造方法
JP5750382B2 (ja) 窒化物半導体装置
JP6255508B2 (ja) 窒化物半導体装置
TWI693716B (zh) 半導體裝置及其製造方法
JP5917990B2 (ja) 窒化物半導体装置
WO2014167876A1 (ja) 窒化物半導体装置
JP6804690B2 (ja) 半導体装置
WO2014129245A1 (ja) 窒化物半導体装置
JP2013222800A (ja) 窒化物半導体装置およびその製造方法
JP5220904B2 (ja) GaN系化合物半導体装置
JP2018160668A (ja) 窒化物半導体装置
JP6018809B2 (ja) 窒化物半導体装置
TWI740058B (zh) 半導體裝置及其製造方法
JP5329606B2 (ja) 窒化物半導体装置の製造方法
WO2013125589A1 (ja) 窒化物半導体装置およびその製造方法

Legal Events

Date Code Title Description
A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20161213