JPWO2009034749A1 - シフトレジスタ - Google Patents

Abstract

シフトレジスタ１０の単位回路１１に、トランジスタＴ１、Ｔ２、容量Ｃ１で構成したブートストラップ回路と、トランジスタＴ３、Ｔ４と、リセット信号生成回路１２を設ける。リセット信号生成回路１２は、ハイレベル期間が重複しない２相のクロック信号ＣＫ、ＣＫＢを用いて、通常時はハイレベルで、入力信号ＩＮがハイレベルになるとローレベルに変化するリセット信号を生成する。リセット信号がハイレベルである間に、トランジスタＴ３、Ｔ４によって、節点Ｎ１のディスチャージと出力信号ＯＵＴのプルダウンが行われる。これにより、貫通電流を流さずに通常時は出力信号ＯＵＴをローレベルに固定する低消費電力のシフトレジスタが得られる。

Description

本発明は、シフトレジスタに関し、特に、表示装置や撮像装置の駆動回路などに好適に使用されるシフトレジスタに関する。

アクティブマトリクス型の表示装置は、２次元状に配置された画素回路を行単位で選択し、選択した画素回路に表示データに応じた電圧を書き込むことにより、画像を表示する。画素回路を行単位で選択するためには、走査信号線駆動回路として、クロック信号に基づき出力信号を順にシフトするシフトレジスタが用いられる。また、点順次駆動を行う表示装置では、データ信号線駆動回路の内部に同様のシフトレジスタが設けられる。

液晶表示装置などでは、画素回路内のＴＦＴ（Thin Film Transistor）を形成するための製造プロセスを用いて、画素回路の駆動回路を画素回路と一体に形成することがある。この場合には、製造コストを削減するために、シフトレジスタを含む駆動回路をＴＦＴと同じ導電型のトランジスタで形成することが好ましい。また、シフトレジスタに与えるクロック信号の本数を多くすると、クロック配線用のレイアウト面積や消費電力などが増加する。このような背景から、同一導電型のトランジスタを用いて、２相のクロック信号に基づき動作するシフトレジスタを構成することが必要とされている。

Ｎチャネル型トランジスタで構成されたシフトレジスタでは、クロック信号をそのままの電圧レベルで出力するために、図３３に示すブートストラップ回路が使用される。図３３に示す回路では、入力信号ＩＮがハイレベルになると、節点Ｎ１は電位（ＶＤＤ−Ｖｔｈ）（ただし、ＶＤＤは電源電圧、ＶｔｈはトランジスタＴ１の閾値電圧）にプリチャージされ、トランジスタＴ２はオン状態になる。その後に入力信号ＩＮがローレベルになると、節点Ｎ１はフローティング状態になるが、トランジスタＴ２はオン状態を保つ。

この状態でクロック信号ＣＫがローレベルからハイレベルに変化すると、トランジスタＴ２のゲート端子とソース端子の間に設けられた容量Ｃ１の作用によって、節点Ｎ１の電位はＶＤＤよりも高くなる（ブートストラップ効果）。このため、最大電圧がＶＤＤであるクロック信号ＣＫはトランジスタＴ２を電圧降下なく通過し、出力端子ＯＵＴからはクロック信号ＣＫがそのままの電圧レベルで出力される。

図３３に示す回路を用いて表示装置などに使用されるシフトレジスタを構成するためには、節点Ｎ１をディスチャージする機能と出力信号ＯＵＴをプルダウンする機能とを追加する必要がある。この点に関し、従来から以下の技術が知られている。特許文献１には、図３４に示すように、トランジスタＱ１１を用いて後段回路の出力信号に基づき節点Ｎ１をディスチャージし、トランジスタＱ１２を用いてクロック信号ＣＫ２に基づき出力信号ＯＵＴをプルダウンすることが記載されている。特許文献２には、図３５に示すように、後段回路の出力信号ＣＴに基づき、トランジスタＱ２１を用いて節点Ｎ１をディスチャージすると共に、トランジスタＱ２２、Ｑ２３を用いて出力信号ＯＵＴをプルダウンすることが記載されている。
日本国特開２００１−２７３７８５号公報 日本国特開２００２−２５８８１９号公報

しかしながら、図３４に示す回路では、クロック信号ＣＫ２がローレベルである間、出力端子ＯＵＴｉはフローティング状態になるので、出力信号ＯＵＴｉに混入したノイズの影響によってシフトレジスタが誤動作することがある。図３５に示す回路では、節点Ｎ２がフローティング状態になることを防止するために、プルアップ用のトランジスタＱ２４が設けられている。しかし、この回路では、入力信号ＩＮがハイレベルのときにはトランジスタＱ２４、Ｑ２５を経由して貫通電流が流れ、出力信号ＯＵＴがハイレベルのときにはトランジスタＱ２４、Ｑ２６を経由して貫通電流が流れるので、消費電力が増大する。

それ故に、本発明は、貫通電流を流すことなく、通常時は出力信号を所定レベルに固定できる低消費電力のシフトレジスタを提供することを目的とする。

本発明の第１の局面は、同一導電型のトランジスタで構成された単位回路を多段接続した構成を有し、オンレベル期間が重複しない２相のクロック信号に基づき動作するシフトレジスタであって、
前記単位回路は、
一方の導通端子に一方のクロック信号が与えられ、他方の導通端子が出力端子に接続された出力制御トランジスタと、
入力信号がオンレベルである間、前記出力制御トランジスタの制御端子にオン電圧を与えるプリチャージ回路と、
前記２相のクロック信号を用いて通常時はオンレベルになるリセット信号を生成し、前記入力信号がオンレベルになると前記リセット信号をオフレベルに変化させるリセット信号生成回路と、
前記リセット信号がオンレベルである間、前記出力制御トランジスタの制御端子にオフ電圧を与えるディスチャージ回路とを備える。

本発明の第２の局面は、本発明の第１の局面において、
前記単位回路は、前記リセット信号がオンレベルである間、前記出力端子にオフ電圧を与える出力リセット回路をさらに備える。

本発明の第３の局面は、本発明の第１の局面において、
前記リセット信号生成回路は、
制御端子に一方のクロック信号が与えられ、一方の導通端子にオン電圧が与えられた第１のトランジスタと、
制御端子に他方のクロック信号が与えられ、一方の導通端子が前記第１のトランジスタの他方の導通端子に接続された第２のトランジスタと、
制御端子に前記入力信号が与えられ、一方の導通端子が前記第２のトランジスタの他方の導通端子に接続され、他方の導通端子にオフ電圧が与えられた第３のトランジスタとを含み、
前記第２および第３のトランジスタの接続点から前記リセット信号を出力することを特徴とする。

本発明の第４の局面は、本発明の第１の局面において、
前記単位回路は、初期化信号に従い前記リセット信号をオンレベルに固定する初期化回路をさらに備える。

本発明の第５の局面は、本発明の第１の局面において、
前記単位回路は、制御端子と一方の導通端子が前記出力制御トランジスタと同様に接続され、他方の導通端子が追加出力端子に接続された追加出力制御トランジスタをさらに備え、
前記出力端子からの出力信号が外部に出力され、前記追加出力端子からの出力信号が後段の単位回路に与えられることを特徴とする。

本発明の第６の局面は、本発明の第５の局面において、
前記単位回路は、前記リセット信号がオンレベルである間、前記追加出力端子にオフ電圧を与える追加出力リセット回路をさらに備える。

本発明の第７の局面は、２次元状に配置された複数の画素回路と、
本発明の第１〜第６の局面のいずれかに係るシフトレジスタを含んだ駆動回路とを備えた表示装置である。

本発明の第１の局面によれば、オンレベル期間が重複しない２相のクロック信号を用いて、貫通電流を流すことなくオンレベルのリセット信号を生成し、これを用いて出力制御トランジスタの制御端子にオフ電圧を与えることができる。したがって、貫通電流を流すことなく低消費電力で、通常時は出力信号を所定レベルに固定することができる。

本発明の第２の局面によれば、出力制御トランジスタの制御端子にオフ電圧を与えるときに用いたリセット信号を用いて、出力端子にオフ電圧を与えることができる。したがって、貫通電流を流すことなく低消費電力で、出力信号をオフレベルに固定することができる。

本発明の第３の局面によれば、通常時はオンレベルで、入力信号がオンレベルになるとオフレベルに変化するリセット信号を、少数のトランジスタを用いて生成することができる。

本発明の第４の局面によれば、初期化時に外部から初期化信号を与えることにより、リセット信号をオンレベルにし、すべての出力信号をオフレベルにすることができる。

本発明の第５の局面によれば、単位回路から外部への出力信号と後段の単位回路の入力信号を分離して出力することにより、シフトレジスタの誤動作を防止することができる。

本発明の第６の局面によれば、出力制御トランジスタの制御端子にオフ電圧を与えるときに用いたリセット信号を用いて、追加出力端子にオフ電圧を与えることができる。したがって、貫通電流を流すことなく低消費電力で、追加出力信号をオフレベルに固定することができる。

本発明の第７の局面によれば、低消費電力のシフトレジスタを含む駆動回路を用いて、低消費電力の表示装置を得ることができる。

本発明の第１の実施形態に係るシフトレジスタの構成を示すブロック図である。 図１に示すシフトレジスタに含まれる単位回路の回路図である。 図１に示すシフトレジスタのタイミングチャートである。 図１に示すシフトレジスタを備えた液晶表示装置の構成を示すブロック図である。 図１に示すシフトレジスタを備えた他の液晶表示装置の構成を示すブロック図である。 図１に示すシフトレジスタの初期化時のタイミングチャートである。 本発明の第２の実施形態に係るシフトレジスタの構成を示すブロック図である。 図７に示すシフトレジスタに含まれる単位回路の回路図である。 本発明の第３の実施形態に係るシフトレジスタの構成を示すブロック図である。 図９に示すシフトレジスタに含まれる単位回路の回路図である。 図９に示すシフトレジスタのタイミングチャートである。 図９に示すシフトレジスタに含まれる他の初期化回路の回路図である。 本発明の第４の実施形態に係るシフトレジスタに含まれる単位回路の回路図である。 本発明の第５の実施形態に係るシフトレジスタの構成を示すブロック図である。 図１４に示すシフトレジスタに含まれる単位回路の回路図である。 本発明の第６の実施形態に係るシフトレジスタの構成を示すブロック図である。 図１６に示すシフトレジスタに含まれる単位回路の回路図である。 図１６に示すシフトレジスタのタイミングチャートである。 本発明の第７の実施形態に係るシフトレジスタの構成を示すブロック図である。 図１９に示すシフトレジスタに含まれる単位回路の回路図である。 図１９に示すシフトレジスタのタイミングチャートである。 本発明の第８の実施形態に係るシフトレジスタの構成を示すブロック図である。 図２２に示すシフトレジスタに含まれる単位回路の回路図である。 図２２に示すシフトレジスタのタイミングチャートである。 本発明の第１変形例に係るシフトレジスタに含まれるプリチャージ回路の回路図である。 本発明の第１変形例に係るシフトレジスタに含まれる他のプリチャージ回路の回路図である。 本発明の第２変形例に係るシフトレジスタに含まれる単位回路の回路図である。 本発明の第３変形例に係るシフトレジスタに含まれる単位回路の回路図である。 本発明の第３変形例に係るシフトレジスタのタイミングチャートである。 本発明の第４変形例に係るシフトレジスタの構成を示すブロック図である。 本発明の第５変形例に係るシフトレジスタに含まれる単位回路の回路図である。 本発明の第５変形例に係るシフトレジスタのタイミングチャートである。 シフトレジスタに含まれるブートストラップ回路の回路図である。 従来のシフトレジスタの構成を示す回路図である。 従来の他のシフトレジスタの構成を示す回路図である。

符号の説明

１０、２０、３０、５０、６０、７０、８０、９０…シフトレジスタ
１１、１７、１８、１９、２１、３１、４１、５１、６１、７１、８１…単位回路
１２…リセット信号生成回路
１３、１５、１６…プリチャージ回路
２２…走査方向切替回路
３２、３３…初期化回路
８２…バッファ
１１０、１２０…液晶表示装置
１１１、１２１…画素アレイ
１１２、１２２…表示制御回路
１１３、１２３…走査信号線駆動回路
１１４、１２４…データ信号線駆動回路
１２５…サンプリングスイッチ

（第１の実施形態）
図１は、本発明の第１の実施形態に係るシフトレジスタの構成を示すブロック図である。図１に示すシフトレジスタ１０は、ｎ個（ｎは２以上の整数）の単位回路１１を多段接続して構成されている。単位回路１１は、クロック端子ＣＫ、ＣＫＢ、入力端子ＩＮおよび出力端子ＯＵＴを有する。以下、各端子経由で入出力される信号を当該端子と同じ名称で呼ぶ（例えば、クロック端子ＣＫ経由で入力される信号をクロック信号ＣＫという）。

シフトレジスタ１０には外部から、スタートパルスＳＴと２相のクロック信号ＣＫ１、ＣＫ２が供給される。スタートパルスＳＴは、１段目の単位回路１１の入力端子ＩＮに与えられる。クロック信号ＣＫ１は、奇数段目の単位回路１１のクロック端子ＣＫと偶数番目の単位回路１１のクロック端子ＣＫＢに与えられる。クロック信号ＣＫ２は、奇数段目の単位回路１１のクロック端子ＣＫＢと偶数番目の単位回路１１のクロック端子ＣＫに与えられる。単位回路１１の出力信号ＯＵＴは、出力信号ＳＲＯＵＴ１〜ＳＲＯＵＴｎとして外部に出力されると共に、後段の単位回路１１の入力端子ＩＮに与えられる。

図２は、シフトレジスタ１０に含まれる単位回路１１の回路図である。図２に示すように、単位回路１１は、同一導電型のトランジスタで構成され、７個のＮチャネル型トランジスタＴ１〜Ｔ７と３個の容量Ｃ１〜Ｃ３を含んでいる。以下、ゲート端子に与えたときにトランジスタをオン状態にする電圧（信号のレベル）をオン電圧（オンレベル）といい、ゲート端子に与えたときにトランジスタをオフ状態にする電圧（信号のレベル）をオフ電圧（オフレベル）という。Ｎチャネル型トランジスタでは、ハイ電圧がオン電圧（ハイレベルがオンレベル）、ロー電圧がオフ電圧（ローレベルがオフレベル）になり、Ｐチャネル型トランジスタではその逆になる。

トランジスタＴ１のドレイン端子には電源電圧ＶＤＤが与えられ、ゲート端子は入力端子ＩＮに接続される。トランジスタＴ１のソース端子は、トランジスタＴ２のゲート端子とトランジスタＴ４のドレイン端子に接続される。以下、この接続点を節点Ｎ１という。トランジスタＴ２のドレイン端子はクロック端子ＣＫに接続され、ソース端子は出力端子ＯＵＴとトランジスタＴ３のドレイン端子に接続される。トランジスタＴ３、Ｔ４のソース端子は接地される。

トランジスタＴ５のドレイン端子には電源電圧ＶＤＤが与えられ、トランジスタＴ５のソース端子はトランジスタＴ６のドレイン端子に接続される。トランジスタＴ６のソース端子はトランジスタＴ７のドレイン端子に接続され、トランジスタＴ７のソース端子は接地される。トランジスタＴ５〜Ｔ７のゲート端子は、それぞれ、クロック端子ＣＫ、ＣＫＢおよび入力端子ＩＮに接続される。トランジスタＴ６、Ｔ７の接続点は、トランジスタＴ３、Ｔ４のゲート端子にも接続される。以下、この接続点を節点Ｎ２といい、トランジスタＴ５、Ｔ６の接続点を節点Ｎ３という。

容量Ｃ１〜Ｃ３は、容量素子で構成される。容量Ｃ１はトランジスタＴ２のゲート端子とソース端子の間に設けられ、容量Ｃ２は節点Ｎ３と接地の間に設けられ、容量Ｃ３は節点Ｎ２と接地の間に設けられる。容量Ｃ１はブートストラップ容量として機能し、容量Ｃ２、Ｃ３はチャージポンプ容量として機能する。以下、容量Ｃ２、Ｃ３の容量値は等しいとする。

単位回路１１では、トランジスタＴ５〜Ｔ７と容量Ｃ２、Ｃ３はリセット信号生成回路１２を形成し、トランジスタＴ１〜Ｔ４は、それぞれ、プリチャージ回路１３、出力制御トランジスタ、出力リセット回路、ディスチャージ回路として機能する。トランジスタＴ２は、ゲート端子電位に応じて、クロック信号ＣＫを出力端子ＯＵＴから出力するか否かを切り替える。トランジスタＴ１は、入力信号ＩＮがハイレベルである間、節点Ｎ１（トランジスタＴ２のゲート端子）にハイ電圧を与える。リセット信号生成回路１２は、通常時はハイレベルで、入力信号ＩＮがハイレベルになるとローレベルに変化するリセット信号を生成する。トランジスタＴ４は、リセット信号がハイレベルである間、節点Ｎ１にロー電圧を与える。トランジスタＴ３は、リセット信号がハイレベルである間、出力端子ＯＵＴにロー電圧を与える。

図３は、シフトレジスタ１０のタイミングチャートである。図３において、期間ｔ０〜ｔｎ＋１は１ライン時間（１水平期間）に相当し、各期間は前半と後半に分けられる。スタートパルスＳＴは期間ｔ０の前半でハイレベルになり、クロック信号ＣＫ１は期間ｔｏ（ｏは奇数；以下、奇数期間という）の前半でハイレベルになり、クロック信号ＣＫ２は期間ｔｅ（ｅは偶数；以下、偶数期間という）の前半でハイレベルになる。それ以外のときには、これら３つの信号はローレベルになる。このようにクロック信号ＣＫ１、ＣＫ２は、ハイレベル期間が重複しないという性質を有する。以下、クロック信号ＣＫ１、ＣＫ２を含め、シフトレジスタ１０の内部の信号と入出力信号の電位は、特に断らない限り、ハイレベルのときにはＶＤＤ、ローレベルのときにはＶＳＳ（ゼロ）であるとする。

図３に示す入力信号が与えられたとき、１段目の単位回路１１（以下、単位回路ＳＲ１という）は、以下のように動作する。単位回路ＳＲ１では、入力信号ＩＮは期間ｔ０の前半でハイレベルになり、クロック信号ＣＫは奇数期間の前半でハイレベルになり、クロック信号ＣＫＢは偶数期間の前半でハイレベルになる。

期間ｔ０より前では、入力信号ＩＮはローレベルであるので、トランジスタＴ１、Ｔ７はオフ状態である。このとき節点Ｎ２、Ｎ３の電位はＶＤＤであるので（理由は後述）、トランジスタＴ３、Ｔ４はオン状態である。したがって、節点Ｎ１と出力端子ＯＵＴの電位はＶＳＳであり、トランジスタＴ２はオフ状態である。この時点では、容量Ｃ１には電荷は蓄積されておらず、容量Ｃ２、Ｃ３には電源電圧ＶＤＤに応じた電荷が蓄積されている。

期間ｔ０の前半では、入力信号ＩＮとクロック信号ＣＫＢがハイレベルになるので、トランジスタＴ１、Ｔ６、Ｔ７はオン状態になる。このため、容量Ｃ２、Ｃ３に蓄積されていた電荷は放電され、節点Ｎ２、Ｎ３の電位はＶＳＳになり、トランジスタＴ３、Ｔ４はオフ状態になる。また、トランジスタＴ１がオン状態になると、節点Ｎ１の電位は（ＶＤＤ−Ｖｔｈ）（ただし、ＶｔｈはトランジスタＴ１の閾値電圧）になり、トランジスタＴ２はオン状態になる。このとき、クロック信号ＣＫはローレベルであるので、出力信号ＯＵＴはローレベルのままである。このため、容量Ｃ１には、トランジスタＴ２のゲート−ソース間の電位差（ＶＤＤ−Ｖｔｈ）に応じた電荷が蓄積される。

期間ｔ０の後半では、入力信号ＩＮとクロック信号ＣＫＢがローレベルになるので、トランジスタＴ１、Ｔ６、Ｔ７はオフ状態になる。トランジスタＴ１がオフ状態になると、節点Ｎ１はフローティング状態になるが、節点Ｎ１の電位は容量Ｃ１によって（ＶＤＤ−Ｖｔｈ）に保持される。

期間ｔ１の前半では、クロック信号ＣＫがハイレベルになる。このときトランジスタＴ２はオン状態であるので、出力信号ＯＵＴもハイレベルになる。節点Ｎ１はフローティング状態であり、節点Ｎ１とトランジスタＴ２のソース端子は電位差（ＶＤＤ−Ｖｔｈ）を保持した容量Ｃ１を介して接続されているので、トランジスタＴ２のソース端子電位がＶＳＳからＶＤＤに変化すると、節点Ｎ１の電位は同じ量だけ変化して電源電圧ＶＤＤよりも高くなる（ブートストラップ効果）。このため、最大電圧がＶＤＤであるクロック信号ＣＫはトランジスタＴ２を電圧降下なく通過し、出力端子ＯＵＴからはクロック信号ＣＫがそのままの電圧レベルで出力される。また、クロック信号ＣＫがハイレベルになると、トランジスタＴ５はオン状態になる。このとき、トランジスタＴ６はオフ状態であるので、節点Ｎ３の電位はＶＤＤになり、容量Ｃ２には電源電圧ＶＤＤに応じた電荷が蓄積される。

期間ｔ１の後半では、クロック信号ＣＫがローレベルになる。このときトランジスタＴ２はオン状態であるので、出力信号ＯＵＴもローレベルになり、節点Ｎ１の電位は（ＶＤＤ−Ｖｔｈ）に戻る。また、トランジスタＴ５はオフ状態になる。期間ｔ１の終端では、節点Ｎ２の電位はＶＳＳであり、節点Ｎ３の電位はＶＤＤである。

期間ｔ２の前半では、クロック信号ＣＫＢがハイレベルになるので、トランジスタＴ６はオン状態になる。このとき、容量Ｃ２に蓄積されていた電荷の一部が容量Ｃ３に移動し、節点Ｎ２の電位は上昇する。容量Ｃ２、Ｃ３の容量値が等しい場合、節点Ｎ２、Ｎ３は等電位になり、節点Ｎ２の電位はＶＤＤ／２まで上昇する。容量Ｃ２、Ｃ３の容量値を決定するときには、この時点での節点Ｎ２の電位がトランジスタＴ３、Ｔ４の閾値電圧よりも高くなるように決定される。このため、期間ｔ２の前半で、トランジスタＴ３、Ｔ４はオン状態になり、節点Ｎ１と出力端子ＯＵＴの電位はＶＳＳになる。

これ以降、単位回路ＳＲ１内のリセット信号生成回路１２は、以下のように動作する。奇数期間の前半では、クロック信号ＣＫはハイレベル、クロック信号ＣＫＢはローレベルになるので、トランジスタＴ５はオン状態、トランジスタＴ６はオフ状態になる。このとき、節点Ｎ３の電位はＶＤＤになり、容量Ｃ２には電源電圧ＶＤＤに応じた電荷が蓄積される。一方、偶数期間の前半では、クロック信号ＣＫはローレベル、クロック信号ＣＫＢはハイレベルになるので、トランジスタＴ５はオフ状態、トランジスタＴ６はオン状態になる。このとき、容量Ｃ２に蓄積されていた電荷の一部が容量Ｃ３に移動し、節点Ｎ２の電位は上昇する。容量Ｃ２、Ｃ３の容量値が等しい場合、節点Ｎ２の電位は、段階的に上昇して最終的にはＶＤＤに到達する。

この結果、図３に示すように、単位回路ＳＲ１内の節点Ｎ１の電位（ＳＲ１＿Ｎ１と記載；以下同じ）は、期間ｔ０と期間ｔ１の後半では（ＶＤＤ−Ｖｔｈ）になり、期間ｔ１の前半ではＶＤＤよりも高いレベルになり、それ以外ではＶＳＳになる。単位回路ＳＲ１内の節点Ｎ２の電位は、期間ｔ０と期間ｔ１ではＶＳＳになり、期間ｔ２以降では段階的に上昇して最終的にはＶＤＤになる。単位回路ＳＲ１の出力信号ＯＵＴ（シフトレジスタ１０の出力信号ＳＲＯＵＴ１）は、期間ｔ１の前半ではハイレベル、それ以外ではローレベルになる。

同様に、ｉ段目（ｉは１以上ｎ以下の整数）の単位回路１１の出力信号ＯＵＴ（シフトレジスタ１０の出力信号ＳＲＯＵＴｉ）は、期間ｔｉの前半ではハイレベル、それ以外ではローレベルになる。このようにシフトレジスタ１０は、２相のクロック信号ＣＫ１、ＣＫ２に基づき、出力信号ＳＲＯＵＴ１〜ＳＲＯＵＴｎを１つずつ順にハイレベルにする。

シフトレジスタ１０は、例えば、表示装置や撮像装置の駆動回路などに使用される。図４は、シフトレジスタ１０を備えた液晶表示装置の構成を示すブロック図である。図４に示す液晶表示装置１１０は、画素アレイ１１１、表示制御回路１１２、走査信号線駆動回路１１３、および、データ信号線駆動回路１１４を備えたアクティブマトリクス型の表示装置である。液晶表示装置１１０では、シフトレジスタ１０は走査信号線駆動回路１１３として使用される。

図４に示す画素アレイ１１１は、ｎ本の走査信号線Ｇ１〜Ｇｎ、ｍ本のデータ信号線Ｓ１〜Ｓｍ、および、（ｍ×ｎ）個の画素回路Ｐｉｊを含んでいる（ただし、ｍは２以上の整数、ｊは１以上ｍ以下の整数）。走査信号線Ｇ１〜Ｇｎは互いに平行に配置され、データ信号線Ｓ１〜Ｓｍは走査信号線Ｇ１〜Ｇｎと直交するように互いに平行に配置される。走査信号線Ｇｉとデータ信号線Ｓｊの交点近傍には、画素回路Ｐｉｊが配置される。このように（ｍ×ｎ）個の画素回路Ｐｉｊは、行方向にｍ個ずつ、列方向にｎ個ずつ、２次元状に配置される。走査信号線Ｇｉはｉ行目に配置された画素回路Ｐｉｊに共通して接続され、データ信号線Ｓｊはｊ列目に配置された画素回路Ｐｉｊに共通して接続される。

液晶表示装置１１０の外部からは、水平同期信号ＨＳＹＮＣ、垂直同期信号ＶＳＹＮＣなどの制御信号と表示データＤＴが供給される。表示制御回路１１２は、これらの信号に基づき、走査信号線駆動回路１１３に対してクロック信号ＣＫ１、ＣＫ２とスタートパルスＳＴを出力し、データ信号線駆動回路１１４に対して制御信号ＳＣと表示データＤＴを出力する。

走査信号線駆動回路１１３は、ｎ段のシフトレジスタ１０で構成されている。シフトレジスタ１０は、クロック信号ＣＫ１、ＣＫ２に基づき、出力信号ＳＲＯＵＴ１〜ＳＲＯＵＴｎを１つずつ順にハイレベル（選択状態を示す）にする。出力信号ＳＲＯＵＴ１〜ＳＲＯＵＴｎは、それぞれ、走査信号線Ｇ１〜Ｇｎに与えられる。これにより、走査信号線Ｇ１〜Ｇｎが１本ずつ順に選択され、１行分の画素回路Ｐｉｊが一括して選択される。

データ信号線駆動回路１１４は、制御信号ＳＣと表示データＤＴに基づき、データ信号線Ｓ１〜Ｓｍに対して表示データＤＴに応じた電圧を与える。これにより、選択された１行分の画素回路Ｐｉｊに表示データＤＴに応じた電圧が書き込まれる。このようにして、液晶表示装置１１０は画像を表示する。

図５は、シフトレジスタ１０を備えた他の液晶表示装置の構成を示すブロック図である。図５に示す液晶表示装置１２０は、画素アレイ１２１、表示制御回路１２２、走査信号線駆動回路１２３、および、データ信号線駆動回路１２４を備えたアクティブマトリクス型の表示装置である。液晶表示装置１２０では、シフトレジスタ１０は、点順次駆動を行うデータ信号線駆動回路１２４に内蔵して使用される。

図５に示す画素アレイ１２１は、図４に示す画素アレイ１１１と同様の構成を有する。ただし、画素アレイ１２１では、走査信号線の本数がｍ本、データ信号線の本数がｎ本であり、（ｍ×ｎ）個の画素回路Ｐｉｊは行方向にｎ個ずつ、列方向にｍ個ずつ２次元状に配置される。

表示制御回路１２２は、外部から供給された制御信号と表示データＤＴに基づき、走査信号線駆動回路１２３に対して制御信号ＧＣを出力し、データ信号線駆動回路１２４に対してクロック信号ＣＫ１、ＣＫ２、スタートパルスＳＴおよびアナログ表示データＡＤＴを出力する。走査信号線駆動回路１２３は、制御信号ＧＣに基づき、走査信号線Ｇ１〜Ｇｍを１本ずつ順に選択する。

データ信号線駆動回路１２４は、ｎ段のシフトレジスタ１０とｎ個のサンプリングスイッチ１２５を含んでいる。ｎ個のサンプリングスイッチ１２５の一端はそれぞれデータ信号線Ｓ１〜Ｓｎに接続され、他端にはアナログ表示データＡＤＴが与えられる。ｎ個のサンプリングスイッチ１２５のゲート端子には、それぞれ、シフトレジスタ１０の出力信号ＳＲＯＵＴ１〜ＳＲＯＵＴｎが与えられる。

出力信号ＳＲＯＵＴ１〜ＳＲＯＵＴｎは１つずつ順にハイレベルになるので、ｎ個のサンプリングスイッチ１２５は１つずつ順にオン状態になり、アナログ表示データＡＤＴはオン状態のサンプリングスイッチ１２５に接続されたデータ信号線に与えられる。これにより、走査信号線駆動回路１２３によって選択された１行分の画素回路Ｐｉｊに、表示データＤＴに応じた電圧が１つずつ順に書き込まれる。このようにして、液晶表示装置１２０は画像を表示する。なお、１つの出力信号ＳＲＯＵＴｉを複数のサンプリングスイッチのゲート端子に与えてもよい。

このようにシフトレジスタ１０は、表示装置の走査信号線駆動回路として、あるいは、表示装置のデータ信号線駆動回路に内蔵して使用される。これ以外にも、シフトレジスタ１０は撮像装置の駆動回路などに使用される。シフトレジスタ１０を表示装置や撮像装置などに使用することにより、走査信号線やデータ信号線を正しく駆動することができる。

以下、本実施形態に係るシフトレジスタ１０の効果を説明する。上述したように、単位回路１１内のリセット信号生成回路１２は、ハイレベル期間が重複しない２相のクロック信号ＣＫ１、ＣＫ２に基づきハイレベルのリセット信号を生成し、入力信号ＩＮがハイレベルになるとリセット信号をローレベルに変化させる。単位回路１１は、このリセット信号を用いて、トランジスタＴ２のゲート端子と出力端子ＯＵＴにロー電圧を与える（すなわち、節点Ｎ１のディスチャージと出力信号ＯＵＴのプルダウンを行う）。

このようにシフトレジスタ１０では、クロック信号ＣＫ１、ＣＫ２のハイレベル期間は重複しないので、トランジスタＴ５、Ｔ６が同時にオン状態になることはなく、トランジスタＴ５、Ｔ６に貫通電流が流れない。このため、貫通電流を流すことなくハイレベルのリセット信号を生成し、これを用いて節点Ｎ１のディスチャージと出力信号ＯＵＴのプルダウンを行うことができる。したがって、シフトレジスタ１０によれば、貫通電流を流すことなく低消費電力で、通常時は出力信号ＯＵＴをローレベルに固定することができる。

また、シフトレジスタ１０では、後段の単位回路の出力信号を用いることなく単位回路１１内でリセット信号を生成し、これを用いてトランジスタＴ２のゲート端子と出力端子ＯＵＴにロー電圧を与えることができる。このため、節点Ｎ１のディスチャージや出力信号ＯＵＴのプルダウンを行うために、後段回路の出力信号を使用する必要がない。したがって、シフトレジスタ１０によれば、回路間の配線を減らし、シフトレジスタのレイアウト面積や消費電力を削減することができる。また、シフトレジスタ１０は、後段回路の出力信号を使用しないので、安定的に動作する。

また、トランジスタＴ５〜Ｔ７と容量Ｃ２、Ｃ３でリセット信号生成回路１２を構成することにより、通常時はハイレベルで、入力信号ＩＮがハイレベルになるとローレベルに変化するリセット信号を、少数のトランジスタを用いて生成することができる。

また、図６に示す期間ｔのように、シフトレジスタ１０に対してローレベルのスタートパルスＳＴとハイレベルのクロック信号ＣＫ１、ＣＫ２を与えると、単位回路１１内の節点Ｎ２の電位はＶＤＤになり、節点Ｎ１と出力端子ＯＵＴの電位はＶＳＳになる。このようにシフトレジスタ１０では、クロック信号ＣＫ１、ＣＫ２を共にハイレベルにすることにより、節点Ｎ１のディスチャージと出力信号ＯＵＴのプルダウンを行うこともできる。

第２〜第８の実施形態に係るシフトレジスタは、シフトレジスタ１０と同様の構成を有し、シフトレジスタ１０と同様の形態で使用される。そこで、以下に示す各実施形態では、第１の実施形態との相違点について説明し、第１の実施形態との共通点については説明を省略する。

（第２の実施形態）
図７は、本発明の第２の実施形態に係るシフトレジスタの構成を示すブロック図である。図７に示すシフトレジスタ２０は、走査方向切替端子ＵＤ、ＵＤＢおよび入力端子ＩＮｕ、ＩＮｄを有するｎ個の単位回路２１を備えている。シフトレジスタ２０は、第１の実施形態に係るシフトレジスタ１０に、走査方向（出力信号をシフトする方向）を切り替える機能を追加したものである。

シフトレジスタ２０において、単位回路２１の番号が大きくなる方向（図７では下方向）を順方向、その逆の方向（図７では上方向）を逆方向といい、番号が１小さい単位回路２１を前方の単位回路、番号が１大きい単位回路２１を後方の単位回路という。走査方向が順方向のときには、前方の単位回路が前段の単位回路になり、後方の単位回路が後段の単位回路になる。一方、走査方向が逆方向のときには、前方の単位回路が後段の単位回路になり、後方の単位回路が前段の単位回路になる。

スタートパルスＳＴは、１番目の単位回路２１の入力端子ＩＮｕとｎ番目の単位回路２１の入力端子ＩＮｄに与えられる。単位回路２１の出力信号ＯＵＴは、後方の単位回路２１の入力端子ＩＮｕと前方の単位回路２１の入力端子ＩＮｄとに与えられる。単位回路２１の走査方向切替端子ＵＤ、ＵＤＢには、それぞれ、外部から供給された走査方向切替信号ＵＤ、ＵＤＢ（ＵＤの否定）が与えられる。

図８は、シフトレジスタ２０に含まれる単位回路２１の回路図である。図８に示す単位回路２１は、第１の実施形態に係る単位回路１１に、２個のＮチャネル型トランジスタＴ１１、Ｔ１２を含む走査方向切替回路２２を追加したものである。トランジスタＴ１１、Ｔ１２のドレイン端子はそれぞれ入力端子ＩＮｕ、ＩＮｄに接続され、ゲート端子はそれぞれ走査方向切替端子ＵＤ、ＵＤＢに接続される。トランジスタＴ１１、Ｔ１２のソース端子はいずれも走査方向切替回路２２の出力端子に接続され、この出力端子はトランジスタＴ１、Ｔ７のゲート端子に接続される。

走査方向切替信号ＵＤがハイレベルで、走査方向切替信号ＵＤＢがローレベルのときには、トランジスタＴ１１はオン状態、トランジスタＴ１２はオフ状態になり、トランジスタＴ１、Ｔ７のゲート端子は入力端子ＩＮｕに接続される。このとき、単位回路２１は前方の単位回路２１の出力信号を受け取り、シフトレジスタ２０は順方向に出力信号を順にシフトする。

走査方向切替信号ＵＤがローレベルで、走査方向切替信号ＵＤＢがハイレベルのときには、トランジスタＴ１１はオフ状態、トランジスタＴ１２はオン状態になり、トランジスタＴ１、Ｔ７のゲート端子は入力端子ＩＮｄに接続される。このとき、単位回路２１は後方の単位回路２１の出力信号を受け取り、シフトレジスタ２０は逆方向に出力信号を順にシフトする。なお、ｎが偶数の場合に逆方向に出力信号をシフトするためには、クロック信号ＣＫ１、ＣＫ２のハイレベル期間を逆にする必要がある。

本実施形態に係るシフトレジスタ２０によれば、走査方向切替回路２２を用いて、前方の単位回路の出力信号（入力信号ＩＮｕ）と後方の単位回路の出力信号（入力信号ＩＮｄ）のいずれかを入力信号として選択することにより、ダミー段を設けることなく走査方向を切り替えることができる。

また、節点Ｎ１のディスチャージや出力信号ＯＵＴのプルダウンに後段回路の出力信号を使用する従来のシフトレジスタでは、１個の単位回路に走査方向切替回路２２と同様の回路を２個設ける必要がある。これに対して、シフトレジスタ２０では、単位回路２１に走査方向切替回路２２を１個設ければ済む。このようにシフトレジスタ２０によれば、走査方向切替機能を有するシフトレジスタの回路量を削減することができる。

（第３の実施形態）
図９は、本発明の第３の実施形態に係るシフトレジスタの構成を示すブロック図である。図９に示すシフトレジスタ３０は、初期化端子ＩＮＩＴを有するｎ個の単位回路３１を備えている。シフトレジスタ３０は、第１の実施形態に係るシフトレジスタ１０に初期化機能を追加したものである。単位回路３１の初期化端子ＩＮＩＴには、外部から供給された初期化信号ＩＮＩＴが与えられる。

図１０は、シフトレジスタ３０に含まれる単位回路３１の回路図である。図１０に示す単位回路３１は、第１の実施形態に係る単位回路１１に、Ｎチャネル型トランジスタＴ１３を含む初期化回路３２を追加したものである。トランジスタＴ１３のドレイン端子には電源電圧ＶＤＤが与えられ、ソース端子は節点Ｎ２に接続され、ゲート端子は初期化端子ＩＮＩＴに接続される。

初期化信号ＩＮＩＴがローレベルのときには、トランジスタＴ１３はオフ状態になり、単位回路３１は第１の実施形態に係る単位回路１１と同様に動作する。初期化信号ＩＮＩＴがハイレベルのときには、トランジスタＴ１３はオン状態になり、節点Ｎ２の電位はＶＤＤになる。このため、トランジスタＴ３、Ｔ４はオン状態になり、節点Ｎ１と出力端子ＯＵＴの電位はＶＳＳになる。

図１１は、シフトレジスタ３０のタイミングチャートである。図１１に示すように、初期化前には、単位回路３１内の節点Ｎ１、Ｎ２と出力端子ＯＵＴの電位は不定（バツ印で示す）である。初期化信号ＩＮＩＴがハイレベルになる期間ｔでは、節点Ｎ２の電位はＶＤＤになり、節点Ｎ１と出力端子ＯＵＴの電位はＶＳＳになる。

本実施形態に係るシフトレジスタ３０によれば、初期化時に外部から初期化信号ＩＮＩＴを与えることにより、リセット信号をハイレベルにし、すべての出力信号ＳＲＯＵＴ１〜ＳＲＯＵＴｎをローレベルにすることができる。

なお、単位回路３１は、初期化回路３２に代えて、図１２に示す初期化回路３３を備えていてもよい。初期化回路３３では、トランジスタＴ１３のドレイン端子は、ゲート端子と共に初期化端子ＩＮＩＴに接続される。初期化回路３３を用いた場合も、初期化信号ＩＮＩＴがハイレベルである間、トランジスタＴ１３はオン状態になり、節点Ｎ２の電位はＶＤＤになり、節点Ｎ１と出力端子ＯＵＴの電位はＶＳＳになる。また、初期化回路３３を用いることにより、ゲート−ドレイン間電圧によるストレスを軽減することもできる。

（第４の実施形態）
本発明の第４の実施形態に係るシフトレジスタは、第１の実施形態と同じ構成（図１）を有する。本実施形態に係るシフトレジスタは、第１の実施形態に係るシフトレジスタ１０に、出力信号がハイレベルである間、リセット信号をローレベルに固定する機能を追加したものである。

図１３は、本実施形態に係るシフトレジスタに含まれる単位回路４１の回路図である。図１３に示す単位回路４１は、第１の実施形態に係る単位回路１１に、リセット信号固定回路として機能するトランジスタＴ１４を追加したものである。トランジスタＴ１４のドレイン端子は節点Ｎ２に接続され、ゲート端子は出力端子ＯＵＴに接続され、ソース端子は接地される。出力端子ＯＵＴにハイ電圧が与えられている間、トランジスタＴ１４はオン状態になり、節点Ｎ２にはロー電圧が与えられる（すなわち、リセット信号はローレベルに固定される）。

第１の実施形態に係る単位回路１１では、入力信号ＩＮがローレベルに変化した後、クロック信号ＣＫＢがハイレベルに変化するまでの間、節点Ｎ２はフローティング状態になる。このとき節点Ｎ２の電位は、正しくはＶＳＳとなるべきであるが、ノイズなどの影響を受けて変動することがある。このため、節点Ｎ２の電位が上昇して、トランジスタＴ３がオン状態になり、出力信号ＯＵＴを正しく出力できなくなる可能性がある。

単位回路４１は、この問題を解消するために、出力信号ＯＵＴがハイレベルである間、リセット信号をローレベルにするトランジスタＴ１４（リセット信号固定回路）を備えている。したがって、本実施形態に係るシフトレジスタによれば、出力信号ＯＵＴがハイレベルである間、リセット信号をローレベルに固定することにより、シフトレジスタの誤動作を防止することができる。

（第５の実施形態）
図１４は、本発明の第５の実施形態に係るシフトレジスタの構成を示すブロック図である。図１４に示すシフトレジスタ５０は、出力端子ＯＵＴ１、ＯＵＴ２を有するｎ個の単位回路５１を備えている。シフトレジスタ５０は、第１の実施形態に係るシフトレジスタ１０に、同じ出力信号を複数個出力する機能（出力分離機能）を追加したものである。

シフトレジスタ５０では、単位回路５１の出力端子ＯＵＴ１、ＯＵＴ２から、同じ出力信号が出力される。単位回路５１の出力信号ＯＵＴ１は、出力信号ＳＲＯＵＴ１〜ＳＲＯＵＴｎとして外部に出力される。ｎ段目を除く単位回路５１の出力信号ＯＵＴ２は、後段の単位回路５１の入力端子ＩＮに与えられる。ｎ段目の単位回路５１の出力信号ＯＵＴ２は、テスト出力信号ＴＥＳＴＯＵＴとして外部に出力される。

図１５は、シフトレジスタ５０に含まれる単位回路５１の回路図である。図１５に示す単位回路５１は、第１の実施形態に係る単位回路１１にトランジスタＴ１５、Ｔ１６と容量Ｃ４を追加したものである。トランジスタＴ１５は、追加出力制御トランジスタとして機能する。トランジスタＴ１６は、リセット信号がハイレベルである間、出力端子ＯＵＴ２にロー電圧を与える追加出力リセット回路として機能する。

単位回路５１では、トランジスタＴ２、Ｔ３の接続点は、出力端子ＯＵＴ１に接続される。トランジスタＴ１５のドレイン端子とゲート端子は、トランジスタＴ２と同様に接続される。すなわち、トランジスタＴ１５のドレイン端子はクロック端子ＣＫに接続され、ゲート端子は節点Ｎ１に接続される。トランジスタＴ１５のソース端子は出力端子ＯＵＴ２とトランジスタＴ１６のドレイン端子に接続される。トランジスタＴ１６のソース端子は接地され、ゲート端子は節点Ｎ２に接続される。容量Ｃ４は、トランジスタＴ１５のゲート端子とソース端子の間に設けられる。

シフトレジスタ５０では、単位回路５１から、外部への出力信号（出力信号ＯＵＴ１）と後段の単位回路の入力信号（出力信号ＯＵＴ２）とが分離して出力される。このため、外部からノイズなどの影響を受けて出力信号ＯＵＴ１のレベルが変動しても、その影響は後段の単位回路の入力信号には及ばない。したがって、本実施形態に係るシフトレジスタ５０によれば、外部への出力信号と後段の単位回路の入力信号とを分離して出力することにより、シフトレジスタの誤動作を防止することができる。

なお、単位回路５１は、容量Ｃ１、Ｃ４の両方を備えていてもよく、容量Ｃ１、Ｃ４のうち一方を備えていてもよい。容量Ｃ４の容量値を小さくすることにより、クロック信号ＣＫ１、ＣＫ２のレベル変動が出力信号ＯＵＴ２に及ぼす影響を軽減することができる。また、容量Ｃ１の容量値を小さくすることにより、出力信号ＯＵＴ１のレベル変動が出力信号ＯＵＴ２に及ぼす影響を軽減することができる。これらの点を考慮して、容量Ｃ１、Ｃ４の容量値を好適に決定することにより、外部からのノイズの影響を軽減しながら、シフトレジスタ５０を最適な状態で動作させることができる。

また、ｎ段目の出力信号ＯＵＴ２をテスト出力信号ＴＥＳＴＯＵＴとして出力することにより、ｎ段目の出力信号ＯＵＴ１の負荷を変えずに、かつ、ダミー段を設けることなくテスト出力信号を出力することができる。

（第６の実施形態）
図１６は、本発明の第６の実施形態に係るシフトレジスタの構成を示すブロック図である。図１６に示すシフトレジスタ６０は、全オン制御端子ＡＯＮ、ＡＯＮＢを有するｎ個の単位回路６１を備えている。シフトレジスタ６０は、第１の実施形態に係るシフトレジスタ１０に、すべての出力信号をハイレベルにする機能（全オン機能）を追加したものである。単位回路６１の全オン制御端子ＡＯＮ、ＡＯＮＢには、外部から供給された全オン制御信号ＡＯＮ、ＡＯＮＢ（ＡＯＮの否定）が与えられる。

図１７は、シフトレジスタ６０に含まれる単位回路６１の回路図である。図１７に示す単位回路６１は、第１の実施形態に係る単位回路１１に、全オン制御回路として機能するトランジスタＴ１７、Ｔ１８を追加したものである。トランジスタＴ１７のドレイン端子には電源電圧ＶＤＤが与えられ、ソース端子はトランジスタＴ５のドレイン端子に接続され、ゲート端子は全オン制御端子ＡＯＮＢに接続される。トランジスタＴ１８のドレイン端子には電源電圧ＶＤＤが与えられ、ソース端子は出力端子ＯＵＴに接続され、ゲート端子は全オン制御端子ＡＯＮに接続される。

全オン制御信号ＡＯＮがローレベルで、全オン制御信号ＡＯＮＢがハイレベルのときには、トランジスタＴ１７はオン状態、トランジスタＴ１８はオフ状態になり、単位回路６１は第１の実施形態に係る単位回路１１と同様に動作する。全オン制御信号ＡＯＮがハイレベルで、全オン制御信号ＡＯＮＢがローレベルのときには、トランジスタＴ１７はオフ状態、トランジスタＴ１８はオン状態になる。このとき、トランジスタＴ７はオン状態になり、節点Ｎ２の電位はＶＳＳになり、出力端子ＯＵＴの電位はＶＤＤになる。

図１８は、シフトレジスタ６０のタイミングチャートである。図１８において、全オン制御信号ＡＯＮとスタートパルスＳＴがローレベル、全オン制御信号ＡＯＮＢとクロック信号ＣＫ１、ＣＫ２がハイレベルになる期間ｔでは、図６に示す期間ｔと同様に、単位回路６１内の節点Ｎ２の電位はＶＤＤになり、節点Ｎ１と出力端子ＯＵＴの電位はＶＳＳになる。全オン制御信号ＡＯＮ、スタートパルスＳＴおよびクロック信号ＣＫ１、ＣＫ２がハイレベルになり、全オン制御信号ＡＯＮＢがローレベルになる期間ｔａでは、節点Ｎ２の電位はＶＳＳになり、節点Ｎ１と出力端子ＯＵＴの電位はＶＤＤになる。

本実施形態に係るシフトレジスタ６０によれば、電源投入時や検査時などに外部から全オン制御信号ＡＯＮ、ＡＯＮＢを与えることにより、すべての出力信号ＳＲＯＵＴ１〜ＳＲＯＵＴｎをハイレベルにすることができる。

（第７の実施形態）
図１９は、本発明の第７の実施形態に係るシフトレジスタの構成を示すブロック図である。図１９に示すシフトレジスタ７０は、初期化端子ＩＮＩＴ、全オン制御端子ＡＯＮおよび出力端子ＯＵＴ１、ＯＵＴ２を有するｎ個の単位回路７１を備えている。シフトレジスタ７０は、第１の実施形態に係るシフトレジスタ１０に、出力分離機能と全オン機能を追加したものである。

シフトレジスタ７０では、シフトレジスタ５０と同様に、単位回路７１の出力信号ＯＵＴ１は出力信号ＳＲＯＵＴ１〜ＳＲＯＵＴｎとして外部に出力され、ｎ段目を除く単位回路７１の出力信号ＯＵＴ２は後段の単位回路７１の入力端子ＩＮに与えられ、ｎ段目の単位回路７１の出力信号ＯＵＴ２はテスト出力信号ＴＥＳＴＯＵＴとして外部に出力される。単位回路７１の初期化端子ＩＮＩＴと全オン制御端子ＡＯＮには、外部から供給された初期化信号ＩＮＩＴと全オン制御信号ＡＯＮが与えられる。

図２０は、シフトレジスタ７０に含まれる単位回路７１の回路図である。図２０に示す単位回路７１は、第５の実施形態に係る単位回路５１にトランジスタＴ１３を追加し、トランジスタＴ３のソース端子の接続先を変更したものである。トランジスタＴ１３の接続形態および機能は、第３の実施形態と同じである。トランジスタＴ３のソース端子は、全オン制御端子ＡＯＮに接続される。

初期化信号ＩＮＩＴがローレベルで、全オン制御信号ＡＯＮがローレベルのときには、トランジスタＴ１３はオフ状態になり、トランジスタＴ３のソース端子には電位ＶＳＳが与えられ、単位回路７１は第１の実施形態に係る単位回路１１と同様に動作する。また、初期化信号ＩＮＩＴがハイレベルである間、トランジスタＴ１３はオン状態になり、節点Ｎ２の電位はＶＤＤになり、トランジスタＴ３、Ｔ１６はオン状態になる。このときに全オン制御信号ＡＯＮがハイレベルになると、出力端子ＯＵＴ２の電位はＶＳＳのままで、出力端子ＯＵＴ１の電位はＶＤＤになる。初期化信号ＩＮＩＴをハイレベルにする代わりに、クロック信号ＣＫ１、ＣＫ２をハイレベルにした場合も、これと同様である。

図２１は、シフトレジスタ７０のタイミングチャートである。図２１において、初期化信号ＩＮＩＴ、スタートパルスＳＴおよび全オン制御信号ＡＯＮがローレベル、クロック信号ＣＫ１、ＣＫ２がハイレベルになる期間ｔでは、図６に示す期間ｔと同様に、単位回路７１内の節点Ｎ２の電位はＶＤＤになり、節点Ｎ１と出力端子ＯＵＴ１、ＯＵＴ２の電位はＶＳＳになる。初期化信号ＩＮＩＴとスタートパルスＳＴがローレベル、全オン制御信号ＡＯＮとクロック信号ＣＫ１、ＣＫ２がハイレベルになる期間ｔｂでは、節点Ｎ２と出力端子ＯＵＴ１の電位はＶＤＤになり、節点Ｎ１と出力端子ＯＵＴ２の電位はＶＳＳになる。初期化信号ＩＮＩＴと全オン制御信号ＡＯＮがハイレベル、スタートパルスＳＴとクロック信号ＣＫ１、ＣＫ２がローレベルになる期間ｔｃでも、これと同様である。

本実施形態に係るシフトレジスタ７０によれば、単位回路７１から外部への出力信号と後段の単位回路の入力信号とを分離して出力することによりシフトレジスタの誤動作を防止すると共に、電源投入時や検査時などに、外部から初期化信号ＩＮＩＴと全オン制御信号ＡＯＮを与えることにより、すべての出力信号ＳＲＯＵＴ１〜ＳＲＯＵＴｎをハイレベルにすることができる。

（第８の実施形態）
図２２は、本発明の第８の実施形態に係るシフトレジスタの構成を示すブロック図である。図２２に示すシフトレジスタ８０は、入力端子ＩＮｓ、ＩＮｒを有する（ｎ＋１）個の単位回路８１を備えている。シフトレジスタ８０は、後段回路の出力信号を用いて、節点Ｎ１のディスチャージと出力信号のプルダウンを行う。

シフトレジスタ８０では、スタートパルスＳＴは、１段目の単位回路８１の入力端子ＩＮｓに与えられる。（ｎ＋１）段目を除く単位回路８１の出力信号ＯＵＴは、後段の単位回路８１の入力端子ＩＮｓと前段の単位回路８１の入力端子ＩＮｒに与えられる。（ｎ＋１）段目の単位回路８１の出力信号ＯＵＴ（出力信号ｄｕｍｍｙ）は、バッファ８２を介して（ｎ＋１）段目の単位回路８１の入力端子ＩＮｒに与えられる。

図２３は、シフトレジスタ８０に含まれる単位回路８１の回路図である。図２３に示すように、単位回路８１は、第１の実施形態に係る単位回路１１にトランジスタＴ１９、Ｔ２３を追加し、トランジスタＴ１、Ｔ７のゲート端子の接続先を変更したものである。トランジスタＴ１９のドレイン端子には電源電圧ＶＤＤが与えられ、ソース端子は節点Ｎ２に接続される。また、トランジスタＴ２３のドレイン端子は接点Ｎ１に接続され、ソース端子は接地される。トランジスタＴ１、Ｔ７のゲート端子は入力端子ＩＮｓに接続され、トランジスタＴ１９、Ｔ２３のゲート端子は入力端子ＩＮｒに接続される。なお、単位回路８１の動作を安定させるために、節点Ｎ２と接地との間に、ゲート端子が節点Ｎ１に接続されたトランジスタＴ２０を設けてもよい。

前段の単位回路８１の出力信号（入力信号ＩＮｓ）がハイレベルである間、トランジスタＴ１、Ｔ７はオン状態になり、節点Ｎ１にはハイ電圧が与えられ、節点Ｎ２にはロー電圧が与えられる。一方、後段の単位回路の出力信号（入力信号ＩＮｒ）がハイレベルである間、トランジスタＴ１９、Ｔ２３はオン状態になり、節点Ｎ１にはロー電圧が与えられ、節点Ｎ２にはハイ電圧が与えられる。

単位回路８１では、トランジスタＴ５〜Ｔ７と容量Ｃ２、Ｃ３で構成されたリセット信号生成回路は、２相のクロック信号ＣＫ１、ＣＫ２を用いて通常時はハイレベルになるリセット信号を生成し、入力信号ＩＮがハイレベルになるとリセット信号をローレベルに変化させる。このリセット信号は、トランジスタＴ３、Ｔ４のゲート端子に与えられ、節点Ｎ１のディスチャージと出力信号ＯＵＴのプルダウンに用いられる。

節点Ｎ１のディスチャージと出力信号ＯＵＴのプルダウンには、入力信号ＩＮｒも用いられる。入力信号ＩＮｒがハイレベルになると、トランジスタＴ２３はオン状態になり、節点Ｎ１の電位はＶＳＳになる。また、入力信号ＩＮｒがハイレベルになると、トランジスタＴ１９はオン状態になり、節点Ｎ２の電位はＶＤＤになるので、トランジスタＴ３はオン状態になり、出力端子ＯＵＴの電位はＶＳＳになる。トランジスタＴ５、Ｔ６と容量Ｃ２、Ｃ３からなる回路は、節点Ｎ２の電位をＶＤＤまで上昇させるのではなく、節点Ｎ２の電位をＶＤＤに保つ機能を有する。

図２４は、シフトレジスタ８０のタイミングチャートである。図２４に示すタイミングチャートと図３に示すタイミングチャートの相違点は、以下のとおりである。図３では、単位回路１１内の節点Ｎ２の電位はＶＳＳから段階的に上昇してＶＤＤに到達する。これに対して図２４では、単位回路８１内の節点Ｎ２の電位は、出力信号ＯＵＴがローレベルに変化すると直ちにＶＤＤに変化する。

本実施形態に係るシフトレジスタ８０のように、後段回路の出力信号を用いて節点Ｎ１のディスチャージと出力信号ＯＵＴのプルダウンを行い、ハイレベル期間が重複しない２相のクロック信号ＣＫ１、ＣＫ２を用いてハイレベルのリセット信号を生成し、これを用いて出力信号ＯＵＴをローレベルに固定することもできる。

なお、第１〜第８の実施形態に係るシフトレジスタについては、各種の変形例を構成することができる。以下、例として、第１の実施形態に係るシフトレジスタ１０の変形例を説明する。例えば、単位回路１１は、図２に示すプリチャージ回路１３に代えて、図２５に示すプリチャージ回路１５や図２６に示すプリチャージ回路１６を備えていてもよい。トランジスタＴ１のゲート端子は、プリチャージ回路１５ではクロック端子ＣＫＢに接続され、プリチャージ回路１６では入力端子ＩＮに接続される。

プリチャージ回路１３、１５、１６は、いずれも、入力信号ＩＮがハイレベルである間、節点Ｎ１（トランジスタＴ２のゲート端子）にハイ電圧を与える。プリチャージ回路１３には、トランジスタのゲート端子に入力信号を与えるので負荷が軽いという効果がある。プリチャージ回路１５には、クロック信号ＣＫＢがハイレベルで入力信号ＩＮがローレベルのときに節点Ｎ１に蓄積された電荷を放電し、ディスチャージ回路としても機能するという効果がある。プリチャージ回路１６には、ゲート−ドレイン間電圧によるストレスを軽減できるという効果がある。

また、図２７に示す単位回路１７のように、容量Ｃ１〜Ｃ３の全部または一部を容量素子ではなく配線容量やトランジスタの寄生容量を用いて構成してもよい。これにより、容量素子を設けない分だけ、回路量を削減することができる。

また、単位回路１１では、節点Ｎ１の電位はＶＤＤよりも高くなるので、トランジスタＴ１のドレイン−ゲート間、トランジスタＴ４のドレイン−ゲート間およびドレイン−ソース間には高電圧が印加される。この高電圧が耐圧電圧を超えると、トランジスタＴ１、Ｔ４は破壊される。また、高電圧が耐圧電圧以内であっても、高電圧ストレスを印加し続けることはトランジスタＴ１、Ｔ４にとって好ましくない。また、ドレイン−ソース間に高電圧がかかり、トランジスタＴ１、Ｔ４のオフリーク電流が増加するために、フローティング状態にある節点Ｎ１の電位が低下し、シフトレジスタ１０が誤動作する可能性もある。

そこで、耐圧やオフリーク電流に対する対策として、図２８に示す単位回路１８のように、節点Ｎ１とトランジスタＴ１のソース端子の間や、節点Ｎ１とトランジスタＴ４のドレイン端子の間に、ゲート端子に電源電圧ＶＤＤを与えたトランジスタＴ２１、Ｔ２２を設けてもよい。単位回路１８は、トランジスタＴ２１、Ｔ２２の両方を備えていてもよく、トランジスタＴ２１、Ｔ２２のうちだけ一方を備えていてもよい。トランジスタＴ１、Ｔ２１の接続点を節点Ｎ４、トランジスタＴ４、Ｔ２２の接続点を節点Ｎ５としたとき、節点Ｎ４、Ｎ５の電位は常に（ＶＤＤ−Ｖｔｈ）以下になる（図２９を参照）。

これ以外にも、オフリーク電流に対する対策として、トランジスタＴ１、Ｔ４のゲート長を長くする方法や、トランジスタＴ１、Ｔ４を複数のトランジスタを直列接続して構成する方法や、トランジスタＴ１、Ｔ４をＬＤＤ（Lightly Doped Drain ）構造で構成する方法などが考えられる。

また、図３０に示すシフトレジスタ９０のように、シフトレジスタ１０にダミー段として単位回路１１を追加し、（ｎ＋１）段目の単位回路１１の出力信号ＯＵＴをテスト出力信号ＴＥＳＴＯＵＴとして出力してもよい。これにより、出力分離機能を有するシフトレジスタ５０（図１４）よりも、外部からテスト出力信号ＴＥＳＴＯＵＴが受けるノイズの影響をさらに小さくし、シフトレジスタの誤動作を防止することができる。

また、図３１に示すように、Ｐチャネル型トランジスタで単位回路１９を構成し、これを多段接続することによりｎ段のシフトレジスタを構成してもよい。図３２は、単位回路１９を備えたシフトレジスタのタイミングチャートである。単位回路１９の構成な詳細および動作は単位回路１１と同様であるので、ここでは説明を省略する。

第２〜第８の実施形態に係るシフトレジスタについても、第１の実施形態と同様の変形例を構成することができる。また、第１〜第８の実施形態およびその変形例に係るシフトレジスタの特徴を、その性質に反しない限り任意に組み合わせて、新たなシフトレジスタを構成することもできる。このようにして、貫通電流を流すことなく、通常時は出力信号を所定レベルに固定できる低消費電力のシフトレジスタを得ることができる。

本発明のシフトレジスタは、貫通電流を流さずに通常時は出力信号を所定レベルに固定でき、低消費電力であるという効果を奏するので、例えば表示装置や撮像装置の駆動回路などに利用することができる。

Claims (7)

1. 同一導電型のトランジスタで構成された単位回路を多段接続した構成を有し、オンレベル期間が重複しない２相のクロック信号に基づき動作するシフトレジスタであって、
   前記単位回路は、
   一方の導通端子に一方のクロック信号が与えられ、他方の導通端子が出力端子に接続された出力制御トランジスタと、
   入力信号がオンレベルである間、前記出力制御トランジスタの制御端子にオン電圧を与えるプリチャージ回路と、
   前記２相のクロック信号を用いて通常時はオンレベルになるリセット信号を生成し、前記入力信号がオンレベルになると前記リセット信号をオフレベルに変化させるリセット信号生成回路と、
   前記リセット信号がオンレベルである間、前記出力制御トランジスタの制御端子にオフ電圧を与えるディスチャージ回路とを備えた、シフトレジスタ。
2. 前記単位回路は、前記リセット信号がオンレベルである間、前記出力端子にオフ電圧を与える出力リセット回路をさらに備えた、請求項１に記載のシフトレジスタ。
3. 前記リセット信号生成回路は、
   制御端子に一方のクロック信号が与えられ、一方の導通端子にオン電圧が与えられた第１のトランジスタと、
   制御端子に他方のクロック信号が与えられ、一方の導通端子が前記第１のトランジスタの他方の導通端子に接続された第２のトランジスタと、
   制御端子に前記入力信号が与えられ、一方の導通端子が前記第２のトランジスタの他方の導通端子に接続され、他方の導通端子にオフ電圧が与えられた第３のトランジスタとを含み、
   前記第２および第３のトランジスタの接続点から前記リセット信号を出力することを特徴とする、請求項１に記載のシフトレジスタ。
4. 前記単位回路は、初期化信号に従い前記リセット信号をオンレベルに固定する初期化回路をさらに備えた、請求項１に記載のシフトレジスタ。
5. 前記単位回路は、制御端子と一方の導通端子が前記出力制御トランジスタと同様に接続され、他方の導通端子が追加出力端子に接続された追加出力制御トランジスタをさらに備え、
   前記出力端子からの出力信号が外部に出力され、前記追加出力端子からの出力信号が後段の単位回路に与えられることを特徴とする、請求項１に記載のシフトレジスタ。
6. 前記単位回路は、前記リセット信号がオンレベルである間、前記追加出力端子にオフ電圧を与える追加出力リセット回路をさらに備えた、請求項５に記載のシフトレジスタ。
7. ２次元状に配置された複数の画素回路と、
   請求項１〜６のいずれかに記載のシフトレジスタを含んだ駆動回路とを備えた、表示装置。

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