JPS6384315A

JPS6384315A - 出力バツフア回路

Info

Publication number: JPS6384315A
Application number: JP61230615A
Authority: JP
Inventors: Hiroshi Iwahashi; 岩橋　弘
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1986-09-29
Filing date: 1986-09-29
Publication date: 1988-04-14
Anticipated expiration: 2009-11-16
Also published as: JPH0693625B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［発明の目的］（産業上の利用分野）この発明は、半導体集積回路の内部信号を集積回路外部
に出力する出力バッフ１回路に関する。

（従来の技術）半導体集積回路ではその出力信号によって、外部に存在
する大きな容量、例えば１００ｐＦ程度の負荷容量を駆
動する必要がある。このため、半導体集積回路内部の信
号を外部に出力する出力バッファ回路では、このような
大きな負荷容量を充分に駆動することができるように、
出力段のトランジスタの電流供給能力を極めて大きく設
定している。

このような出力バッファ回路の従来の構成を第４図に示
す。集積回路内部で形成された信号０ｏｕｔ’　は出力
バッファ回路の入力端子１１に供給される。この出力バ
ッファ回路を動作させる期間では信号ＯＤ１がＬ　ＩＴ
レベルに、信号ＯＤ２が“Ｈ″レベルそれぞれされる。

これにより、信号００１がゲートに供給されるＰチャネ
ルＭＯＳトランジスタ１２がオン、ＮチャネルＭＯＳト
ランジスタ１６がオフし、入力端子１１に供給された信
号［）ｏｕｔ’　は、ＰチャネルＭｏＳトランジスタ１
３及びＮチャネルＭＯＳトランジスタ１４からなるＣＭ
ＯＳインバータと、ＰチャネルＭｏＳトランジスタ１７
及びＮチャネルＭＯＳトランジスタ１８からなるＣＭＯ
Ｓインバータとを直列に介して出力用のＰチャネルＭＯ
Ｓトランジスタ２０のゲートに供給される。他方、信号
ＯＤ２がゲートに供給されるＮチャネルＭＯＳトランジ
スタ２４がオン、ＰチャネルＭＯＳトランジスタ２６が
オフし、入力端子１１に供給された信号Ｄｏｕｔ’　は
、ＰチャネルＭＯＳトランジスタ２２及びＮチャネルＭ
ＯＳトランジスタ２３からなるＣＭＯＳインバータと、
ＰチャネルＭＯＳトランジスタ２７及びＮチャネルＭＯ
Ｓトランジスタ２８からなるＣＭＯＳインバータとを直
列に介して出力用のＮチャネルＭＯＳトランジスタ３０
のゲートにも供給される。ここで、上記出力用のトラン
ジスタ２０．３０のソースは正極性の電源電圧Ｖｏｏの
ノード、アース電圧Ｖｓｓのノードにそれぞれ接続され
ており、各ドレインは出力端子２１に共通接続されてい
る。

このような出力バッファ回路では、内部信号ＤＯｔ１Ｍ
　のレベルに応じて出力段のトランジスタ２０．３０の
いずれか一方がオンし、このオンしているトランジスタ
を介して出力端子２１に接続された負荷容量５１がＶｏ
ｏに充電もしくはＶｓｓへ放電される。そして、負荷容
量５１を大きな電流で充、放電して出力端子２１の信号
□　ｏｕｔの立上がり、立下がりを急峻にするため、ト
ランジスタ２０．３０の素子寸法が大きくされ、それぞ
れのコンダクタンスが高くされている。

ところで、このような出力バッファ回路を備えた集積回
路をシステムに組込む場合、上記電源電圧Ｖｏｏ及びア
ース電圧Ｖｓｓはそれぞれ電源装置５２から配線を介し
て出力バッファ回路に供給される。このため、ＶＤＤ％
Ｖ９Ｂの配線に存在するインダクタンス５３．５４の影
響により、これら配線に大きな電流が流れると電圧ＶＤ
Ｄ％Ｖ８Ｂに大きな電位変動が発生する。すなわち、こ
れらの配線に存在するインダクタンス成分を［とし、配
線に流れる電流の変化をｃｊｉ／ｄｔとすると、配線に
はよく知られているように次のような電位変化Δ■が生
じる。

Δｖ−１・（ｄｉ／ｄｔ）　　　・・・　　１第５図は
上記第４図回路における各部分の信号波形を示す波形図
である。なお、第５図において、ａは出力段のＰチャネ
ルＭＯＳトランジスタ２０のゲート電圧であり、同じく
ｂは出力段のＮチャネルＭＯＳトランジスタ３０のグー
１〜電圧であり、かつｌｓはトランジスタ２０のドレイ
ン電流であり、Ｉｔはトランジスタ３０のドレイン電流
である。

第５図に示すように、第４図回路において内部信号［）
ｏｕＭ　のレベルが変化するとトランジスタ２０．３０
のゲート電圧ａ、ｂが変化し、これによりトランジスタ
２０．３０がスイッチング動作する。この結果、トラン
ジスタ２０のドレイン電流■Ｓもしくはトランジスタ３
０のドレイン電流Ｉｔが流れ、この電流によって電圧Ｖ
ｏｏ、Ｖｓｓにも電位変動が生じる。このような信号［
）ｏｕＭのレベル変化に基づく電位変動期間は第５図の
Ｔ１で表わされている。

ところが、このような電圧ＶＤＤ％Ｖ８８の電位変動は
、内部信号［）ｏｕｔ′の正規なレベル変化に基づく場
合よりも、むしろ他の原因による場合の方が大きいこと
が判明した。すなわち、上記したように出力バッファ回
路の出力段のトランジスタ２０．３０は電流供給能力が
極めて大きくされている。このため、両トランジスタ２
０．３０を直列に介して発生するＶＤＤからＶｓｓへの
貫通電流の発生を防止する目的で、一方のトランジスタ
２０がオンするときは他方のトランジスタ３０がオフに
、他方のトランジスタ３０がオンするときは一方のトラ
ンジスタ２０がオフするように回路が設計されている。

このため、トランジスタ２０．３０のオフは、オンする
ときよりも早くなる。つまり、トランジスタ２０のゲー
ト電圧ａの立上がり及びトランジスタ３０のゲート電圧
すの立下がりがそれぞれ急峻になるようにしている。具
体的には、トランジスタ２０のゲー１−を駆動するＰチ
ャネルＭＯＳトランジスタ１７の素子寸法をＮチャネル
ＭＯＳトランジスタ１８よりも大きく設計し、トランジ
スタ３０のゲートを駆動するＮチャネルＭＯＳトランジ
スタ２８の素子寸法をＰチャネルＭＯＳトランジスタ２
７よりも大きく設計するようにしている。これにより、
トランジスタ２０．３０は急速にオフするようになる。

しかし、このようにトランジスタ２０．３０が急速にオ
フすることが、内部信号ＱｏｕＭの正規のレベル変化以
外に電圧Ｖｏｏ、Ｖｓｓに大きな電位変動を発生させる
原因となる。つまり、前記期間Ｔ１のように、内部信号
Ｄｏｕｔ′が変化するときにはトランジスタ２０．３０
が急速にオフしても問題はない。ところが、第５図の時
刻ｔ１．ｔ２に示すように、信号ＤＯＩＩＭが極めて短
い期間にｉｔ　Ｌ　＋＋レベルから“ＨＩ＋レベルにな
り再び゛Ｌ″レベルに戻る場合や、これとは反対に゛′
Ｈ″レベルから１１１　Ｉ＋レベルになり再び゛Ｈ″レ
ベルに戻る場合にも電圧ＶｏｏｓＶｓｓに大きな電位変
動が生じる。このような状態は、例えば半導体メモリに
おいて、複数ビットの入力アドレス信号の一部が遅れる
ことにより、デコード出力信号が一時的に異なるレベル
となるような場合に発生する。このとき、例えば時刻ｔ
１を例にすると、−時的に内部信号［）ｏｕｔ’　がｌ
ｌ　ＨＩ＋レベルになると、これにより電圧ａも゛′Ｈ
″レベルになり、Ｐチャネル側の出力用のトランジスタ
２０はオフする。他方、電圧すが４１８１ルベルになる
ことにより、トランジスタ３０はオンする。従って、こ
のトランジスタ３０にはドレイン電流Ｉｔが流れる。こ
のとき、出力端子２１の信＠　［）　ｏｕｔは極く短い
期間だけ“Ｌ゛レベル放電される。しかし、すぐにＤｏ
ｕｔ’　が“Ｌ　１１レベルになるために電圧すも′″
Ｌ　Ｉ！レベルになり、トランジスタ３０はオンからオ
フに変わる。従って、トランジスタ３０のドレイン電流
ｉｔは急速にＯになる。このときのｒｔのｄｉ／ｄｔは
負の無限大に近い値となり、アース電圧Ｖｓｓには前記
１式で示される電位変動が発生する。そして、この電位
変動は極めて大きくなる。このようなことは、Ｄｏｕｔ
’がＩＩ　Ｌ　Ｔｊレベル方向に短い期間に変化すると
きも同様であり、この場合には電源電圧ＶＤＤ側に電位
変動が発生する。このような電位変動により、集積回路
が誤動作する恐れがある。

このような誤動作は、システムの高速化のために信号０
ｏｕｔの波形をより急峻にするな場合にはさらに発生し
易くなる。

（発明が解決しようとする問題点）このように従来の出力バッファ回路では、入力信号が短
い期間で変化すると出力段トランジスタの電流に急激な
変化が生じ、これにより電圧変動が発生して誤動作が生
じるという欠点がある。

この発明は上記のような事情を考慮してなされたもので
あり、その目的は内部信号が短期間に変化しても電源電
圧の電位変動を低く押さえることができ、これにより他
の回路の誤動作を防止することができる出力バッフ１回
路を提供することにある。

［発明の構成］（問題点を解決するための手段）この発明の出力バッファ回路は、信号の出力端子と、電
源と上記出力端子との間に挿入された出力用のＭｏＳト
ランジスタと、上記出力端子の信号を所定の閾値で検出
しこの検出結果に基づいて上記ＭＯＳトランジスタの導
通抵抗を制御する導通抵抗制御手段とから構成されてい
る。

（作用）この発明の出力バッファ回路では、出力端子の信号があ
るレベルになっているときには、出力用のＭＯＳトラン
ジスタのゲート電圧が短時間に変化しても元の電圧に復
帰する速度を遅らせることにより、出力用のＭＯＳトラ
ンジスタに流れる電流の時間的変化の割合を小さくして
いる。

（実施例）以下、図面を参照してこの発明の一実施例を説明する。

なお、説明に当たり、特に型を指定していないＭＯＳト
ランジスタは全てエンハンスメント型のものであるとす
る。

第１図はこの発明に係る出力バッファ回路の一実施例の
構成を示す回路図である。入力端子１１には、この出力
バッファ回路が設けられている集積回路内部で形成され
た信号ｏｏｕｔ’　が供給される。

また、電源電圧Ｖｏｏのノードとアース電圧Ｖｓｓのノ
ードとの間には２個のＰチャネルＭＯＳトランジスタ１
２．１３と１個のＮチャネルＭＯＳトランジスタ１４の
ソース、ドレイン間が直列接続されている。上記トラン
ジスタ１２のゲートにはこの出力バッファ回路を動作さ
せる期間に“Ｌ″レベルされる制御信号ＯＤＩが供給さ
れ、トランジスタ１３と１４のゲートには上記入力端子
１１の信号Ｄｏｕｔ’が並列に供給される。また、上記
両トランジスタ１３．１４の共通ドレインであるノード
１５とアース電圧Ｖｓｓのノードとの間にはＮチャネル
ＭｏＳトランジスタ１６のソース、ドレイン間が接続さ
れており、このトランジスタ１６のゲートには上記信号
○Ｄ１が供給されている。

電源電圧Ｖｏｏのノードとアース電圧Ｖｓｓのノードと
の間にはそれぞれ１個のＰチャネルＭＯＳトランジスタ
１７とＮチャネルＭＯＳトランジスタ１８のソース、ド
レイン間が直列接続されており、両トランジスタ１７．
１８のゲートには上記ノード１５の信号が供給される。

そして、上記両トランジスタ１７．１８の共通ドレイン
であるノード１９の信号は出力用のＰチャネルＭＯＳト
ランジスタ２０のゲートに供給される。この出力用のト
ランジスタ２０のソースはＶｏｏのノードに接続されて
おり、またドレインは信号０ｏｕｔの出力端子２１に接
続されている。

さらに、電源電圧ＶＤＤのノードとアース電圧Ｖｓｓの
ノードとの間には１個のＰチャネルＭＯＳトランジスタ
２２と２個のＮチャネルＭＯＳトランジスタ２３．２４
のソース、ドレイン間が直列接続されている。上記トラ
ンジスタ２２と２３のゲートには上記入力端子１１の信
号Ｄｏｕｔ’が並列に供給され、トランジスタ２４のゲ
ートにはこの出力バッファ回路を動作させる期間に“Ｈ
１ルベルにされる制御信号０（）２が供給される。また
、上記両トランジスタ２２．２３の共通ドレインである
ノード２５と電源電圧ＶＤＤのノードとの間にはＰチャ
ネルＭＯＳトランジスタ２６のソース、トレイン間が接
続されており、このトランジスタ２６のゲートには上記
信号ＯＤ２が供給されている。

またさらに、電源電圧Ｖｏｏのノードとアース電圧Ｖｓ
ｅのノードとの間にはそれぞれ１個のＰチャネルＭＯＳ
トランジスタ２７とＮチャネルＭＯＳトランジスタ２８
のソース、ドレイン間が直列接続されており、両トラン
ジスタ２１．２８のゲートには上記ノード２５の信号が
供給される。そして、上記両トランジスタ２７．２８の
共通ドレインであるノード２９の信号は出力用のＮチャ
ネルＭｏＳトランジスタ３０のゲートに供給される。こ
の出力用のトランジスタ３０のソースはＶｓｓのノード
に接続されており、またドレインは信号［）ｏｕｔの出
力端子２１に接続されている。

一方、電源電圧Ｖｏｏのノードとアース電圧Ｖｅｅのノ
ードとの間には２個のＰチャネルＭＯＳトランジスタ３
１．３２と１個のＮチャネルＭＯＳトランジスタ３３の
ソース、ドレイン間が直列接続されている。ここで、上
記トランジスタ３３はデプレッション型のものが使用さ
れている。そして、上記トランジスタ３１のゲートには
上記ＯＤ１が供給され、トランジスタ３２のゲートには
上記出力端子２１の信号Ｄｏｕｔが供給される。また、
デプレッション型のトランジスタ３３のゲートはそのソ
ースに接続されている。電源電圧Ｖｏｏの７−ドと上記
ノード１９との間には２個のＰチャネルＭＯＳトランジ
スタ３４．３５のソース、ドレイン間が直列接続されて
いる。そして、上記一方のトランジスタ３４のゲートに
は上記両トランジスタ３２と３３の直列接続ノード３６
の信号が供給され、他方のトランジスタ３５のゲートに
は上記ノード１５の信号が供給される。ここで、上記ト
ランジスタ３１．３２．３３からなる回路は、この出力
バッファ回路の動作期間に動作して出力信号［）　ｏｕ
ｔの電位をトランジスタ３２の閾値電圧で検出する信号
反転回路３７を構成している。

電源電圧Ｖｏｏのノードとアース電圧Ｖｓｓのノードと
の間には３個のＮチャネルＭＯＳトランジスタ４１．４
２．４３の各ソース、ドレイン間が直列接続されている
。ここで、上記トランジスタ４３はデプレッション型の
ものが使用されている。そして、上記トランジスタ４１
のゲートには上記ＯＤ２が供給され、トランジスタ４２
のゲートには上記出力端子２１の信号□　ｏｕｔが供給
される。また、デプレッション型のトランジスタ４３の
ゲートはそのソースに接続されている。アース電圧Ｖｅ
ｓのノードと上記ノード２９との間には２個のＮチャネ
ルＭＯ８トランジスタ４４．４５のソース、ドレイン間
が直列接続されている。そして、上記一方のトランジス
タ４４のゲートには上記両トランジスタ４２と４３の直
列接続ノード４６の信号が供給され、他方のトランジス
タ４５のゲートには上記ノード２５の信号が供給される
。ここで、上記トランジスタ４１．４２．４３からなる
回路は、この出力バッファ回路の動作期間に動作して出
力信号ｏｏｕｔの電位をトランジスタ４２の同値電圧で
検出する信号反転回路４７を構成している。

また、上記実施例回路において、トランジスタ１７．３
４．３５が全てオンしたときのＶＯＯからノード１９に
対する電流供給能力が、前記第４図回路のトランジスタ
Ｉ’ｌのそれと等しくなるように設計されているととも
に、トランジスタ２８．４４．４５が全てオンしたとき
のノード２９からＶｓｓに対する電流供給能力が、前記
第４図回路のトランジスタ化のそれと等しくなるように
設計されている。

次に、上記のような構成の回路の動作を第２図の波形図
を用いて説明する。なお、第２図において、ａは出力段
のＰチャネルＭＯ８ｔ−ランジスタ２０のゲート電圧、
ｂは出力段のＮチャネルＭＯＳトランジスタ３０のゲー
ト電圧、Ｃは信号反転回路３７の出力電圧、ｄは信号反
転回路４７の出力電圧であり、かつＩＳはトランジスタ
２０のドレイン電流、ｌｔはトランジスタ３０のドレイ
ン電流である。

いま、出力信号ＯｏｕｔがＨ”レベルになっているとき
、信号反転回路４７内のＮチャネルＭＯＳトランジスタ
４２はオンしている。これにより、ノードｄの信号はＬ
　１ルベルになり、このノードｄの信号がゲートに供給
されているトランジスタ４４はオフしている。このとき
、前記したような原因により、内部信号［）ｏｕＭ　が
第２図の時刻ｔ１に示すように短期間に゛Ｌ″レベルか
ら゛′Ｈ″レベルになり、再び゛Ｌ″レベルに戻る状態
が発生したとする。このとき、トランジスタ２７により
ノード２９が一時的にＨＩＩレベルに充電される。とこ
ろが、信号［）ｏｕＭが“Ｌ　ＩＩレベルに戻ると、ト
ランジスタ４４はオフしているままの状態なので、−時
的に゛Ｈ″レベルに充電されたノード２９の放電はトラ
ンジスタ２８のみによって行なわれる。ここで、このト
ランジスタ２８単独の電流供給能力が従来回路の場合よ
りも小さく設計されているので、ノード２９のＬ”レベ
ルへの電位変化が穏やかなものとなり、トランジスタ３
０のドレイン電流Ｉｔのｄｉ／ｄｔの値が低く押さえら
れる。この結果、内部信号□ｏｕｔ’の一時的なレベル
変化に基づくアース電圧Ｖｓｅの電位変動が低く押さえ
られる。

他方、出力信号ＤＯＵｔがＬ　Ｉ！レベルになっている
とき、信号反転回路３７内のＰチャネルＭＯＳトランジ
スタ３２はオンしている。これにより、ノードＣの信号
は“Ｈ”レベルになり、このノードＣの信号がゲートに
供給されているトランジスタ３４はオフしている。この
とき、前記したような原因により、今度は内部信号□ｏ
ｕｔ’が第２図の時刻ｔ２に示すように短期間に゛Ｈ′
ルベルから“Ｌ″レベルなり、再び“Ｈパレベルに戻る
状態が発生したとする。このとき、トランジスタ１８に
よりノード１９が一時的に“Ｌ″レベル放電される。と
ころが、信号［）ｏｕｔ′が゛Ｈ″レベルに戻ると、ト
ランジスタ３４はオフしているままの状態なので、−時
的にＬ”レベルに放電されたノード１９の充電はトラン
ジスタ１７のみによって行なわれる。ここで、このトラ
ンジスタ１７単独の電流供給能力が従来回路のトランジ
スタ１−の場合よりも小さく設計されているので、ノー
ド１９の″゛Ｈ″Ｈ″レベル位変化が穏やかなものとな
り、トランジスタ２０のドレイン電流ｉｓのｄｉ／ｄｔ
の値が低く押さえられる。この結果、内部信号Ｄｏｕｔ
’の一時的なレベル変化に基づくアース電圧Ｖｓｓの電
位変動が低く押さえられる。このように、内部信号□ｏ
ｕｔ’の正規のレベル以外のレベル変化が生じても、電
源電圧ＶＤＤ％アース電圧Ｖｅｓの電位変動を押さえる
ことができる。この結果、この出力バッフ１回路が設け
られている集積回路、さらにはこの集積回路を含むシス
テムの電源電位変動による誤動作の発生を防止すること
ができる。

他方、予め出力信号□ｏｕｔが“Ｈ”レベルの状態のと
きに、内部信号０ｏｕｔ’　が゛Ｈ″レベルに変化し、
信号０ｏｕｔが゛Ｌ″レベルに放電される場合には、信
号反転回路３７内のＰチャネルＭＯＳトランジスタ３２
はオフしており、ノードＣの信号はＬ”レベルになって
いる。このため、このノードＣの信号がゲートに供給さ
れているトランジスタ３４はオンしている。このような
状態で内部信号Ｄｏｕｔ’が１１　ＨＩ＋レベルに変化
し、これに続いてノード１５の信号が゛′Ｌ′ルベルに
変化し、トランジスタ１７と３５がオン状態になると、
トランジスタ２０のゲートノード１９の充電はトランジ
スタ１７の経路と、直列接続された２個のトランジスタ
３４と３５の経路の二つの経路で行なわれる。ここで、
上記したようにトランジスタ１７．３４．３５が全てオ
ンしたときのｖＤＤからノード１９に対する電流供給能
力が、前記第４図回路のトランジスタ１７のそれと等し
くなるように設計されているために、従来と同様にノー
ド１９の電位の立上がりを急峻にすることができる。

これと同様に、予め出力信号□ｏｕｔが１１１　Ｉ＋レ
ベルの状態のときに、内部信号ｏｏｕｔ’が゛′Ｌ″レ
ベルに変化し、信号□ｏｕｔが１１　Ｈ１１レベルに充
電される場合には、信号反転回路４７内のＮチャネルＭ
ＯＳトランジスタ４２はオフしており、ノードｄの信号
は４４　ＨＴ＋レベルになっている。このため、このノ
ードｄの信号がゲートに供給されているトランジスタ４
４はオンしている。このような状態で内部信号Ｄｏｕｔ
′がｌ　ｌ−ＴＩレベルに変化し、これに続いてノード
２５の信号がａｈ　Ｈ＋！レベルに変化し、トランジス
タ２８と４５がオン状態になると、トランジスタ３０の
ゲートノード２９の放電は１〜ランジスタ２８の経路と
、直列接続された２個のトランジスタ４４と４５の経路
の二つの経路で行なわれる。ここで、上記したようにト
ランジスタ２８．４４．４５が全てオンしたときのノー
ド２９からＶｓｅに対する電流供給能力が、前記第４図
回路のトランジスタ２９のそれと等しくなるように設計
されているために、従来と同様にノード２９の電位の立
下がりを急峻にすることができる。

第３図はこの発明の他の実施例の構成を示す回路図であ
る。この実施例回路では、前記第１図回路の前記トラン
ジスタ３４．３５及び４４．４５をそれぞれ取り除き、
かつ前記ＰチャネルＭＯＳトランジスタ１７と電源電圧
ＶＤＤのノードとの間にはＰチャネルのデプレッション
型のＭｏＳトランジスタ４８のソース、ドレイン間を、
前記ＮチャネルＭＯＳトランジスタ２８とアース電圧Ｖ
ｓｓのノードとの間にはＮチャネルのデプレッション型
のＭＯＳトランジスタ４９のソース、ドレイン間をそれ
ぞれ挿入し、トランジスタ４８のゲートには前記信号反
転回路３７の出力信号Ｃを、トランジスタ４９のゲート
には前記信号反転回路４７の出力信号ｄをそれぞれ供給
するようにしたものである。

この実施例回路において、出力信号０ｏｕｔが“Ｌ′ル
ベルになっているときは上記と同様にノードＣの信号は
１１　ＨＩＴレベルになっている。このため、このノー
ドＣの信号がゲートに供給されているトランジスタ４８
の導通抵抗は高い状態にされている。このとき、内部信
号０ｏｕｔ’が短期間に変化し、トランジスタ１８によ
りノード１９が一時的に“Ｌ　ＩＴレベルに放電された
後に信号ＱＯＩＪｔ”が１１　ＨＩ＋レベルに戻ると、
トランジスタ４８の導通抵抗が高い状態にされているた
め、−時的にｄＬ　Ｌ　Ｔルーベルに放電されたノード
１９の充電は導通抵抗の高いトランジスタ４８を介して
行なわれる。このため、ノード１９の“Ｈ１ルベルへの
電位変化が穏やかなものとなり、トランジスタ２０のド
レイン電流Ｉｓのｄｉ／ｄｔの値が低く押さえられる。

なお、出力信号□ｏｕｔがＨ”レベルになっているとき
に、内部信号［）ｏｕｔ’が短期間に変化する場合には
、導通抵抗が高い状態にされているトランジスタ４９を
介してノード２９の放電が行なわれる。

なお、この発明は上記実施例に限定されるものではなく
種々の変形が可能であることはいうでもない。例えば上
記実施例では信号反転回路３１．４７がそれぞれデプレ
ッション型ＭＯＳトランジスタとエンハンスメント型Ｍ
ｏＳトランジスタからなるいわゆるＥ／Ｄ型反型回転回
路る場合について説明したが、これは他にＣＭＯ８型Ｏ
８回路、単チャネルエンハンスメント型ＭＯＳトランジ
スタで構成されたもの、抵抗とＭＯＳトランジスタで構
成されたものなど、種々の形式の反転回路の使用が可能
である。また、出力用のＭＯＳトランジスタ２０．３０
の代わりにバイポーラトランジスタを使用することも可
能である。

［発明の効果］以上説明したようにこの発明によれば、内部信号が短期
間に変化しても電源電圧の電位変動を低く押さえること
ができ、これにより他の回路の誤動作を防止することが
できる出力バッファ回路を提供することができる。

【図面の簡単な説明】

第１図はこの発明の一実施例の構成を示１回路図、第２
図は上記実施例回路の動作を説明するための波形図、第
３図はこの発明の他の実施例の構成を示す回路図、第４
図は従来回路の回路図、第５図は上記従来回路の波形図
である。１１・・・入力端子、１２．１３．１７．２２．２６．
２７．３１゜３２、３４．３５・・・ＰチャネルＭＯＳ
トランジスタ、２０・・・出力用のＰチャネルＭＯＳト
ランジスタ、１４゜１６、１８．２３．２４．２８．４
１．４２．４４．４５・・・ＰチャネルＭＯＳトランジ
スタ、３０・・・出力用のＮチャネルＭＯＳトランジス
タ。

Claims

【特許請求の範囲】１　半導体集積回路の内部信号を集積回路外部に出力す
る出力バッファ回路であって、信号の出力端子と、電源
と上記出力端子との間に挿入された出力用のトランジス
タと、上記出力端子の信号を所定の閾値で検出しこの検
出結果に基づいて上記トランジスタの導通抵抗を制御す
る導通抵抗制御手段とを具備したことを特徴とする出力
バッファ回路。２　前記導通抵抗制御手段は、上記出力端子の信号が入
力される信号反転回路と、この信号反転回路の出力に基
づいて前記トランジスタを駆動する信号のレベル変化速
度を変化させるレベル変化手段とで構成されている特許
請求の範囲第１項に記載の出力バッファ回路。