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JPH0282713A - スイッチング補助回路 - Google Patents

スイッチング補助回路

Info

Publication number
JPH0282713A
JPH0282713A JP63234169A JP23416988A JPH0282713A JP H0282713 A JPH0282713 A JP H0282713A JP 63234169 A JP63234169 A JP 63234169A JP 23416988 A JP23416988 A JP 23416988A JP H0282713 A JPH0282713 A JP H0282713A
Authority
JP
Japan
Prior art keywords
circuit
voltage
stage circuit
bypass
output
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP63234169A
Other languages
English (en)
Inventor
Masaki Komaki
正樹 小牧
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu VLSI Ltd
Fujitsu Ltd
Original Assignee
Fujitsu VLSI Ltd
Fujitsu Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu VLSI Ltd, Fujitsu Ltd filed Critical Fujitsu VLSI Ltd
Priority to JP63234169A priority Critical patent/JPH0282713A/ja
Priority to US07/407,074 priority patent/US5043604A/en
Priority to EP89309442A priority patent/EP0360525B1/en
Priority to KR1019890013476A priority patent/KR920010819B1/ko
Publication of JPH0282713A publication Critical patent/JPH0282713A/ja
Pending legal-status Critical Current

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Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0175—Coupling arrangements; Interface arrangements
    • H03K19/0185—Coupling arrangements; Interface arrangements using field effect transistors only
    • H03K19/018507—Interface arrangements
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/01—Modifications for accelerating switching
    • H03K19/017—Modifications for accelerating switching in field-effect transistor circuits
    • H03K19/01707—Modifications for accelerating switching in field-effect transistor circuits in asynchronous circuits
    • H03K19/01721—Modifications for accelerating switching in field-effect transistor circuits in asynchronous circuits by means of a pull-up or down element

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  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Computing Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Logic Circuits (AREA)
  • Electronic Switches (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 電源電圧外の中間電圧を出力するバッファ回路に関し、 スイッチングの高速化を目的とし、 第１の振幅を有する信号を出力する前段回路（１）と、
該前段回路の出力を受ける次段回路（２）との間に接続
され、該第１の振幅よりも大なる第２の振幅を有する信
号を出力するバイパス回路（３）と、該バイパス回路を
制御する制御回路とを有し、該前段回路（１）の時作時
には該バイパス回路（３）を働かせ該次段回路（２）の
入力端子の充放電を補助する。
〔産業上の利用分野〕
本発明は半導体装置において電源電圧外の中間電圧を出
力するバッファ回路に関する。
近年の各種システムの高速化に伴い半導体の高速化が要
求されている。この為、スイッチング動作の速い装置が
必要になる。
〔従来の技術〕
第５図に従来例としてオーブン・ドレイン型の出力回路
を示す。オープン・ドレインの出力電圧ＶｏｕＬは次段
回路６内のＰチャネルＭＯＳ　ｌ−ランジスタ１１とオ
フにした時、終端電圧ＶＬＬになる。ＰチャネルＭＯＳ
　）ランジスタ１１をオンにした時はそのオン抵抗と外
部抵抗ＲＴの分圧となる。このオン抵抗を調整する為、
ＰチャネルＭＯＳトランジスタ１１のゲートに加える電
圧を電源電圧以外の中間電圧を加える場合がある。第３
図では前段回路５でこの中間電圧を入力電圧Ｖｉｎに応
答して発生する。
前段回路５はＰチャネルＭＯＳ　　）ランジスタ１０．
ＮチャネルＭＯＳトランジスタ８、及びバイアス電圧ｖ
ｌｌをゲートに受けるＮチャネルＭＯＳトランンジスタ
９より構成れる。
〔発明が解決しようとする課題］ しかし、中間電圧を用いた従来の回路では、直接電源が
電位を決定しない為、電圧が安定するには時間を要する
。本発明はかかる問題を解決し電源電圧以外の電圧を出
力する装置のスイッチングの高速性を高めることを課題
とする。
〔課題を解決するための手段〕
第１図は本発明の原理図、第２図は原理説明のための波
形図（簡略化の為、低レベル側の出力電圧Ｖ。Ｌに関す
る動作波形）である。前記の課題は、第１の振幅を有す
る信号を出力する前段回路（１）と、該前段回路の出力
を受ける次段回路（２）との間に接続され、該第１の振
幅よりも大なる第２の振幅を有する信号を出力するバイ
パス回路（３）と、該バイパス回路を制御する制御回路
とを有し、該前段回路（１）の時作時には該バイパス回
路（３）を働かせ該次段回路（２）の入力端子の充放電
を補助することを特徴とするスイッチング補助回路によ
って解決される。
〔作用〕
即ち、本発明においては中間電圧を発生する前段回路（
１）とこれを受ける次段回路（２）との間にバイパス回
路（３）を設け、これを制御回路（４）でコントロール
する。
入力信号の変化時に制御回路（４）によっである期間だ
けバイパス回路（３）を働かせスイッチングを補助する
のである。
第１図、第２図において定常状態時の電位と期待値の電
位差をＥ”、内部抵抗をＲ１負荷容量をＣとした時Ｖ゛
・Ｅ’（１−１２＊ｃ）で前段回路の出力電位は変化す
る。この時ある期間、バイパス回路〔実施例〕 第４図と第５図に本発明の一実施例を示す。
（本例は■。、に関する実施例である。）第４図は時間
制御式、第５図は電圧帰還式を用いた出力バッファ回路
である。
図中、１３は前段回路（中間電圧発生回路）、１４は次
段回路、１５はバイパス回路、１６は制御回路、１７．
２０．２１はＰチャネルＭＯＳ　　）ランジスタ、（８
，１９゜２３はＮチャネルＭＯＳ　　）ランジスタ、２
２は外部抵抗ＲＴ、　２４は遅延素子として用いたイン
バータ、２５はＮＡＮＤゲート、２６はインバータ、Ｖ
ｉｎは入力電圧、Ｖｏｕｔは出力電圧、■、はバイアス
電圧、ｖｏ。は電源電圧、ＶＳＳは接地νＬＬは外部電
圧を示す。
第４図に於いて、前段回路１次段回路、バイパス回路と
制御回路はそれぞれ１３，１４．１５と１６である。
制御回路１６はチョッパー回路であり、入力信号Ｖ１．
．が“Ｌ”から“１１”に変化した後一定期間のパルス
状の信号を発生してＮチャネルＭＯＳ　　ｌ−ランジス
ク２３のゲートへ与える。このパルス期間中にバイパス
回路１５が働き前段回路１３のスイッチングを速くして
いる。
第５図に於いて、２７は前段回路、２８は次段回路、２
９はバイパス回路、３０は制御回路である。この回路は
電圧帰還による制御回路３０で、ＰチャネルＭＯＳトラ
ンジスタ３９とＮチャネルＭＯＳトランジスタ４０とか
らなるインバータが帰還回路であり、次段回路２８の入
力電圧を参照し帰還信号を発生している。
入力信号Ｖｉｎが“°Ｌ”の期間、ＮチャネルＭＯＳ　
　ｌ−ランジスタ３２．３７．３８の状態はオフ、オフ
、オンである。この信号が°°Ｈ”に変化時はＮチャン
ネルＭＯＳトランジスタ３２，３７．３８の状態はオフ
、オン、オンとなる。これによりバイパス回路２９が働
き次段回路２８の入力電圧は“Ｈ”から“し”に２、激
に変化する。
すると帰還回路からの信号が”Ｌ”から“１１″に変化
してＮチャネルＭＯＳトランジスタ３２．３７．３８の
状態はオン、オン、オフとなり前段回路２７からの電圧
が次段回路２８に加わる。尚４１．４２は遅延素子とし
て用いたインバータであり、ＮＯＲゲート４３の論理に
よって定常状態時における帰還回路の誤動作をキャンセ
ルしている。
３．１５．２９　　・・・バイパス回路４．１６．３０
　・・・制御回路 〔発明の効果〕 この様にして本発明によって期待電圧に速く到達するこ
とが出来、スイッチング動作の速い装置の実現が可能と
なる。
【図面の簡単な説明】
第１図は本発明の原理図、第２図は原理説明の図は電圧
帰還式によるオープン・ドレイ型の出力バッファ回路を
示し、第５図は従来例の回路図である。 １．１３．２７　　・・・前段回路、 ２．１４．２８　・・・次段回路、 原理図 算ｌ　口 動作−皮形図 ′ＩＩｒｚＩ２１ 本定帆ｎ−尖ｒ＆桐め口語図 第ｊ　図 偵辷朱？１の凹鋒図 第５図

Claims (1)

  1. 【特許請求の範囲】 第１の振幅を有する信号を出力する前段回路（１）と、 該前段回路の出力を受ける次段回路（２）との間に接続
    され、該第１の振幅よりも大なる第２の振幅を有する信
    号を出力するバイパス回路（３）と、該バイパス回路を
    制御する制御回路とを有し、該前段回路（１）の時作時
    には該バイパス回路（３）を働かせ該次段回路（２）の
    入力端子の充放電を補助することを特徴とするスイッチ
    ング補助回路。
JP63234169A 1988-09-19 1988-09-19 スイッチング補助回路 Pending JPH0282713A (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP63234169A JPH0282713A (ja) 1988-09-19 1988-09-19 スイッチング補助回路
US07/407,074 US5043604A (en) 1988-09-19 1989-09-14 Output buffer circuit having a level conversion function
EP89309442A EP0360525B1 (en) 1988-09-19 1989-09-18 Output buffer circuit having a level conversion function
KR1019890013476A KR920010819B1 (ko) 1988-09-19 1989-09-19 레벨 변환 기능을 갖는 출력버퍼회로

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JPH0282713A true JPH0282713A (ja) 1990-03-23

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Application Number Title Priority Date Filing Date
JP63234169A Pending JPH0282713A (ja) 1988-09-19 1988-09-19 スイッチング補助回路

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US (1) US5043604A (ja)
EP (1) EP0360525B1 (ja)
JP (1) JPH0282713A (ja)
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