JPH0693625B2

JPH0693625B2 - 出力バッファ回路

Info

Publication number: JPH0693625B2
Application number: JP61230615A
Authority: JP
Inventors: 弘岩橋
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1986-09-29
Filing date: 1986-09-29
Publication date: 1994-11-16
Anticipated expiration: 2009-11-16
Also published as: JPS6384315A

Description

【発明の詳細な説明】［発明の目的］（産業上の利用分野）この発明は、半導体集積回路の内部信号を集積回路外部
に出力する出力バッファ回路に関する。

（従来の技術）半導体集積回路ではその出力信号によって、外部に存在
する大きな容量、例えば100pF程度の負荷容量を駆動す
る必要がある。このため、半導体集積回路内部の信号を
外部に出力する出力バッファ回路では、このような大き
な負荷容量を充分に駆動することができるように、出力
段のトランジスタの電流供給能力を極めて大きく設定し
ている。

このような出力バッファ回路の従来の構成を第４図に示
す。集積回路内部で形成された信号Dout′は出力バッフ
ァ回路の入力端子11に供給される。この出力バッファ回
路を動作させる期間では信号OD1が“L"レベルに、信号O
D2が“H"レベルにそれぞれされる。これにより、信号OD
1がゲートに供給されるＰチャネルMOSトランジスタ12が
オン、ＮチャネルMOSトランジスタ16がオフし、入力端
子11に供給された信号Dout′は、ＰチャネルMOSトラン
ジスタ13及びＮチャネルMOSトランジスタ14からなるCMO
Sインバータと、ＰチャネルMOSトランジスタ17及びＮチ
ャネルMOSトランジスタ18からなるCMOSインバータとを
直列に介して出力用のＰチャネルMOSトランジスタ20の
ゲートに供給される。他方、信号OD2がゲートに供給さ
れるＮチャネルMOSトランジスタ24がオン、ＰチャネルM
OSトラジスタ26がオフし、入力端子11に供給された信号
Dout′は、ＰチャネルMOSトランジスタ22及びＮチャネ
ルMOSトランジスタ23からなるCMOSインバータと、Ｐチ
ャネルMOSトランジスタ27及びＮチャネルMOSトランジス
タ28からなるCMOSインバータとを直列に介して出力用の
ＮチャネルMOSトランジスタ30のゲートにも供給され
る。ここで、上記出力用のトランジスタ20、30のソース
は正極性の電源電圧V_DDのノード、アース電圧V_SSのノー
ドにそれぞれ接続されており、各ドレインは出力端子21
に共通接続されている。

このような出力バッファ回路では、内部信号Dout′のレ
ベルに応じて出力段のトランジスタ20、30のいずれか一
方がオンし、このオンしているトランジスタを介して出
力端子21に接続された負荷容量51がV_DDに充電もしくはV
_SSへ放電される。そして、負荷容量51を大きな電流で
充、放電して出力端子21の信号Doutの立上がり、立下が
りを急峻にするため、トランジスタ20、30の素子寸法が
大きくされ、それぞれのコンダクタンスが高くされてい
る。

ところで、このような出力バッファ回路を備えた集積回
路をシステムに組込む場合、上記電源電圧V_DD及びアー
ス電圧V_SSはそれぞれ電源装置52から配線を介して出力
バッファ回路に供給される。このため、V_DD、V_SSの配線
に存在するインダクタンス53、54の影響により、これら
配線に大きな電流が流れると電圧V_DD、V_SSに大きな電位
変動が発生する。すなわち、これらの配線に存在するイ
ンダクタンス成分をＬとし、配線に流れる電流の変化を
di/dtとすると、配線にはよく知られているように次の
ような電位変化Δｖが生じる。

Δｖ＝Ｌ・（di/dt） …１第５図は上記第４図回路における各部分の信号波形を示
す波形図である。なお、第５図において、ａは出力段の
ＰチャネルMOSトランジスタ20のゲート電圧であり、同
じくｂは出力段のＮチャネルMOSトランジスタ30のゲー
ト電圧であり、かつIsはトランジスタ20のドレイン電流
であり、Itはトランジスタ30のドレイン電流である。

第５図に示すように、第４図回路において内部信号Dou
t′のレベルが変化するとトランジスタ20、30のゲート
電圧ａ、ｂが変化し、これによりトランジスタ20、30が
スイッチング動作する。この結果、トランジスタ20のド
レイン電流Isもしくはトランジスタ30のドレイン電流It
が流れ、この電流によって電圧V_DD、V_SSにも電位変動が
生じる。このような信号Dout′のレベル変化に基づく電
位変動期間は第５図のT1で表わされている。

ところが、このような電圧V_DD、V_SSの電位変動は、内部
信号Dout′の正規なレベル変化に基づく場合よりも、む
しろ他の原因による場合の方が大きいことが判明した。
すなわち、上記したように出力バッファ回路の出力段の
トランジスタ20、30は電流供給能力が極めて大きくされ
ている。このため、両トランジスタ20、30を直列に介し
て発生するV_DDからV_SSへの貫通電流の発生を防止する目
的で、一方のトランジスタ20がオンするときは他方のト
ランジスタ30がオフに、他方のトランジスタ30がオンす
るときは一方のトランジスタ20がオフするように回路が
設計されている。このため、トランジスタ20、30のオフ
は、オンするときよりも早くなる。つまり、トランジス
タ20のゲート電圧ａの立上がり及びトランジスタ30のゲ
ート電圧ｂの立下がりがそれぞれ急峻になるようにして
いる。具体的には、トランジスタ20のゲートを駆動する
ＰチャネルMOSトランジスタ17の素子寸法をＮチャネルM
OSトランジスタ18よりも大きく設計し、トランジスタ30
のゲートを駆動するＮチャネルMOSトランジスタ28の素
子寸法をＰチャネルMOSトランジスタ27よりも大きく設
計するようにしている。これにより、トランジスタ20、
30は急速にオフするようになる。しかし、このようにト
ランジスタ20、30が急速にオフすることが、内部信号Do
ut′の正規のレベル変化以外に電圧V_DD、V_SSに大きな電
位変動を発生させる原因となる。つまり、前記期間T1の
ように、内部信号Dout′が変化するときにはトランジス
タ20、30が急速にオフしても問題はない。ところが、第
５図の時刻t1,t2に示すように、信号Dout′が極めて短
い時間に“L"レベルから“H"レベルになり再び“L"レベ
ルに戻る場合や、これとは反対に“H"レベルから“L"レ
ベルになり再び“H"レベルに戻る場合にも電圧V_DD、V_SS
に大きな電位変動が生じる。このような状態は、例えば
半導体メモリにおいて、複数ビットの入力アドレス信号
の一部が遅れることにより、デコード出力信号が一時的
に異なるレベルとなるような場合に発生する。このと
き、例えば時刻t1を例にすると、一時的に内部信号Dou
t′が“H"レベルになると、これにより電圧ａも“H"レ
ベルになり、Ｐチャネル側の出力用のトランジスタ20は
オフする。他方、電圧ｂが“H"レベルになることによ
り、トランジスタ30はオンする。従って、このトランジ
スタ30にはドレイン電流Itが流れる。このとき、出力端
子21の信号Doutは極く短い期間だけ“L"レベルに放電さ
れる。しかし、すぐにDout′が“L"レベルになるために
電圧ｂも“L"レベルになり、トランジスタ30はオンから
オフに変わる。従って、トランジスタ30のドレイン電流
Itは急速に０になる。このときのItのdi/dtは負の無限
大に近い値となり、アース電圧V_SSには前記１式で示さ
れる電位変動が発生する。そして、この電位変動は極め
て大きくなる。このようなことは、Dout′が“L"レベル
方向に短い期間に変化するときも同様であり、この場合
には電源電圧V_DD側に電位変動が発生する。このような
電位変動により、集積回路が誤動作する恐れがある。こ
のような誤動作は、システムの高速化のために信号Dout
の波形をより急峻にするな場合にはさらに発生し易くな
る。

（発明が解決しようとする問題点）このように従来の出力バッファ回路では、入力信号が短
い期間で変化すると出力段トランジスタの電流に急激な
変化が生じ、これにより電圧変動が発生して、誤動作が
生じるという欠点がある。

この発明は上記のような事情を考慮してなされたもので
あり、その目的は内部信号が短期間に変化しても電源電
圧の電位変動を低く押さえることができ、これにより他
の回路の誤動作を防止することができる出力バッファ回
路を提供することにある。

［発明の構成］（問題点を解決するための手段）この発明の出力バッファ回路は、信号の出力端子と、電
源と上記出力端子との間に挿入された出力用のMOSトラ
ンジスタと、上記出力端子の信号を所定の閾値で検出し
この検出結果に基づいて上記MOSトランジスタの導通抵
抗を制御する導通抵抗制御手段とから構成されている。

（作用）この発明の出力バッファ回路では、出力端子の信号があ
るレベルになっているときには、出力用のMOSトランジ
スタのゲート電圧が短時間に変化しても元の電圧に復帰
する速度を遅らせることにより、出力用のMOSトランジ
スタに流れる電流の時間的変化の割合を小さくしてい
る。

（実施例）以下、図面を参照してこの発明の一実施例を説明する。
なお、説明に当たり、特に型を指定していないMOSトラ
ンジスタは全てエンハンスメント型のものであるとす
る。

第１図はこの発明に係る出力バッファ回路の一実施例の
構成を示す回路図である。入力端子11には、この出力バ
ッファ回路が設けられている集積回路内部で形成された
信号Dout′が供給される。また、電源電圧V_DDのノード
とアース電圧V_SSのノードとの間には２個のＰチャネルM
OSトランジスタ12、13と１個のＮチャネルMOSトランジ
スタ14のソース、ドレイン間が直列接続されている。上
記トランジスタ12のゲートにはこの出力バッファ回路を
動作させる期間に“L"レベルにされる制御信号OD1が供
給され、トランジスタ13と14のゲートには上記入力端子
11の信号Dout′が並列に供給される。また、上記両トラ
ンジスタ13、14の共通ドレインであるノード15とアース
電圧V_SSのノードとの間にはＮチャネルMOSトランジスタ
16のソース、ドレイン間が接続されており、このトラン
ジスタ16のゲートには上記信号OD1が供給されている。

電源電圧V_DDのノードとアース電圧V_SSのノードとの間に
はそれぞれ１個のＰチャネルMOSトランジスタ17とＮチ
ャネルMOSトランジスタ18のソース、ドレイン間が直列
接続されており、両トランジスタ17、18のゲートには上
記ノード15の信号が供給される。すなわち、上記両トラ
ンジスタ17、18はCMOSインバータINV1を構成しており、
このインバータINV1の出力ノードであり、上記両トラン
ジスタ17、18の共通ドレインであるノード19の信号は出
力用のＰチャネルMOSトランジスタ20のゲートに供給さ
れる。この出力用のトランジスタ20のソースはV_DDのノ
ードに接続されており、またドレインは信号Doutの出力
端子21に接続されている。

さらに、電源電圧V_DDのノードとアース電圧V_SSのノード
との間には１個のＰチャネルMOSトランジスタ22と２個
のＮチャネルMOSトランジスタ23、24のソース、ドレイ
ン間が直列接続されている。上記トランジスタ22と23の
ゲートには上記入力端子11の信号Dout′が並列に供給さ
れ、トランジスタ24のゲートにはこの出力バッファ回路
を動作させる期間に“H"レベルにされる制御信号OD2が
供給される。また、上記両トランジスタ22、23の共通ド
レインであるノード25と電源電圧V_DDのノードとの間に
はＰチャネルMOSトランジスタ26のソース、ドレイン間
が接続されており、このトランジスタ26のゲートには上
記信号OD2が供給されている。

またさらに、電源電圧V_DDのノードとアース電圧V_SSのノ
ードとの間にはそれぞれ１個のＰチャネルMOSトランジ
スタ27とＮチャネルMOSトランジスタ28のソース、ドレ
イン間が直列接続されており、両トランジスタ27、28の
ゲートには上記ノード25の信号が供給される。すなわ
ち、上記両トランジスタ27、28はCMOSインバータINV2を
構成しており、このインバータINV2の出力ノードであ
り、上記両トランジスタ27、28の共通ドレインであるノ
ード29の信号は出力用のＮチャネルMOSトランジスタ30
のゲートに供給される。この出力用のトランジスタ30の
ソースはV_SSのノードに接続されており、またドレイン
は信号Doutの出力端子21に接続されている。

一方、電源電圧V_DDのノードとアース電圧V_SSのノードと
の間には２個のＰチャネルMOSトランジスタ31、32と１
個のＮチャネルMOSトランジスタ33のソース、ドレイン
間が直列接続されている。ここで、上記トランジスタ33
はデプレッション型のものが使用されている。そして、
上記トランジスタ31のゲートには上記OD1が供給され、
トランジスタ32のゲートには上記出力端子21の信号Dout
が供給される。また、デプレッション型のトランジスタ
33のゲートはそのソースに接続されている。電源電圧V
_DDのノードと上記ノード19との間には２個のＰチャネル
MOSトランジスタ34、35のソース、ドレイ間が直列接続
されている。そして、上記一方のトランジスタ34のゲー
トには上記両トランジスタ32と33の直列接続ノード36の
信号が供給され、他方のトランジスタ35のゲートには上
記ノード15の信号が供給される。ここで、上記トランジ
スタ31、32、33からなる回路は、この出力バッファ回路
の動作期間に動作して出力信号Doutの電位をトランジス
タ32の閾値電圧で検出する信号反転回路37を構成してい
る。

すなわち、この信号反転回路37では、トランジスタ31,3
2がオンしたときにはノード36における電圧が“H"レベ
ルに、またトランジスタ32がオフしたときには、“L"レ
ベルとなるように各トランジスタ31,32,33のサイズが決
められている。

また、上記インバータINV1と、ゲートにノード15の信号
が供給されるMOSトランジスタ35とは、内部信号Dout′
に応答して上記出力用のＰチャネルMOSトランジスタ20
のゲート電圧を制御するゲート電圧制御手段を構成して
いる。さらに、信号反転回路37と上記MOSトランジスタ3
4とは、出力端子21の信号Doutを所定の閾値で検出しこ
の検出結果に基づいて上記ゲート電圧制御手段が上記MO
Sトランジスタ20のゲート電圧を制御する際の応答速度
を変化させる応答速度制御手段を構成している。

アース電圧V_SSのノードと電源電圧V_DDのノードとの間に
は３個のＮチャネルMOSトランジスタ41、42、43の各ソ
ース、ドレイン間が直列接続されている。ここで、上記
トランジスタ43はデプレッション型のものが使用されて
いる。そして、上記トランジスタ41のゲートには上記OD
2が供給され、トランジスタ42のゲートには上記出力端
子21の信号Doutが供給される。また、デプレッション型
のトランジスタ43のゲートはそのソースに接続されてい
る。アース電圧V_SSのノードと上記ノード29との間には
２個のＮチャネルMOSトランジスタ44、45のソース、ド
レイン間が直列接続されている。そして、上記一方のト
ランジスタ44のゲートには、上記両トランジスタ42と43
の直列接続ノード46の信号が供給され、他方のトランジ
スタ45のゲートには上記ノード25の信号が供給される。
ここで、上記トランジスタ41、42、43からなる回路は、
この出力バッファ回路の動作期間に動作して出力信号Do
utの電位をトランジスタ42の閾値電圧で検出する信号反
転回路47を構成している。

すなわち、この信号反転回路47では、トランジスタ41,4
2がオンしたときにはノード46における電圧が“L"レベ
ルに、またトランジスタ42がオフしたときには“H"レベ
ルとなるように各トランジスタ41,42,43のサイズが決め
られている。

また、上記インバータINV2と、ゲートにノード25の信号
が供給されるMOSトランジスタ45とは、内部信号Dout′
に応答して上記出力用のＮチャネルMOSトランジスタ30
のゲート電圧を制御するゲート電圧制御手段を構成して
いる。さらに、信号反転回路47と上記MOSトランジスタ4
4とは、出力端子21の信号Doutを所定の閾値で検出しこ
の検出結果に基づいて上記ゲート電圧制御手段が上記MO
Sトランジスタ30のゲート電圧を制御する際の応答速度
を変化させる応答速度制御手段を構成している。

また、上記実施例回路において、トランジスタ17、34、
35が全てオンしたときのV_DDからノード19に対する電流
供給能力が、前記第４図回路のトランジスタ17のそれと
等しくなるように設計されているとともに、トランジス
タ28、44、45が全てオンしたときのノード29からV_SSに
対する電流供給能力が、前記第４図回路のトランジスタ
28のそれと等しくなるように設計されている。

次に、上記のような構成の回路の動作を第２図の波形図
を用いて説明する。なお、第２図において、ａは出力段
のＰチャネルMOSトランジスタ20のゲート電圧、ｂは出
力段のＮチャネルMOSトランジスタ30のゲート電圧、ｃ
は信号反転回路37の出力電圧、ｄは信号反転回路47の出
力電圧であり、かつIsはトランジスタ20のドレイン電
流、Itはトランジスタ30のドレイン電流である。

いま、出力信号Doutが“H"レベルになっているとき、信
号反転回路47内のＮチャネルMOSトランジスタ42はオン
している。これにより、ノードｄの信号は“L"レベルに
なり、このノードｄの信号がゲートに供給されているト
ランジスタ44はオフしている。このとき、前記したよう
な原因により、内部信号Dout′が第２図の時刻t1に示す
ように短期間に“L"レベルから“H"レベルになり、再び
“L"レベルに戻る状態が発生したとする。このとき、ト
ランジスタ27によりノード29が一時的に“H"レベルに充
電される。ところが、信号Dout′が“L"レベルに戻る
と、トランジスタ44はオフしているままの状態なので、
一時的に“H"レベルに充電されたノード29の放電はトラ
ンジスタ28のみによって行なわれる。ここで、このトラ
ンジスタ28単独の電流供給能力が従来回路の場合よりも
小さく設計されているので、ノード29の“L"レベルへの
電位変化が穏やかなものとなり、トランジスタ30のドレ
イン電流Itのdi/dtの値が低く押さえられる。この結
果、内部信号Dout′の一時的なレベル変化に基づくアー
ス電圧V_SSの電位変動が低く押さえられる。

他方、出力信号Doutが“L"レベルになっているとき、信
号反転回路37内のＰチャネルMOSトランジスタ32はオン
している。これにより、ノードｃの信号は“H"レベルに
なり、このノードｃの信号がゲートに供給されているト
ランジスタ34はオフしている。このとき、前記したよう
な原因により、温度は内部信号Dout′が第２図の時刻t2
に示すように短期間に“H"レベルから“L"レベルにな
り、再び“H"レベルに戻る状態が発生したとする。この
とき、トランジスタ18によりノード19が一時的に“L"レ
ベルに放電される。ところが、信号Dout′が“H"レベル
に戻ると、トランジスタ34はオフしているままの状態な
ので、一時的に“L"レベルに放電されたノード19の放電
はトランジスタ17のみによって行なわれる。ここで、こ
のトランジスタ17単独の電流供給能力が従来回路のトラ
ンジスタ17の場合よりも小さく設計されているので、ノ
ード19の“H"レベルへの電位変化が穏やかなものとな
り、トランジスタ20のドレイン電流Isのdi/dtの値が低
く押さえられる。この結果、内部信号Dout′の一時的な
レベル変化に基づくアース電圧V_SSの電位変動が低く押
さえられる。このように、内部信号Dout′の正規のレベ
ル以外のレベル変化が生じても、電源電圧V_DD、アース
電圧V_SSの電位変動を押さえることができる。この結
果、この出力バッファ回路が設けられている集積回路、
さらにはこの集積回路を含むシステムの電源電位変化に
よる誤動作の発生を防止することができる。

他方、予め出力信号Doutが“H"レベルの状態のときに、
内部信号Dout′が“H"レベルに変化し、信号Doutが“L"
レベルに放電される場合には、信号反転回路37内のＰチ
ャネルMOSトランジスタ32はオフしており、ノードｃの
信号は“L"レベルになっている。このため、このノード
ｃの信号がゲートに供給されているトランジスタ34はオ
ンしている。このような状態で内部信号Dout′が“H"レ
ベルに変化し、これに続いてノード15の信号が“L"レベ
ルに変化し、トランジスタ17と35がオン状態になると、
トランジスタ20のゲートノード19の充電はトランジスタ
17の経路と、直列接続された２個のトランジスタ34と35
の経路の二つの経路で行なわれる。ここで、上記したよ
うにトランジスタ17、34、35が全てオンしたときのV_DD
からノード19に対する電流供給能力が、前記第４図回路
のトランジスタ17のそれと等しくなるように設計されて
いるために、従来と同様にノード19の電位の立上がりを
急峻にすることができる。

これと同様に、予め出力信号Doutが“L"レベルの状態の
ときに、内部信号Dout′が“L"レベルに変化し、信号Do
utが“H"レベルに充電される場合には、信号反転回路47
内のＮチャネルMOSトランジスタ42はオフしており、ノ
ードｄの信号は“H"レベルになっている。このため、こ
のノードｄの信号がゲートに供給されているトランジス
タ44はオンしている。このような状態で内部信号Dout′
が“L"レベルに変化し、これに続いてノード25の信号が
“H"レベルに変化し、トランジスタ28と45がオン状態に
なると、トランジスタ30のゲートノード29の放電はトラ
ンジスタ28の経路と、直列接続された２個のトランジス
タ44と45の経路の二つの経路で行なわれる。ここで、上
記したようにトランジスタ28、44、45が全てオンしたと
きのノード29からV_SSに対する電流供給能力が、前記第
４図回路のトランジスタ28のそれと等しくなるように設
計されているために、従来と同様にノード29の電位の立
上がりを急峻にすることができる。

すなわち、内部信号Dout′が通常に立ち下がり、立ち上
がる場合は、出力信号Doutの充放電による電流のために
電源電圧は変動する。内部信号Dout′が“H"レベルのと
き出力信号Doutは“L"レベルである。このとき、ノード
29はＰチャネルMOSトランジスタ27によって“H"レベル
に充電されており、ＮチャネルMOSトランジスタ30はオ
ンしている。この状態で内部信号Dout′が変化して“L"
レベルになればＰチャネルMOSトランジスタ27はオフ
し、ＮチャネルMOSトランジスタ28と45はオンするの
で、ノード29はＮチャネルMOSトランジスタ28及びＮチ
ャネルMOSトランジスタ45、44によって放電される。Ｎ
チャネルMOSトランジスタ30はたとえオンしていたとし
ても、出力信号Doutはこのトランジスタ30によって“L"
レベルに放電された状態であるので、トランジスタ30が
オンしていたとしてもこのトランジスタ30に電流は流れ
ていない。従って、このときはＮチャネルMOSトランジ
スタ30がオフすることによって電源電圧は影響を受ける
ことがない。この場合、ドレイン電流Itは流れないので
電圧_SSは変動しない。しかし、ドレイン電流Isが流れる
ために電圧V_DDは変動するが、電流の変化率が小さいた
めに前記時刻t1,t2に示すようなノイズによる場合と比
べて電圧変動は小さい。上記とは逆に、内部信号Dout′
が変化して“H"レベルになる場合はドレイン電流Itが流
れるために電圧V_SSが変動するが、この場合も電流の変
化率が小さいために前記時刻t1,t2に示すようなノイズ
による場合と比べて電圧変動は小さい。

第３図は参考例の構成を示す回路図である。この実施例
回路では、前記第１図回路の前記トランジスタ34、35及
び44、45をそれぞれ取り除き、かつ前記ＰチャネルMOS
トランジスタ17と電源電圧V_DDのノードとの間にはＰチ
ャネルのデプレッション型のMOSトランジスタ48のソー
ス、ドレイン間を、前記ＮチャネルMOSトランジスタ28
とアース電圧V_SSのノードとの間にはＮチャネルのデプ
レッション型のMOSトランジスタ49のソース、ドレイン
間をそれぞれ挿入し、トランジスタ48のゲートには前記
信号反転回路37の出力信号ｃを、トランジスタ49のゲー
トには前記信号反転回路47の出力信号ｄをそれぞれ供給
するようにしたものである。すなわち、この実施例回路
では、トランジスタ17、18からなるCMOSインバータINV1
の出力ノードと電源電圧V_DDのノードとの間にトランジ
スタ48のソース・ドレイン間を挿入すると共に、トラン
ジスタ27、28からなるCMOSインバータINV2の出力ノード
とアース電圧V_SSのノードとの間にトランジスタ49のソ
ース・ドレイン間を挿入するようにしたものである。

この参考例回路において、出力信号Doutが“L"レベルに
なっているときは上記と同様にノードｃの信号は“H"レ
ベルになっている。このため、このノードｃの信号がゲ
ートに供給されているトランジスタ48の導通抵抗は高い
状態にされている。このとき、内部信号Dout′が短期間
に変化し、トランジスタ18によりノード19が一時的に
“L"レベルに放電された後に信号Dout′が“H"レベルに
戻ると、トランジスタ48の導通抵抗が高い状態にされて
いるため、一時的に“L"レベルに放電されたノード19の
放電は導通抵抗の高いトランジスタ48を介して行なわれ
る。このため、ノード19の“H"レベルへの電位変化が穏
やかなものとなり、トランジスタ20のドレイン電流Isの
di/dtの値が低く押さえられる。なお、出力信号Doutが
“H"レベルになっているときに、内部信号Dout′が短期
間に変化する場合には、導通抵抗が高い状態にされてい
るトランジスタ49を介してノード29の放電が行なわれ
る。

なお、この発明は上記実施例に限定されるものではなく
種々の変形が可能であることはいうでもない。例えば上
記実施例では信号反転回路37、47がそれぞれデプレッシ
ョン型MOSトランジスタとエンハンスメント型MOSトラン
ジスタからなるいわゆるE/D型反転回路である場合につ
いて説明したが、これは他にCMOS型反転回路、単チャネ
ルエンハンスメント型MOSトランジスタで構成されたも
の、抵抗とMOSトランジスタで構成されたものなど、種
々の形式の反転回路の使用が可能である。また、出力用
のMOSトランジスタ20、30の代わりにバイポーラトラン
ジスタを使用することも可能である。

［発明の効果］以上説明したようにこの発明によれば、内部信号が短期
間に変化しても電源電圧の電位変動を低く押さえること
ができ、これにより他の回路の誤動作を防止することが
できる出力バッファ回路を提供することができる。

【図面の簡単な説明】

第１図はこの発明の一実施例の構成を示す回路図、第２
図は上記実施例回路の動作を説明するための波形図、第
３図は参考例の構成を示す回路図、第４図は従来回路の
回路図、第５図は上記従来回路の波形図である。 11……入力端子、12,13,17,22,26,27,31,32,34,35……
ＰチャネルMOSトランジスタ、20……出力用のＰチャネ
ルMOSトランジスタ、14,16,18,23,24,28,41,42,44,45…
…ＰチャネルMOSトランジスタ、30……出力用のＮチャ
ネルMOSトランジスタ。

Claims

【特許請求の範囲】

【請求項１】半導体集積回路の内部信号を集積回路外部
に出力するために、上記内部信号に対応して該集積回路
の出力端子を充電あるいは放電するために第１及び第２
の電源と上記出力端子との間に接続され、上記出力端子
を充電するための第１導電型の第１のトランジスタと放
電するための上記第１導電型とは逆導電型の第２導電型
の第２のトランジスタとを備えた出力バッファ回路にお
いて、上記出力端子の信号が入力される第１の信号反転回路及
びこの第１の信号反転回路の出力ノードの信号でゲート
制御されソース、ドレイン間が上記第１の電源と上記第
１のトランジスタのゲートとの間に挿入された第１導電
型の第３のトランジスタからなる第１の応答速度制御手
段と、上記内部信号に対応した信号でゲート制御されソース、
ドレイン間が上記第３のトランジスタに直列接続された
第１導電型の第４のトランジスタと、上記内部信号に対応した信号が入力され出力ノードが上
記第１のトランジスタのゲートに接続された第２の信号
反転回路と、上記出力端子の信号が入力される第３の信号反転回路及
びこの第３の信号反転回路の出力ノードの信号でゲート
制御されソース、ドレイン間が上記第２の電源と上記第
２のトランジスタのゲートとの間に挿入された第２導電
型の第５のトランジスタからなる第２の応答速度制御手
段と、上記内部信号に対応した信号でゲート制御されソース、
ドレイン間が上記第５のトランジスタに直列接続された
第２導電型の第６のトランジスタと、上記内部信号に対応した信号が入力され出力ノードが上
記第２のトランジスタのゲートに接続された第４の信号
反転回路とを具備したことを特徴とする出力バッファ回路。