JPS6369262A

JPS6369262A - 半導体集積回路

Info

Publication number: JPS6369262A
Application number: JP61211569A
Authority: JP
Inventors: Takehisa Hayashi; 剛久林; Michio Asano; 浅野　道雄; Kazuo Koide; 一夫小出
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1986-09-10
Filing date: 1986-09-10
Publication date: 1988-03-29

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明はフリップフロップ、ラッチを含む半導体集積回
路に係り、特に、クロックスキューの小さいクロック信
号を供給するに好適な半導体集積回路に関する。

【従来の技術〕

半導体集積回路において、ラッチ・フリップ・フロップ
、レジスタ、カウンタ等（以下、ラッチ等と略す）の順
序回路では、その動作上、クロック信号を必要とする。

通常、クロック信号は、半導体集積回路の外部から供給
され、必要に応じてチップ内に分配される。一般に、ク
ロック信号がラッチ等に到達する時刻にばらつき（クロ
ックスキュー）があると、その分だけクロックの間隔（
ある位相のクロックと次の位相のクロックの時間間隔）
を長くする等、が必要となり、回路の動作速度が制限さ
れる。従って、クロックスキューを小さくすることは性
能向上のため重要である。

半導体集積回路のクロック分配回路については。

例えば、カーバー・ミード、リン・コンウェイ編著、イ
ントロダクション・ツー・ＶＬＳＩ・システムズ（Ｃａ
ｒｖｅｒ　Ｍｅａｄ＆Ｌｙｎｎ　Ｃｏｎｖａｙ、”Ｉｎ
ｔｒｏｄｕｃｔｉｏｎｔｏ　ＶＬＳＩ　Ｓｙｓｔｅｍｓ
”、アデイソン・ウェスレイ社、（Ａｄｄｉｓｏｎ−Ｖ
ｅｓｌｅｙ）　、　１９８０年〕の７，３章クロック分
配（Ｃ１ｏｃｋ　ｄｉｓｔｒｉｂｕｔｉｏｎ）　２３２
頁から２３３頁にかけて、チャールズ°ザイッ（Ｃｈａ
ｒｌｅｓＳｅｉｔｚ）が述べている。第２図はその記述
を図に示したものである。第２図（ａ）は、クロック線
がチップ全体で共通である場合であり、１はクロック入
力パッド、２はクロック入力バッファ、２００はラッチ
等、１００はクロック線である。上記の文献ではクロッ
クスキューの点で最良の策としている。第２図（ｂ）は
、上記文献７，３章の最後な記述している例であり、１
，２，２００は第２図（ａ）と同様であり、３はクロッ
ク分配バッファ、４はクロック・バッファ、１０．１１
は組み合わせ論理回路、１０１〜１０３はクロック線で
ある。本例では、クロック信号の駆動回路の最後段（以
下クロック・バッファと言う）４の前に組み合わせ論理
回路１１が挿入され、クロック信号に論理演算が行なわ
れている。これは、一定のまとまりの機能を持った回路
の集合からなるブロック（以下単にブロックと言う）ご
とに、例えば、クロックの入力を停止する、等の機能を
実現するために用いる。本例では、さらに、上記文献に
は明示されていないクロック分配バッファ３、組み合わ
せ論理回路１０が、図示の様に設けられている０組み合
せ論理１０は、一定のまとまりの機能を持ったブロック
の集合からなるブロック群（以下単にブロック群と言う
）ごとにクロックに論理演算を行うためのものであり、
クロック分配バッファ３はブロック群を駆動するために
１０の直後に設けられている。以下、組み合せ回路１０
とクロック分配バッファ３の対（図２（ｂ）の３０）を
クロック分配セル、組み合せ回路１１とクロックバッフ
ァ４の対（図２（ｂ）の４０）をクロックバッファセル
と言う。

〔発明が解決しようとする問題点〕

上記従来技術では、第２図（ａ）に示した様に、クロッ
ク入力バッファが、半導体集積回路内のラッチ等ヘクロ
ックを供給するための最終段である場合（すなわち、ク
ロック・バッファを兼ねる場合）には、クロック線が全
てのラッチ等に共通のためチップ内のクロックスキュー
の問題は比較的小さい、しかし、第２図（ｂ）で示す様
な場合には、クロック入力パッドから、ラッチ等の各々
へ至る径路には種々の場合が発生し、これらの径路の配
線長のばらつき、ファン・アウト数の相違による負荷容
量のばらつきがクロック・スキューの原因となり１問題
となる。実際のシステム応用では、テスト時を始めとし
て、第２図（ｂ）の様な、ブロック群ごと、又は、ブロ
ックごとのクロック信号に対する論理演算を行なう必要
があり、半導体集積回路の高速化につれて、この様なり
ロック分配回路系のクロック・スキューを小さくするこ
とが重要となっている。また、スタンダードセル方式等
による特定用途向けの大規模半導体集積回路では、通常
、回路の配置・配線は計算機プログラムを用いて応用ご
とに個別に行なっており、クロックバッファの配置位置
やファンアウトの数が一定しないため、上記の問題をさ
らに困難なものとしている。

本発明の目的は、クロック分配回路系の改良により上記
の様なりロックスキューの発生を最小限に抑えた半導体
集積回路を提供することにある。

〔問題点を解決するための手段〕

上記の目的を達成するため、本発明では、次の手段を採
る。

■ブロック群を駆動する、クロック分配セルにおいて、
クロック信号に論理演算を行なうための組み合わせ回路
の直後に複数個のクロック分配バッファを設ける。

■■に加え、上記複数のクロック分配バッファのうちの
任意の個数は、その負荷となるブロックの数が一定の個
数に限定され、クロック入力バッドからこのクロック分
配バッファを経て、ブロック内のクロックバッファセル
に至るまでの配線長が一定の値に略等しく設定される。

〔作用〕

上記■の手段で、ａ能的に一つのまとまりを持つブロッ
ク群は、これを′ｇ７Ａ動するクロック分配セル中の一
つの級み合わせ論理によって、そのクロック信号に共通
の論理演算を施すことができる。

上記クロック分配セルのファンアウトとなるブロックの
数はこの半導体集積回路が搭載するユーザーの論理構成
の違いによって、最小１個から、回路性能で許容された
上限ｎ個まで、変動するが、本発明の構成によれば、上
記のクロック分配セル中にクロック分配バッファｍａｌ
、複数に設けられるため、１個のクロック分配バッファ
当りの負荷数の変動は最大ｎ　／　ｍ個となり、クロッ
ク供給径路当りの負荷容量の変動を小さく抑えることが
できるためクロック・スキューを小さくできる。

上記■の手段によれば、上記複数のクロック分配バッフ
ァのうちの任意の個数が、ファンアウト数と、クロック
供給径路の配線長が一定の値となる様に設計されるため
、この手段によってクロック信号が供給されるラッチ等
は、互いにクロック・スキューを小さくすることができ
る。このような構成の利点は、クロック・スキューを管
理し、タイミングの厳しい信号を扱えるラッチ等と、フ
ァンアウト制限が緩く、従って設計が容易なラッチ等の
両方の使いわけが可能となる点にある。

〔実施例〕

以下、本発明の一実施例を第１図により説明する。第１
図において１はクロック入力パッド、２はクロック入力
バッファ、３０はクロック分配セル４０はクロックバッ
ファセル、１５０は論理回路の集合からなるブロックで
あり、クロック分配セルは組み合わせ論理回路１０と、
１０の出力が入力される複数個のクロック分配バッファ
３からなり、１０の入力は、クロック線１０１を介して
、クロック入力バッファの出力に接続され、クロック入
力バッファの入力は、クロック入力パッドに接続される
。さらにクロックバッファセル４０はブロック１５０内
に設けられており、４０は、組み合わせ論理回路１１と
、１１の出力が入力されるクロックバッファ４からなり
、１１の入力はクロックａ１０２を介して、前記クロッ
ク分配バッファ３のうちの１つの出力に接続される。ク
ロックバッファ４の出力は、クロック線１０３を介して
、上記ブロック１５０内に設けられた複数個のラッチ等
２００に入力される。クロック・バッファ４０はブロッ
ク１５０内に１ケ設けられ、１対１に対応している。第
１図に示すようにクロック入力バッファに接続されるク
ロック分配セルは複数個であっても良く、１つのクロッ
ク分配バッファに接続されるブロックは複数個であって
も良い。

なお、１つのクロック分配セルが駆動するブロックの全
てをまとめてブロック群と記すことにする。

第１図の実施例で、機能的に一つのまとまりを持つブロ
ック群は、これを駆動するクロック分配セル中の組み合
わせ論理１０によって、そのクロック信号に共通の論理
演算を施すことができる。

本実施例の特長は、クロック分配セル中で、組み合せ論
理１０の直後に、複数個のクロック分配バッファを設け
たことにある。上記クロック分配セルが駆動するブロッ
ク群中のブロックの個数は。

この半導体集積回路が搭載するユーザーの論理構成の違
いによって最小１個から、回路性能で許容された上限ｎ
個まで変動するが、本実施例の構成によれば、上記クロ
ック分配セル中にクロック分配バッファが複数個（ｍ個
とする）設けられているため、１個のクロック分配バッ
ファ当りの負荷となるブロックの数の変動は最小１個か
らｎ　／　ｍ個となる。従って、クロック線１０２の負
荷容量のばらつきが小さくできるため、ラッチ等２００
に至るクロック供給径路の違いによるクロックスキュー
を小さくすることができる。

なお、第２図において、クロック分配セル３０を複数個
（ｍ個）とすれば、クロック分配バッファ３の負荷とな
るブロックの数の変動は最小１個からｎ　／　ｍ個とで
きる。しかし、この場合、第１図の構成と比較して、組
み合わせ論理回路１０の数もｍ個に増加するため、クロ
ック系回路の占有面積は第１図の場合と比べ著しく大き
なものとなってしまう、また、クロック入力バッファ２
の負荷の数は通常大きいため、これがｍ倍となると著し
く大きな負荷となって、クロック入力バッファ２での遅
延時間の絶対値が大きくなり、クロック入力バッファ２
の特性ばらつきによるクロックスキューの増大が問題と
なる。これに対し、第１図の構成では、占有面積が小さ
く、また、組み合わせ論理回路１０の負荷数が１個から
ｍ個に増したことによる論理回路１０の遅延時間の増分
、及び二九によるクロックスキューの増分は小さく問題
とならない。

本発明の他の実施例を第３図に示す、第３図において１
はクロック入力パッド、２はクロック入力バッファ、５
０はクロック分配ブロック、１５０゜１５０はブロック
であり、クロック入力バッファ２の入力はクロック入力
バッドに接続され、出力は、複数のクロック分配セルに
クロック線１０１を介して入力される。クロック分配セ
ル３０は、組み合わせ論理回路１０と複数のクロック分
配バッファで構成され、１０の入力はクロック入力バッ
ファ２の出力と接続される。クロック分配セル３１は、
同様に組み合わせ論理回路１５と複数のクロック分配バ
ッファで構成され、１５の入力はクロック入力バッファ
２の出力に接続される。クロック分配セル３０，３１を
含むクロック分配セルの全体はクロック分配ブロック５
０を構成する。

クロック分配バッファの各々には複数の負荷ブロックが
接続される。クロック分配バッファ３，８はそれぞれク
ロック分配セル３０．３１に含まれ、その負荷となるブ
ロックの数は回路性能で決まる上限以下の任意の値をと
る。クロック分配バッファ１３．１８はそれぞれ、クロ
ック分配セル３０゜３１に含まれ、その負荷となるブロ
ックの数が一定の個数に限定される。全てのクロック分
配バッファの出力は、負荷ブロックの各々の中に設けら
れたクロックバッファセルに入力される。クロックバッ
ファセルは組み合わせ論理回路とグロックバッファから
なり、組み合わせ論理回路の入力はクロック分配バッフ
ァの出力に接続され、出力は。

クロックバッファの入力となる。クロックバッファの出
力は、同じブロック内の複数個のラッチ等のクロック入
力端子に接続される。第３図において、１５０，１５１
はそれぞれ１３，８なるクロック分配バッファに接続さ
れるブロック、４０゜４１は、それぞれ１５０，１５１
に含まれるクロックバッファセル、１１．２１はそれぞ
れ４０゜４１に含まれる組み合わせ論理回路、４，２４
はそれぞれ、１１．２１の出力に接続されるクロック・
バッファ、２００，２０１はクロック線１０３を介して
、４に接続されるラッチ等の一部、２０２゜２０３はク
ロック線１０５を介して２４に接続されるラッチ等の一
部である。クロックバッファセルの組み合せ論理回路１
１．２１の入力は、それぞれクロック！１０２，１０４
を介して、クロック分配バッファ１３．１８に接続され
る。第３図の実施例では、クロック分配バッファ１３．
１８の負荷となるブロックの数が一定の個数に限定され
、かつ、クロック入力バッド１から、これらのクロック
分配バッファを経て、ブロック１５０゜１５１内のクロ
ックバッファセル４０．４１に至るまでの配線の値が略
等しく設定されることが特長である。

第３図の実施例では、上記複数のクロック分配バッファ
のうちの任意の個数が、１３．１８と同様に、ファンア
ウト数と上記のクロック供給経路の配線長が一定の値と
なる様に設計されるため、負荷容量のばらつきが小さく
１５０，１５１等のブロック内のラッチ等は、互いにク
ロック・スキューを小さくすることができる。このこと
は、例えば、第３図に示す様に、１５０中のラッチ等２
０１を出力、１５１中のラッチ等２０２を入力とする様
な論理信号経路がある場合、異なるブロック群に属する
２０１，２０２間のクロックスキューを一定値以下に抑
制する上で効果がある。なお、２０１，２０２間には通
常組み合わせ回路が入るが、簡単のため説明、及び図で
は省略している。また第３図の実施例で、クロック分配
セル中のすべてのクロック分配バッファの負荷数を一定
値に限定しても本実施例の効果に変わりがない。

第４図は第３図の実施例の半導体チップ上の配置例を示
したものである０図の記号のうち、第３図につけ加えで
あるものは、１６０〜１６３がブロック、４２〜４５が
それぞれのブロックのクロックバッファセルである。第
４図において、クロック分配ブロックはチップの略中央
に配置される。

この様にすることで、各ブロックへの距離が平均化され
る。各クロック分配バッファから、ブロック内のクロッ
クバッファセルへの配線長は例えば図示している様に略
等しくすることができる。この様なりロック線の配線を
実現するには、まず先にクロック分配ブロックの位置を
固定したうえで、ブロックの配置を決め、これに対して
クロック線の長さが略等しくなる様に自動、又は、人手
配線すれば良い。

本発明の他の実施例を第５図に示す、第５図の実施例が
第３図の実施例と異なるのは、クロック分配バッファ１
３．１８にそれぞれ負荷ブロックの１つとして１５２，
１５３が接続され、１５２゜１５３にそれぞれ含まれる
クロックバッファセル４２．４３において、それぞれ組
み合わせ論理回路１１．２１の出力にそれぞれ２つのク
ロックバッファ５，４及び２５．２４が接続され、５及
び２５のクロックバッファには一定の個数のラッチ等が
それぞれ略等しい配線長でクロックバッファに接続され
るラッチセルを有することを特長とする。なお、クロッ
ク・バッファ４，２４はそれぞれブロック１５２，１５
２内の複数個のラッチ等（２２０，２１３等）を駆動す
る。第５図の実施例では、上記クロック・バッファがブ
ロック内に２種数けられ、一方が、特定のファンアウト
数、略等配線長に配置された複数のラッチを含むラッチ
セルを駆動することにより、クロック入力パッドから上
記ラッチセル内のラッチ等までのクロック給電径路が常
に一定の負荷条件とできる利点がある０例えば、入出力
パッドと直接信号のやりとりがあるラッチでは、チップ
間のプロセスばらつきの影響があるため、チップ内のク
ロックスキューはできる限り小さくする必要がある。ま
た、論理設計上、特に厳しいタイミング精度が要求され
る部分に、このラッチセル内のラッチ等を使うことが可
能となる。第５図においては、入出力パッドと直接信号
のやりとりをする場合の例としてラッチセル内のラッチ
等２１０，２１３を示した。

２１１は５によって、２１３は２５によってクロックが
供給される。２１１には入力パッド４００から入力バッ
ファ４１０を介して論理信号が入力される。また、２１
３では、その出力論理信号が出力バッファ４２０を介し
て出力パット４０１へ出力される。ここでも、信号径路
中の組み合わせ回路は説明、及び図から省略している。

以上の実施例を半導体集積回路として実現するための製
造するプロセスとしては、０ＭＯ８やＢｉＣＭＯ５が好
適である。特にＢｉＣＭＯ３は０ＭＯ８よりも遅延時間
が短かく、またチップ内、チップ間のプロセスばらつき
も小さいので、クロック給を系に用いるに好適である。

特に本発明のクロック入力バッファ、クロック分配バッ
ファ、クロックバッファをＢｉＣＭＯ３回路とし、各々
の終段をパイボーラ・トランジスタで構成した場合良好
なりロック給電系が実現できる。このようなりｉＣＭＯ
３回路としては例えば日経エレクトロニクス１９８５年
８月１２日号１９６真の西尾らによる等が好適である。

〔発明の効果〕

以上、本発明によれば、クロック供給系路の負荷容量の
ばらつきを低減でき、クロックスキューを小さくできる
効果がある。

【図面の簡単な説明】

第１図、第３図、第５図は本発明の一実施例を示す図、
第４図は本発明第３図の実施例のチップ上の配置の一例
を示す図、第２図は従来の技術を説明するための図であ
る。１・・・クロック入力パッド、２・・・クロック入力バ
ッファ、３，１３，８，１８・・・クロック分配バッフ
ァ、４，２４・・・クロック・バッファ、１０，１１゜
１５．２１・・・組み合わせ論理回路、３０．３１・・
・クロック分配セル、４０．４１・・・クロック・バッ
ファセル、５０・・・クロック分配ブロック、１５０゜
１５１・・・ブロック、２００〜２０３・・・ラッチ等
。ｆ　１　図Ｃｂ）慕　３　図）５　４　　　図　　　　　　　　　　　　　　ｌ　り
０フ７人曾ヅ犀ｍ１４ρｌ

Claims

【特許請求の範囲】１、クロック信号がチップ外又はチップ内のクロック発
生回路から供給され、論理回路の集合よりなるブロック
が少なくとも１個以上集まつてなるブロック群に上記ク
ロック信号を供給するためのクロックドライバ回路が上
記クロックに論理演算を行なうための組み合わせ論理回
路とその直後に設けられた複数のバッファ回路とから構
成され、該クロックドライバ回路の負荷となる上記ブロ
ック群中のブロックが上記複数のバッファ回路に組分け
されて接続されていることを特徴とする半導体集積回路
。２、上記複数のバッファ回路のうちの任意の個数は、そ
れがクロック信号を供給する負荷ブロックの数が一定の
個数に限定され、チップ外からクロック信号を入力する
クロック入力パッド又は、チップ内に内蔵されたクロッ
ク発生回路の出力から、上記クロックドライバ回路を経
由して、各ブロック内に設けられたクロックバッファに
至るまでの配線長が、異なるブロックに対しても略等し
く設定されることを特徴とする特許請求範囲第一項記載
の半導体集積回路。３、上記複数のバッファ回路のうち、負荷ブロックの数
が限定されたバッファ回路の負荷として接続されたブロ
ックにおいて、該ブロックに設けられたクロックバッフ
ァが、クロックに論理演算を行なうための組み合わせ論
理回路とその直後に設けられた２個のバッファ回路とか
らなり、その一方には、限定された一定個数のフリップ
フロップ又はラッチが接続され、該フリップフロップ又
はラッチとこれにクロック信号を供給するブロック内の
バッファ回路との間の配線長が一定の値に略等しく設定
されていることを特徴とする特許請求範囲第２項記載の
半導体集積回路。４、上記フリップフロップ又はラッチがチップ外からの
入力データを最初に受取るための入力フリップ・フロッ
プ又はラッチであるか、あるいは、チップ外への出力デ
ータを最終的に保持するための出力フリップ・フロップ
、又はラッチであることを特徴とする特許請求範囲第２
項記載の半導体集積回路。