JPH11272353A - クロック供給回路及びデータ転送回路 - Google Patents

Abstract

(57)【要約】 【課題】 クロックスキューによる回路の誤動作を防止
し、かつ、各種集積回路設計に対応可能なクロック供給
回路及びそのクロック供給回路を利用したデータ転送回
路を提供する。 【解決手段】 本発明に係るクロック供給回路は、複数
段のデータ信号入出力回路が縦続接続されて構成され、
複数段のデータ信号入出力回路のデータ信号入力段から
データ信号出力段までを所定の段数ごとの複数のグルー
プに区分されたデータ転送回路に、クロック信号を供給
するクロック供給回路において、複数のグループのうち
複数段のデータ信号入出力回路のデータ信号入力段によ
り近いグループに属するデータ信号入出力回路に、より
位相の遅れたクロック信号を供給するものである。本発
明に係るデータ転送回路は、上記クロック供給回路を用
いて構成したものである。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、クロック供給回路
及びそのクロック供給回路を利用したデータ転送回路に
関する。

【０００２】

【従来の技術】近年、集積回路の動作クロック周波数は
著しく向上し、５００ＭＨｚ程度の動作クロック周波数
で動作するゲートアレイやスタンダードセル等のＡＳＩ
Ｃ（Application Specific Integrated Circuit）も開
発されている。この動作クロック周波数の値は、１０年
前のほぼ５０倍であり、回路集積度の向上と相俟って応
用分野の拡大に寄与している。

【０００３】しかし、動作クロック周波数の上昇に伴
い、実現のための課題も増加してきており、クロックス
キュー対策もそれらの課題の１つである。クロックスキ
ューとは、クロック信号とデータ信号との位相差が集積
回路上の部分ごとに異なるために生ずる現象であり、デ
ータ信号の一時記憶装置であるレジスタに、切り替わり
の過渡状態におけるデータ信号又は所定のタイミングと
異なる時点におけるデータ信号が取り込まれることによ
り、回路が誤動作を引き起こす現象である。クロックス
キューは、集積回路のレイアウトが終了するまで定量的
な解析が不可能であり、結果として生ずる現象が不確定
であることから、誤動作の原因として発見することが困
難であり、発見されたとしても対策が困難である場合が
多い。

【０００４】従来のクロックスキュー対策として、主
に、以下のような２つの手段が採られていた。

【０００５】図１３は、従来の第１のクロックスキュー
解決手段についての説明図である。従来の第１のクロッ
クスキュー解決手段は、各クロック供給経路の入力側に
バッファ２を配設した格子状のクロック供給専用配線１
１を設け、クロック信号Ｐ0のみをこのクロック供給専
用配線１１を介して供給することにより、集積回路上の
部分ごとにおけるデータ信号との位相差を可能な限り小
さくするものである。従来の第１のクロックスキュー解
決手段は、ゲートアレイ、ＦＰＧＡ（FieldProgrammabl
e Gate Array：フィールド・プログラマブル・ゲート・
アレイ）等のように予めチップ全体の回路配置が決定さ
れている集積回路の場合に特に有効であり、例えば図１
３に示すように、格子状のクロック供給専用配線１１を
配設することにより、チップ上のクロックスキューをあ
る一定値以下に抑制することができる。

【０００６】図１４は、従来の第２のクロックスキュー
解決手段についての説明図である。従来の第２のクロッ
クスキュー解決手段は、クロック供給経路に配設された
第１段目のバッファ２の出力側に第２段目の複数のバッ
ファ２’を配設し、第２段目の各バッファ２’の出力側
に第３段目の複数のバッファ２”を配設するというよう
に、何段かのバッファを介して樹枝状に分岐したクロッ
ク配線を設け、各段のバッファの出力負荷が可能な限り
均等になるように回路設計を行うものである。

【０００７】また、従来の第１及び第２のクロックスキ
ュー解決手段が併用される場合も少なくない。

【０００８】

【発明が解決しようとする課題】しかしながら、上述し
た従来の第１及び第２のクロックスキュー解決手段に
は、それぞれ以下のような問題点があった。

【０００９】従来の第１のクロックスキュー解決手段、
即ち、クロック供給専用配線を用いる方法においては、
上述のように、予めチップ全体の回路配置が決定されて
いる集積回路の場合には有効であるが、スタンダードセ
ル等のように、最初の段階ではチップ内の回路配置が決
定されていない集積回路の場合には、クロック供給専用
配線の配置設計は他の信号線と同時又は他の信号線より
後に行われるので、理想的な配線設計を行うことは困難
であり、クロックスキューは結果的になされたレイアウ
トに依存することとなる。従って、そのレイアウトによ
っては、クロックスキューを、必要とされる一定値以下
に抑制することができない場合があり得るという問題点
があった。

【００１０】従来の第２のクロックスキュー解決手段、
即ち、樹枝状に分岐したクロック配線を採用し、各段の
バッファの出力負荷が可能な限り均等になるように回路
設計を行う方法においては、回路配置のレイアウト前に
クロック配線の配線設計を行うとすれば設計者が手計算
で行う必要があり、相当の注意と設計時間を要する。一
方、計算機を使用して自動的に回路設計を行う場合に
は、クロック配線の配線設計は回路配置のレイアウト後
に行うことになるので、回路配置のレイアウトの修正に
長時間を要し、場合によっては、チップ全体のレイアウ
トをやり直す必要が生じ、設計期間の長期化を招く結果
になるという問題点があった。

【００１１】前述したように、クロックスキューに起因
する回路の誤動作は、クロック信号とデータ信号との位
相差に起因するものであり、本来、チップ内の局所的な
現象である。しかし、従来のクロックスキュー解決手段
は、クロック信号自体の各部における位相差の最大値を
低減するものであり、集積回路全体にわたって実施され
る。従って、誤動作防止という観点から見ると、設計上
の無駄がかなり多い。本発明は上記問題点に鑑みてなさ
れたものであり、その目的は、クロックスキューによる
回路の誤動作を防止し、かつ、各種集積回路設計に対応
可能なクロック供給回路及びそのクロック供給回路を利
用したデータ転送回路を提供することである。

【００１２】

【課題を解決するための手段】本発明の第１の構成に係
るクロック供給回路によれば、複数段のデータ信号入出
力回路が縦続接続されて構成され、複数段のデータ信号
入出力回路のデータ信号入力段からデータ信号出力段ま
でを所定の段数ごとの複数のグループに区分されたデー
タ転送回路に、クロック信号を供給するクロック供給回
路において、複数のグループのうち複数段のデータ信号
入出力回路のデータ信号入力段により近いグループに属
するデータ信号入出力回路に、より位相の遅れたクロッ
ク信号を供給することを特徴とする。

【００１３】具体的な構成としては、複数段のデータ信
号入出力回路が縦続接続されて構成され、複数段のデー
タ信号入出力回路のデータ信号入力段からデータ信号出
力段までを所定の段数ごとの複数のグループに区分され
たデータ転送回路に、クロック信号を供給するクロック
供給回路において、クロック供給回路は、直列接続され
た複数段のバッファから構成され、かつ、入力クロック
信号に基づき複数段のバッファのいずれかから取り出さ
れた複数のクロック信号のうち、より多くの段数のバッ
ファを介して取り出されたクロック信号を、複数のグル
ープのうち複数段のデータ信号入出力回路のデータ信号
入力段により近いグループに属するデータ信号入出力回
路に供給するものであることを特徴とし、この構成によ
り、送信側データ信号入出力回路に入力されるクロック
信号の位相が受信側データ信号入出力回路に入力される
クロック信号の位相を追い越すことがないので、各デー
タ信号入出力回路は常に確定したデータ信号を取り込む
ことができ、その結果、クロックスキューによる回路の
誤動作を防止することができる。また、本発明の第１の
構成に係るクロック供給回路は、簡略な構成で上記機能
を実現することができ、回路設計が容易であるので、各
種集積回路設計に対応することができる。

【００１４】本発明の第２の構成に係るクロック供給回
路によれば、所定の段数ごとの複数のグループに区分さ
れた複数段のデータ信号入出力回路と、いずれかのグル
ープに属するデータ信号入出力回路から出力されたデー
タ信号の転送経路となるデータバスと、グループごとに
設けられ、データ信号入出力回路から出力されたデータ
信号のデータバスへのグループごとの出力を制御する出
力制御信号を発生する出力制御信号発生回路と、データ
信号入出力回路に入力するデータ信号として、データバ
ス上のデータ信号又は当該データ信号入出力回路自体が
出力しているデータ信号のいずれかを選択するデータ信
号選択回路とから構成されたデータ転送回路の各データ
信号入出力回路及び出力制御信号発生回路に、クロック
信号を供給するクロック供給回路において、各データ信
号入出力回路に供給するクロック信号よりも位相の遅れ
たクロック信号を出力制御信号発生回路に供給すること
を特徴とする。

【００１５】具体的な構成としては、所定の段数ごとの
複数のグループに区分された複数段のデータ信号入出力
回路と、いずれかのグループに属するデータ信号入出力
回路から出力されたデータ信号の転送経路となるデータ
バスと、グループごとに設けられ、データ信号入出力回
路から出力されたデータ信号のデータバスへのグループ
ごとの出力を制御する出力制御信号を発生する出力制御
信号発生回路と、データ信号入出力回路に入力するデー
タ信号として、データバス上のデータ信号又は当該デー
タ信号入出力回路自体が出力しているデータ信号のいず
れかを選択するデータ信号選択回路とから構成されたデ
ータ転送回路の各データ信号入出力回路及び出力制御信
号発生回路に、クロック信号を供給するクロック供給回
路において、クロック供給回路は、直列接続された複数
段のバッファから構成され、かつ、入力クロック信号に
基づき複数段のバッファのいずれかから取り出された複
数のクロック信号のうち、最も多くの段数のバッファを
介して取り出されたクロック信号を出力制御信号発生回
路に供給するものであることを特徴とし、この構成によ
り、データ信号の相互転送を行う各データ信号入出力回
路に入力されるクロック信号よりも、データバスへのデ
ータ信号の出力を制御する出力制御信号を出力する出力
制御信号発生回路に入力されるクロック信号の方が常に
位相が遅れているので、データ信号の相互転送を行う各
データ信号入出力回路は、データバス上のデータ信号が
変化する前に所定のデータ信号を取り込むことができ、
クロックスキューによる回路の誤動作を完全に防止する
ことができる。また、本発明の第２の構成に係るクロッ
ク供給回路は、簡略な構成で上記機能を実現することが
でき、回路設計が容易であるので、各種集積回路設計に
対応することができる。

【００１６】上記本発明の第１又は第２の構成に係るク
ロック供給回路において、さらに、以下のように構成す
るとよい。

【００１７】入力クロック信号に基づき、位相差を設け
て供給する複数のクロック信号のうち、最も位相の進ん
だクロック信号と最も位相の遅れたクロック信号との位
相差が、入力クロック信号の１周期未満であるものとす
ることにより、各段のデータ信号入出力回路が各タイミ
ングで所定のデータ信号を取り込むことができる。

【００１８】複数段のデータ信号入出力回路にクロック
信号を供給するためのクロック信号供給配線が、複数段
のデータ信号入出力回路内部を通過して配設されている
ものとすることにより、クロックバッファからデータ信
号入出力回路までの配線長の差等に起因するクロックス
キューが発生せず、クロックスキューによる回路の誤動
作を完全に排除することができる。

【００１９】さらに、複数段のバッファの一部又は全部
が、複数段のデータ信号入出力回路内部に配設されてい
るものとしてもよい。

【００２０】本発明の第１の構成に係るデータ転送回路
によれば、縦続接続された複数段のデータ信号入出力回
路から構成され、複数段のデータ信号入出力回路のデー
タ信号入力段からデータ信号出力段までを所定の段数ご
との複数のグループに区分されたデータ転送回路と、複
数のグループのうち複数段のデータ信号入出力回路のデ
ータ信号入力段により近いグループに属するデータ信号
入出力回路に、より位相の遅れたクロック信号を供給す
るクロック供給回路と、を備えたことを特徴とする。

【００２１】具体的な構成としては、縦続接続された複
数段のデータ信号入出力回路から構成され、複数段のデ
ータ信号入出力回路のデータ信号入力段からデータ信号
出力段までを所定の段数ごとの複数のグループに区分さ
れたデータ転送回路と、直列接続された複数段のバッフ
ァから構成され、かつ、入力クロック信号に基づき複数
段のバッファのいずれかから取り出された複数のクロッ
ク信号のうち、より多くの段数のバッファを介して取り
出されたクロック信号を、複数のグループのうち複数段
のデータ信号入出力回路のデータ信号入力段により近い
グループに属するデータ信号入出力回路に供給するクロ
ック供給回路と、を備えたことを特徴とし、この構成に
より、送信側データ信号入出力回路に入力されるクロッ
ク信号の位相が受信側データ信号入出力回路に入力され
るクロック信号の位相を追い越すことがないので、各デ
ータ信号入出力回路は常に確定したデータ信号を取り込
むことができ、その結果、クロックスキューによる回路
の誤動作を防止することができる。また、本発明の第１
の構成に係るデータ転送回路におけるクロック供給回路
は、簡略な構成で上記機能を実現することができ、回路
設計が容易であるので、各種集積回路設計に対応するこ
とができる。

【００２２】本発明の第２の構成に係るデータ転送回路
によれば、所定の段数ごとの複数のグループに区分され
た複数段のデータ信号入出力回路と、いずれかのグルー
プに属するデータ信号入出力回路から出力されたデータ
信号の転送経路となるデータバスと、グループごとに設
けられ、データ信号入出力回路から出力されたデータ信
号のデータバスへのグループごとの出力を制御する出力
制御信号を発生する出力制御信号発生回路と、データ信
号入出力回路に入力するデータ信号として、データバス
上のデータ信号又は当該データ信号入出力回路自体が出
力しているデータ信号のいずれかを選択するデータ信号
選択回路と、各データ信号入出力回路に供給するクロッ
ク信号よりも位相の遅れたクロック信号を出力制御信号
発生回路に供給するクロック供給回路と、を備えたこと
を特徴とする。

【００２３】所定の段数ごとの複数のグループに区分さ
れた複数段のデータ信号入出力回路と、いずれかのグル
ープに属するデータ信号入出力回路から出力されたデー
タ信号の転送経路となるデータバスと、グループごとに
設けられ、データ信号入出力回路から出力されたデータ
信号のデータバスへのグループごとの出力を制御する出
力制御信号を発生する出力制御信号発生回路と、データ
信号入出力回路に入力するデータ信号として、データバ
ス上のデータ信号又は当該データ信号入出力回路自体が
出力しているデータ信号のいずれかを選択するデータ信
号選択回路と、直列接続された複数段のバッファから構
成され、かつ、入力クロック信号に基づき複数段のバッ
ファのいずれかから取り出された複数のクロック信号の
うち、最も多くの段数のバッファを介して取り出された
クロック信号を出力制御信号発生回路に供給するクロッ
ク供給回路と、を備えたことを特徴とし、この構成によ
り、データ信号の相互転送を行う各データ信号入出力回
路に入力されるクロック信号よりも、データバスへのデ
ータ信号の出力を制御する出力制御信号を出力する出力
制御信号発生回路に入力されるクロック信号の方が常に
位相が遅れているので、データ信号の相互転送を行う各
データ信号入出力回路は、データバス上のデータ信号が
変化する前に所定のデータ信号を取り込むことができ、
クロックスキューによる回路の誤動作を完全に防止する
ことができる。また、本発明の第２の構成に係るデータ
転送回路におけるクロック供給回路は、簡略な構成で上
記機能を実現することができ、回路設計が容易であるの
で、各種集積回路設計に対応することができる。

【００２４】上記本発明の第１又は第２の構成に係るデ
ータ転送回路において、さらに、以下のように構成する
とよい。

【００２５】クロック供給回路が入力クロック信号に基
づき、位相差を設けて供給する複数のクロック信号のう
ち、最も位相の進んだクロック信号と最も位相の遅れた
クロック信号との位相差が、入力クロック信号の１周期
未満であるものとすることにより、各段のデータ信号入
出力回路が各タイミングで所定のデータ信号を取り込む
ことができる。

【００２６】クロック供給回路が複数段のデータ信号入
出力回路にクロック信号を供給するためのクロック信号
供給配線が、複数段のデータ信号入出力回路内部を通過
して配設されているものとすることにより、クロックバ
ッファからデータ信号入出力回路までの配線長の差等に
起因するクロックスキューが発生せず、クロックスキュ
ーによる回路の誤動作を完全に排除することができる。

【００２７】クロック供給回路を構成する複数段のバッ
ファの一部又は全部が、複数段のデータ信号入出力回路
内部に配設されているものとしてもよい。

【００２８】

【発明の実施の形態】以下、本発明に係るクロック供給
回路及びデータ転送回路の実施の形態について、図面を
参照しながら説明する。

【００２９】図１は、本発明の第１の実施の形態に係る
データ転送回路のブロック図である。本発明の第１の実
施の形態に係るデータ転送回路は、データ転送経路とな
る複数段のフリップフロップとそれらのフリップフロッ
プにクロック信号を供給するクロック供給回路とから構
成されている。尚、ここでは、データ転送回路を構成す
るフリップフロップの段数は３段としているが、任意の
複数段としてよい。

【００３０】本発明の第１の実施の形態に係るデータ転
送回路には、入力データ信号Ｄ0が入力され、データ信
号Ｄ1を出力する第１段のフリップフロップ１ａと、第
１段のフリップフロップ１ａからのデータ信号Ｄ1が入
力され、データ信号Ｄ2を出力する第２段のフリップフ
ロップ１ｂと、第２段のフリップフロップ１ｂからのデ
ータ信号Ｄ2が入力され、データ信号Ｄ3を出力する第３
段のフリップフロップ１ｃとが備えられ、第３段、第２
段、第１段のフリップフロップ１ｃ，１ｂ，１ａには第
１，第２，第３のクロック信号Ｐ1，Ｐ2，Ｐ3がそれぞ
れ入力される。

【００３１】第１，第２，第３のクロック信号Ｐ1，Ｐ
2，Ｐ3を供給するクロック供給回路は、順に直列接続さ
れた第１段、第２段、第３段のクロックバッファ２ａ，
２ｂ，２ｃから構成され、第１段のクロックバッファ２
ａには入力クロック信号Ｐ0が入力される。第１，第
２，第３のクロック信号Ｐ1，Ｐ2，Ｐ3は、それぞれ第
１段、第２段、第３段のクロックバッファ２ａ，２ｂ，
２ｃの出力信号である。即ち、本発明の第１の実施の形
態に係るデータ転送回路を構成する各フリップフロップ
には、データ信号経路の上流側のものほど相対的に位相
の遅れたクロック信号が入力され、データ信号経路の下
流側のものほど相対的に位相の進んだクロック信号が入
力されることになる。

【００３２】図２は、本発明の第１の実施の形態に係る
データ転送回路に用いられているフリップフロップの一
構成例を示したブロック図である。

【００３３】図２に示したフリップフロップは、ラッチ
回路を２段直列接続したマスタースレーブ型のＤフリッ
プフロップである。即ち、図２に示したフリップフロッ
プには、データ入力ノードＤに順に直列接続された第１
のクロックドインバータ４ａ及び第１のインバータ３ａ
と、第１のインバータ３ａに帰還接続された第２のクロ
ックドインバータ４ｂと、第１のインバータ３ａに順に
直列接続された第３のクロックドインバータ４ｃ及び第
２のインバータ３ｂと、第２のインバータ３ｂに帰還接
続された第４のクロックドインバータ４ｄと、クロック
入力ノードＰＩに順に直列接続された第３，第４のイン
バータ３ｃ，３ｄとが備えられている。第３のインバー
タ３ｃの出力信号であるクロック信号／φ（信号名の前
に付された記号“／”は論理反転を意味するものとす
る。以下同じ。）は第１，第３のクロックドインバータ
４ａ，４ｃに入力され、第４のインバータ３ｄの出力信
号であるクロック信号φは第２，第４のクロックドイン
バータ４ｂ，４ｄに入力される。

【００３４】マスター側ラッチ回路（４ａ，３ａ，４
ｂ）が入力データ信号を取り込んでいるタイミングにお
いてはスレーブ側ラッチ回路（４ｃ，３ｂ，４ｄ）は１
つ前のサイクルのデータ信号を保持して出力し、マスタ
ー側ラッチ回路のデータ取り込み口が閉まるのと同時に
スレーブ側ラッチ回路はデータ取り込み口を開けてマス
ター側ラッチ回路からのデータ信号を取り込み、出力デ
ータ信号を更新する。

【００３５】図３は、本発明の第１の実施の形態に係る
データ転送回路におけるクロック信号のタイミングチャ
ートである。

【００３６】第１，第２，第３のクロック信号Ｐ1，Ｐ
2，Ｐ3は、それぞれ１段、２段、３段のクロックバッフ
ァを介して入力クロック信号Ｐ0が出力されたものであ
るため、クロックバッファ１段あたりの信号伝搬遅延時
間をｔとすると、入力クロック信号Ｐ0に対してそれぞ
れｔ、２ｔ、３ｔだけ位相が遅れている。尚、ここでは
配線遅延はないものとしている。

【００３７】図１に示した本発明の第１の実施の形態に
係るデータ転送回路においては、データ信号は、第１段
のフリップフロップ１ａから第２段のフリップフロップ
１ｂへ、第２段のフリップフロップ１ｂから第３段のフ
リップフロップ１ｃへと伝搬していく。これに対し、ク
ロック信号は、データ信号とは逆方向に、第３段のフリ
ップフロップ１ｃ，第２段のフリップフロップ１ｂ，第
１段のフリップフロップ１ａの順に伝搬するので、各段
のフリップフロップへのクロック信号到達時間には、ク
ロックバッファ１段分の信号伝搬遅延時間ｔずつ位相差
が生ずる。従って、送信側フリップフロップに入力され
るクロック信号の位相が受信側フリップフロップに入力
されるクロック信号の位相を追い越すことがないので、
各フリップフロップは常に確定したデータ信号を取り込
むことができ、その結果、クロックスキューによる回路
の誤動作を防止することができる。また、本発明の第１
の実施の形態に係るデータ転送回路におけるクロック供
給回路は、簡略な構成で上記機能を実現することがで
き、回路設計が容易であるので、各種集積回路設計に対
応することができる。

【００３８】但し、各段のフリップフロップが各タイミ
ングで所定のデータ信号を取り込むためには、各段のフ
リップフロップにおけるクロック信号伝搬遅延時間ｔの
合計がクロック信号の１周期未満であることが必要条件
とされる。即ち、フリップフロップの段数をｎ，クロッ
ク信号の周期をＴとすると、ｎｔ＜Ｔの条件を満たさな
ければならない。従って、クロック信号の周波数をｆと
すると、クロック信号の周波数ｆの上限は、ｆ＜１／ｎ
ｔの条件によって制限されることになる。

【００３９】図４は、本発明の第２の実施の形態に係る
データ転送回路のブロック図である。本発明の第２の実
施の形態に係るデータ転送回路は、データ転送経路とな
る複数段のフリップフロップのセル上にクロック信号を
供給するクロック供給回路を内蔵させたものである。
尚、ここでは、データ転送回路を構成するフリップフロ
ップの段数は３段としているが、任意の複数段としてよ
い。

【００４０】本発明の第２の実施の形態に係るデータ転
送回路には、入力データ信号Ｄ0が入力され、データ信
号Ｄ1を出力する第１段のフリップフロップ５ａと、第
１段のフリップフロップ５ａからのデータ信号Ｄ1が入
力され、データ信号Ｄ2を出力する第２段のフリップフ
ロップ５ｂと、第２段のフリップフロップ５ｂからのデ
ータ信号Ｄ2が入力され、データ信号Ｄ3を出力する第３
段のフリップフロップ５ｃとが備えられている。そし
て、第３段のフリップフロップ５ｃは入力クロック信号
Ｐ0の入力に応じて第１のクロック信号Ｐ1を出力し、第
２段のフリップフロップ５ｂは第１のクロック信号Ｐ1
の入力に応じて第２のクロック信号Ｐ2を出力し、第１
段のフリップフロップ５ａは第２のクロック信号Ｐ2の
入力に応じて第３のクロック信号Ｐ3を出力する。

【００４１】図５は、本発明の第２の実施の形態に係る
データ転送回路に用いられているフリップフロップの第
１の構成例を示したブロック図である。

【００４２】図５に示したフリップフロップは、ラッチ
回路を２段直列接続したマスタースレーブ型のＤフリッ
プフロップであり、データ転送経路となる部分の構成
は、図２に示したフリップフロップと同様の構成であ
る。即ち、図５に示したフリップフロップには、データ
入力ノードＤに順に直列接続された第１のクロックドイ
ンバータ４ａ及び第１のインバータ３ａと、第１のイン
バータ３ａに帰還接続された第２のクロックドインバー
タ４ｂと、第１のインバータ３ａに順に直列接続された
第３のクロックドインバータ４ｃ及び第２のインバータ
３ｂと、第２のインバータ３ｂに帰還接続された第４の
クロックドインバータ４ｄとが備えられている。さら
に、各ラッチ回路へのクロック信号を供給するために内
蔵されたクロック供給回路が前段のフリップフロップへ
のクロック供給回路を兼ねており、このクロック供給回
路は、クロック入力ノードＰＩに順に直列接続された第
３，第４のインバータ３ｃ，３ｄと、クロック入力ノー
ドＰＩとクロック出力ノードＰＯとの間に順に直列接続
された第５，第６のインバータ３ｅ，３ｆとから構成さ
れている。第３のインバータ３ｃの出力信号であるクロ
ック信号／φは第１，第３のクロックドインバータ４
ａ，４ｃに入力され、第４のインバータ３ｄの出力信号
であるクロック信号φは第２，第４のクロックドインバ
ータ４ｂ，４ｄに入力される。また、このフリップフロ
ップのクロック入力ノードＰＩに入力されたクロック信
号は、第５，第６のインバータ３ｅ，３ｆを介してクロ
ック出力ノードＰＯから出力され、前段のフリップフロ
ップのクロック入力ノードに入力される。

【００４３】図６は、本発明の第２の実施の形態に係る
データ転送回路に用いられているフリップフロップの第
２の構成例を示したブロック図である。

【００４４】図６に示したフリップフロップは、ラッチ
回路を２段直列接続したマスタースレーブ型のＤフリッ
プフロップであり、データ転送経路となる部分の構成
は、図５に示したフリップフロップと同様の構成である
が、フリップフロップに内蔵されたクロック供給回路の
構成が異なっている。各ラッチ回路へのクロック信号を
供給するために内蔵されたクロック供給回路は前段のフ
リップフロップへのクロック供給回路を兼ねている点は
図５に示したフリップフロップと同様であるが、このク
ロック供給回路は、クロック入力ノードＰＩとクロック
出力ノードＰＯとの間に順に直列接続された第３，第４
のインバータ３ｃ，３ｄにより構成されている。第３の
インバータ３ｃの出力信号であるクロック信号／φは第
１，第３のクロックドインバータ４ａ，４ｃに入力さ
れ、第４のインバータ３ｄの出力信号であるクロック信
号POは第２，第４のクロックドインバータ４ｂ，４ｄに
入力されるとともに、クロック出力ノードＰＯから出力
され、前段のフリップフロップのクロック入力ノードに
入力される。

【００４５】図１に示した本発明の第１の実施の形態に
係るデータ転送回路においては、クロックバッファから
フリップフロップまでの配線長の差等に起因してクロッ
クスキューによる回路の誤動作が生ずる可能性は、実際
にはほとんどないと考えられるが物理的にはあり得る。
これに対し、図４に示した本発明の第２の実施の形態に
係るデータ転送回路は、図５又は図６に示したフリップ
フロップを用いて構成されているので、クロックバッフ
ァからフリップフロップまでの配線長の差等に起因する
クロックスキューが発生せず、クロックスキューによる
回路の誤動作を完全に排除することができる。また、本
発明の第２の実施の形態に係るデータ転送回路における
クロック供給回路は、簡略な構成で上記機能を実現する
ことができ、回路設計が容易であるので、各種集積回路
設計に対応することができる。

【００４６】但し、第１の実施の形態の場合と同様の理
由から、各段のフリップフロップにおけるクロック信号
伝搬遅延時間ｔの合計がクロック信号の１周期未満であ
ることが必要条件とされる。即ち、フリップフロップの
段数をｎ，クロック信号の周期をＴとすると、ｎｔ＜Ｔ
の条件を満たさなければならない。従って、クロック信
号の周波数をｆとすると、クロック信号の周波数ｆの上
限は、ｆ＜１／ｎｔの条件によって制限されることにな
る。本願出願時における半導体製造技術を用いた場合、
クロック信号伝搬遅延時間ｔは１００ｐｓ程度にするこ
とが可能である。この場合、フリップフロップの段数ｎ
＝１００と仮定すると、クロック信号の周波数ｆの上限
は１００ＭＨｚになる。実際には、配線遅延の影響で５
０ＭＨｚ程度が動作限界になると考えられる。

【００４７】図７は、本発明の第３の実施の形態に係る
データ転送回路のブロック図である。本発明の第３の実
施の形態に係るデータ転送回路は、図１に示した本発明
の第１の実施の形態に係るデータ転送回路の変形例であ
る。本発明の第１の実施の形態に係るデータ転送回路に
おいては、フリップフロップ１段ごとにクロックバッフ
ァ１段を付加したクロック供給回路を用いて、フリップ
フロップ１段ごとに信号伝搬遅延時間がｔだけ増加した
クロック信号を各段のフリップフロップにそれぞれ用い
ていたが、本発明の第３の実施の形態に係るデータ転送
回路においては、フリップフロップ３段ごとにクロック
バッファ１段を付加したクロック供給回路を用いて、フ
リップフロップ３段ごとに信号伝搬遅延時間がｔだけ増
加したクロック信号を各段のフリップフロップにそれぞ
れ用いるように構成したものである。尚、ここでは、フ
リップフロップ３段ごとにクロックバッファ１段を付加
したクロック供給回路を用いているが、任意の複数段の
フリップフロップごとにクロックバッファ１段を付加し
たクロック供給回路を用いてもよい。

【００４８】本発明の第３の実施の形態に係るデータ転
送回路には、入力データ信号Ｄ0が入力され、データ信
号Ｄ1aを出力する第１段のフリップフロップ１ａａと、
データ信号Ｄ1aが入力され、データ信号Ｄ1bを出力する
第２段のフリップフロップ１ａｂと、データ信号Ｄ1bが
入力され、データ信号Ｄ1cを出力する第３段のフリップ
フロップ１ａｃと、データ信号Ｄ1cが入力され、データ
信号Ｄ2aを出力する第４段のフリップフロップ１ｂａ
と、データ信号Ｄ2aが入力され、データ信号Ｄ2bを出力
する第５段のフリップフロップ１ｂｂと、データ信号Ｄ
2bが入力され、データ信号Ｄ2cを出力する第６段のフリ
ップフロップ１ｂｃと、データ信号Ｄ2cが入力され、デ
ータ信号Ｄ3aを出力する第７段のフリップフロップ１ｃ
ａと、データ信号Ｄ3aが入力され、データ信号Ｄ3bを出
力する第８段のフリップフロップ１ｃｂと、データ信号
Ｄ3bが入力され、データ信号Ｄ3cを出力する第９段のフ
リップフロップ１ｃｃとが備えられている。第７段、第
８段、第９段のフリップフロップ１ｃａ，１ｃｂ，１ｃ
ｃには第１のクロック信号Ｐ1がそれぞれ入力され、第
４段、第５段、第６段のフリップフロップ１ｂａ，１ｂ
ｂ，１ｂｃには第２のクロック信号Ｐ2がそれぞれ入力
され、第１段、第２段、第３段のフリップフロップ１ａ
ａ，１ａｂ，１ａｃには第３のクロック信号Ｐ3がそれ
ぞれ入力される。

【００４９】第１，第２，第３のクロック信号Ｐ1，Ｐ
2，Ｐ3を供給するクロック供給回路は、順に直列接続さ
れた第１段、第２段、第３段のクロックバッファ２ａ，
２ｂ，２ｃから構成され、第１段のクロックバッファ２
ａには入力クロック信号Ｐ0が入力される。第１，第
２，第３のクロック信号Ｐ1，Ｐ2，Ｐ3は、それぞれ第
１段、第２段、第３段のクロックバッファ２ａ，２ｂ，
２ｃの出力信号である。即ち、本発明の第３の実施の形
態に係るデータ転送回路を構成する各フリップフロップ
には、フリップフロップ３段ごとに、データ信号経路の
上流側のものほど相対的に位相の遅れたクロック信号が
入力され、データ信号経路の下流側のものほど相対的に
位相の進んだクロック信号が入力されることになる。

【００５０】本発明の第３の実施の形態に係るデータ転
送回路を構成している各フリップフロップとしては、第
１の実施の形態の場合と同様に、例えば図２に示したフ
リップフロップを用いることができる。

【００５１】本発明の第３の実施の形態に係るデータ転
送回路においては、データ信号は、第１段のフリップフ
ロップ１ａａから第２段のフリップフロップ１ａｂへ、
第２段のフリップフロップ１ａｂから第３段のフリップ
フロップ１ａｃへ、以下同様に、第８段のフリップフロ
ップ１ｃｂから第９段のフリップフロップ１ｃｃへと伝
搬していく。これに対し、クロック信号は、データ信号
とは逆方向に、第７段、第８段及び第９段のフリップフ
ロップ１ｃａ，１ｃｂ，１ｃｃ，第４段、第５段及び第
６段のフリップフロップ１ｂａ，１ｂｂ，１ｂｃ，第１
段、第２段及び第３段のフリップフロップ１ａａ，１ａ
ｂ，１ａｃの順に伝搬する。各段のフリップフロップへ
のクロック信号到達時間には、フリップフロップ３段ご
とにクロックバッファ１段分の信号伝搬遅延時間ｔずつ
位相差が生ずる。従って、フリップフロップ３段ごとに
ついてみると、データ信号経路の上流側のフリップフロ
ップに入力されるクロック信号の位相がデータ信号経路
の下流側のフリップフロップに入力されるクロック信号
の位相を追い越すことがないので、各フリップフロップ
は常に確定したデータ信号を取り込むことができ、その
結果、クロックスキューによる回路の誤動作を防止する
ことができる。また、本発明の第３の実施の形態に係る
データ転送回路におけるクロック供給回路は、簡略な構
成で上記機能を実現することができ、回路設計が容易で
あるので、各種集積回路設計に対応することができる。

【００５２】尚、同位相のクロック信号が入力される３
段のフリップフロップについてみると、クロックバッフ
ァからフリップフロップまでの配線長の差等に起因して
クロックスキューによる回路の誤動作が生ずる可能性は
物理的には存在するが、実際には、回路を誤動作させる
ほどの大きさのクロックスキューが発生することはほと
んどあり得ないと考えられる。特に、図７に示したよう
な回路構成では、同位相のクロック信号が入力される３
段のフリップフロップのうちデータ信号経路の上流側の
ものほど、クロックバッファからフリップフロップまで
の配線長が長くなるように回路設計を行うことにより、
同位相のクロック信号が入力される３段のフリップフロ
ップのなかにおいてもデータ信号経路の上流側のものほ
どわずかながら位相の遅れたクロック信号が入力される
こととなるので、回路を誤動作させるようなクロックス
キューの発生は防止することができる。

【００５３】但し、各段のフリップフロップが各タイミ
ングで所定のデータ信号を取り込むためには、各段のフ
リップフロップにおけるクロック信号伝搬遅延時間ｔの
合計がクロック信号の１周期未満であることが必要条件
とされる。即ち、フリップフロップの段数をｎ，クロッ
ク信号の周期をＴ、フリップフロップｍ段ごとにクロッ
ク供給回路のクロックバッファ１段が付加されているも
のとすると、ｎｔ／ｍ＜Ｔの条件を満たさなければなら
ない。従って、クロック信号の周波数をｆとすると、ク
ロック信号の周波数ｆの上限は、ｆ＜ｍ／ｎｔの条件に
よって制限されることになり、フリップフロップ１段ご
とにクロック供給回路のクロックバッファ１段を付加し
た場合に比較して、クロック信号の周波数ｆの上限をｍ
倍に上昇させることができる。

【００５４】図８は、本発明の第４の実施の形態に係る
データ転送回路のブロック図である。本発明の第４の実
施の形態に係るデータ転送回路は、データ転送経路とな
る複数段のフリップフロップのセル上にクロック信号を
供給するクロック供給回路のクロック信号供給配線を内
蔵させたものである。クロック供給回路のクロック信号
供給経路には、フリップフロップ３段ごとにクロックバ
ッファ１段が挿入接続されており、フリップフロップ３
段ごとに信号伝搬遅延時間がｔだけ増加したクロック信
号を各段のフリップフロップにそれぞれ用いるように構
成したものである。尚、ここでは、フリップフロップ３
段ごとにクロックバッファ１段を挿入接続したクロック
供給回路を用いているが、任意の複数段のフリップフロ
ップごとにクロックバッファ１段を挿入接続したクロッ
ク供給回路を用いてもよい。

【００５５】本発明の第４の実施の形態に係るデータ転
送回路には、入力データ信号Ｄ0が入力され、データ信
号Ｄ1aを出力する第１段のフリップフロップ６ａａと、
データ信号Ｄ1aが入力され、データ信号Ｄ1bを出力する
第２段のフリップフロップ６ａｂと、データ信号Ｄ1bが
入力され、データ信号Ｄ1cを出力する第３段のフリップ
フロップ６ａｃと、データ信号Ｄ1cが入力され、データ
信号Ｄ2aを出力する第４段のフリップフロップ６ｂａ
と、データ信号Ｄ2aが入力され、データ信号Ｄ2bを出力
する第５段のフリップフロップ６ｂｂと、データ信号Ｄ
2bが入力され、データ信号Ｄ2cを出力する第６段のフリ
ップフロップ６ｂｃと、データ信号Ｄ2cが入力され、デ
ータ信号Ｄ3aを出力する第７段のフリップフロップ６ｃ
ａと、データ信号Ｄ3aが入力され、データ信号Ｄ3bを出
力する第８段のフリップフロップ６ｃｂと、データ信号
Ｄ3bが入力され、データ信号Ｄ3cを出力する第９段のフ
リップフロップ６ｃｃとが備えられている。第７段、第
８段、第９段のフリップフロップ６ｃａ，６ｃｂ，６ｃ
ｃには第１のクロック信号Ｐ1がそれぞれ入力され、第
４段、第５段、第６段のフリップフロップ６ｂａ，６ｂ
ｂ，６ｂｃには第２のクロック信号Ｐ2がそれぞれ入力
され、第１段、第２段、第３段のフリップフロップ６ａ
ａ，６ａｂ，６ａｃには第３のクロック信号Ｐ3がそれ
ぞれ入力される。

【００５６】第１，第２，第３のクロック信号Ｐ1，Ｐ
2，Ｐ3を供給するクロック供給回路は、データ信号経路
の下流側から上流側の順に各フリップフロップ内部を通
過するクロック信号供給配線と、第９段のフリップフロ
ップ６ｃｃのクロック入力ノードの前段に接続され、入
力クロック信号Ｐ0が入力される第１段のクロックバッ
ファ２ａと、第７段のフリップフロップ６ｃａと第６段
のフリップフロップ６ｂｃとの間に挿入接続された第２
段のクロックバッファ２ｂと、第４段のフリップフロッ
プ６ｂａと第３段のフリップフロップ６ａｃとの間に挿
入接続された第３段のクロックバッファ２ｃとから構成
されている。第１，第２，第３のクロック信号Ｐ1，Ｐ
2，Ｐ3は、それぞれ第１段、第２段、第３段のクロック
バッファ２ａ，２ｂ，２ｃの出力信号である。即ち、本
発明の第４の実施の形態に係るデータ転送回路を構成す
る各フリップフロップには、第３の実施の形態と同様
に、フリップフロップ３段ごとに、データ信号経路の上
流側のものほど相対的に位相の遅れたクロック信号が入
力され、データ信号経路の下流側のものほど相対的に位
相の進んだクロック信号が入力されることになる。但
し、クロック供給配線がフリップフロップ内部を通過し
て配設されている点が異なっている。

【００５７】図９は、本発明の第４の実施の形態に係る
データ転送回路に用いられているフリップフロップの一
構成例を示したブロック図である。

【００５８】図９に示したフリップフロップは、ラッチ
回路を２段直列接続したマスタースレーブ型のＤフリッ
プフロップであり、データ転送経路となる部分の構成
は、図２に示したフリップフロップと同様の構成であ
る。即ち、図９に示したフリップフロップには、データ
入力ノードＤに順に直列接続された第１のクロックドイ
ンバータ４ａ及び第１のインバータ３ａと、第１のイン
バータ３ａに帰還接続された第２のクロックドインバー
タ４ｂと、第１のインバータ３ａに順に直列接続された
第３のクロックドインバータ４ｃ及び第２のインバータ
３ｂと、第２のインバータ３ｂに帰還接続された第４の
クロックドインバータ４ｄとが備えられている。さら
に、各ラッチ回路へのクロック信号を供給するために内
蔵されたクロック供給回路が前段のフリップフロップへ
のクロック供給回路を兼ねており、このクロック供給回
路は、クロック入力ノードＰＩに順に直列接続された第
３，第４のインバータ３ｃ，３ｄと、クロック入力ノー
ドＰＩとクロック通過ノードＰＴとを接続する配線から
なるクロック通過経路とから構成されている。第３のイ
ンバータ３ｃの出力信号であるクロック信号／φは第
１，第３のクロックドインバータ４ａ，４ｃに入力さ
れ、第４のインバータ３ｄの出力信号であるクロック信
号φは第２，第４のクロックドインバータ４ｂ，４ｄに
入力される。また、このフリップフロップのクロック入
力ノードＰＩに入力されたクロック信号は、クロック通
過経路を介してそのままクロック通過ノードＰＴから出
力され、前段のフリップフロップのクロック入力ノード
に入力される。

【００５９】図８に示した本発明の第４の実施の形態に
係るデータ転送回路においては、データ信号は、第１段
のフリップフロップ６ａａから第２段のフリップフロッ
プ６ａｂへ、第２段のフリップフロップ６ａｂから第３
段のフリップフロップ６ａｃへ、以下同様に、第８段の
フリップフロップ６ｃｂから第９段のフリップフロップ
６ｃｃへと伝搬していく。これに対し、クロック信号
は、データ信号とは逆方向に、第９段のフリップフロッ
プ６ｃｃから第８段のフリップフロップ６ｃｂへ、第８
段のフリップフロップ６ｃｂから第７段のフリップフロ
ップ６ｃａへ、以下同様に、第２段のフリップフロップ
６ａｂから第１段のフリップフロップ６ａａの順に伝搬
する。各段のフリップフロップへのクロック信号到達時
間には、フリップフロップ３段ごとにクロックバッファ
１段分の信号伝搬遅延時間ｔずつ位相差が生ずる。従っ
て、フリップフロップ３段ごとについてみると、データ
信号経路の上流側のフリップフロップに入力されるクロ
ック信号の位相がデータ信号経路の下流側のフリップフ
ロップに入力されるクロック信号の位相を追い越すこと
がないので、各フリップフロップは常に確定したデータ
信号を取り込むことができる。また、各フリップフロッ
プにクロック供給配線を内蔵させたので、クロックバッ
ファからフリップフロップまでの配線に起因してデータ
信号取り込みタイミングを乱すクロックスキューを完全
に排除することができ、その結果、クロックスキューに
よる回路の誤動作を完全に防止することができる。ま
た、本発明の第４の実施の形態に係るデータ転送回路に
おけるクロック供給回路は、簡略な構成で上記機能を実
現することができ、回路設計が容易であるので、各種集
積回路設計に対応することができる。

【００６０】但し、各段のフリップフロップが各タイミ
ングで所定のデータ信号を取り込むためには、各段のフ
リップフロップにおけるクロック信号伝搬遅延時間ｔの
合計がクロック信号の１周期未満であることが必要条件
とされる。即ち、フリップフロップの段数をｎ，クロッ
ク信号の周期をＴ、フリップフロップｍ段ごとにクロッ
ク供給回路のクロックバッファ１段が付加されているも
のとすると、ｎｔ／ｍ＜Ｔの条件を満たさなければなら
ない。従って、クロック信号の周波数をｆとすると、ク
ロック信号の周波数ｆの上限は、ｆ＜ｍ／ｎｔの条件に
よって制限されることになり、フリップフロップ１段ご
とにクロック供給回路のクロックバッファ１段を付加し
た場合に比較して、クロック信号の周波数ｆの上限をｍ
倍に上昇させることができる。

【００６１】図１０は、本発明の第５の実施の形態に係
るデータ転送回路のブロック図である。本発明の第５の
実施の形態に係るデータ転送回路は、データ転送経路と
なる複数段のフリップフロップのセル上にクロック信号
を供給するクロック供給回路のクロック信号供給配線及
びクロックバッファを内蔵させ、３段のフリップフロッ
プごとに、内蔵されたクロックバッファを用いてクロッ
ク信号に遅延を与えるように構成したものである。尚、
ここでは、３段ごとのフリップフロップにおいてクロッ
クバッファを使用しているが、任意の複数段ごとのフリ
ップフロップにおいてクロックバッファを使用するよう
にしてもよい。

【００６２】本発明の第５の実施の形態に係るデータ転
送回路には、入力データ信号Ｄ0が入力され、データ信
号Ｄ1aを出力する第１段のフリップフロップ７ａａと、
データ信号Ｄ1aが入力され、データ信号Ｄ1bを出力する
第２段のフリップフロップ７ａｂと、データ信号Ｄ1bが
入力され、データ信号Ｄ1cを出力する第３段のフリップ
フロップ７ａｃと、データ信号Ｄ1cが入力され、データ
信号Ｄ2aを出力する第４段のフリップフロップ７ｂａ
と、データ信号Ｄ2aが入力され、データ信号Ｄ2bを出力
する第５段のフリップフロップ７ｂｂと、データ信号Ｄ
2bが入力され、データ信号Ｄ2cを出力する第６段のフリ
ップフロップ７ｂｃと、データ信号Ｄ2cが入力され、デ
ータ信号Ｄ3aを出力する第７段のフリップフロップ７ｃ
ａと、データ信号Ｄ3aが入力され、データ信号Ｄ3bを出
力する第８段のフリップフロップ７ｃｂと、データ信号
Ｄ3bが入力され、データ信号Ｄ3cを出力する第９段のフ
リップフロップ７ｃｃとが備えられている。

【００６３】第１，第２，第３のクロック信号Ｐ1，Ｐ
2，Ｐ3を供給するクロック供給回路のクロック供給経路
は、データ信号経路の下流側から上流側の順に各フリッ
プフロップ内部を通過するように配設されている。各フ
リップフロップに内蔵されたクロック供給回路のクロッ
ク信号供給経路として、入力されたクロック信号をその
まま通過させるクロック通過経路と、入力されたクロッ
ク信号に所定の信号伝搬遅延時間ｔを与えて出力するク
ロックバッファを有するクロック遅延経路とが備えられ
ており、３段ごとのフリップフロップにおいてクロック
遅延経路を使用し、それ以外のフリップフロップにおい
てはクロック通過経路を使用することにより、フリップ
フロップ３段ごとに信号伝搬遅延時間がｔだけ増加した
クロック信号が各段のフリップフロップにおいてそれぞ
れ用られる。

【００６４】入力クロック信号Ｐ0はクロックバッファ
２を通過することにより第１のクロック信号Ｐ1とな
り、第１のクロック信号Ｐ1は第９段のフリップフロッ
プ７ｃｃに入力される。第１のクロック信号Ｐ1は第９
段のフリップフロップ７ｃｃ内部で使用されると共にそ
のクロック通過経路を通過して第８段のフリップフロッ
プ７ｃｂに入力され、第８段のフリップフロップ７ｃｂ
内部で使用されると共にそのクロック通過経路を通過し
て第７段のフリップフロップ７ｃａに入力される。第７
段のフリップフロップ７ｃａにおいてはクロックバッフ
ァを有するクロック遅延経路が使用され、入力された第
１のクロック信号Ｐ1は信号伝搬遅延時間ｔだけ位相の
遅れた第２のクロック信号Ｐ2として出力される。以下
同様に、第２のクロック信号Ｐ2は順次第６段、第５
段、第４段のフリップフロップ７ｂｃ，７ｂｂ，７ｂａ
に入力され、第４段のフリップフロップ７ｂａにおいて
はクロックバッファを有するクロック遅延経路が使用さ
れ、入力された第２のクロック信号Ｐ2は信号伝搬遅延
時間ｔだけ位相の遅れた第３のクロック信号Ｐ３として
出力される。さらに、第３のクロック信号Ｐ３は順次第
３段、第２段、第１段のフリップフロップ７ａｃ，７ａ
ｂ，７ａａに入力される。即ち、本発明の第５の実施の
形態に係るデータ転送回路を構成する各フリップフロッ
プには、第４の実施の形態と同様に、フリップフロップ
３段ごとに、データ信号経路の上流側のものほど相対的
に位相の遅れたクロック信号が入力され、データ信号経
路の下流側のものほど相対的に位相の進んだクロック信
号が入力されることになる。但し、クロック供給配線の
みならずクロックバッファもフリップフロップのセル上
に内蔵されている点が異なっている。

【００６５】図１１は、本発明の第５の実施の形態に係
るデータ転送回路に用いられているフリップフロップの
一構成例を示したブロック図である。

【００６６】図１１に示したフリップフロップは、ラッ
チ回路を２段直列接続したマスタースレーブ型のＤフリ
ップフロップであり、データ転送経路となる部分の構成
は、図２に示したフリップフロップと同様の構成であ
る。即ち、図１１に示したフリップフロップには、デー
タ入力ノードＤに順に直列接続された第１のクロックド
インバータ４ａ及び第１のインバータ３ａと、第１のイ
ンバータ３ａに帰還接続された第２のクロックドインバ
ータ４ｂと、第１のインバータ３ａに順に直列接続され
た第３のクロックドインバータ４ｃ及び第２のインバー
タ３ｂと、第２のインバータ３ｂに帰還接続された第４
のクロックドインバータ４ｄとが備えられている。さら
に、各ラッチ回路へのクロック信号を供給するために内
蔵されたクロック供給回路が前段のフリップフロップへ
のクロック供給回路を兼ねており、このクロック供給回
路は、クロック入力ノードＰＩに順に直列接続された第
３，第４のインバータ３ｃ，３ｄと、クロック入力ノー
ドＰＩとクロック通過ノードＰＴとを接続する配線から
なるクロック通過経路と、クロック入力ノードＰＩとク
ロック出力ノードＰＯとの間に直列接続された２段のイ
ンバータ３ｅ，３ｆからなるクロックバッファを有する
クロック遅延経路とから構成されている。第３のインバ
ータ３ｃの出力信号であるクロック信号／φは第１，第
３のクロックドインバータ４ａ，４ｃに入力され、第４
のインバータ３ｄの出力信号であるクロック信号φは第
２，第４のクロックドインバータ４ｂ，４ｄに入力され
る。また、このフリップフロップのクロック入力ノード
ＰＩに入力されたクロック信号は、クロック通過経路を
介してクロック通過ノードＰＴからそのまま出力され、
又は、クロック遅延経路を介して信号伝搬遅延時間ｔだ
け位相の遅れたクロック信号としてクロック出力ノード
ＰＯから出力され、それらのいずれかが前段のフリップ
フロップのクロック入力ノードに入力される。

【００６７】図１１に示した本発明の第５の実施の形態
に係るデータ転送回路においては、データ信号は、第１
段のフリップフロップ７ａａから第２段のフリップフロ
ップ７ａｂへ、第２段のフリップフロップ７ａｂから第
３段のフリップフロップ７ａｃへ、以下同様に、第８段
のフリップフロップ７ｃｂから第９段のフリップフロッ
プ７ｃｃへと伝搬していく。これに対し、クロック信号
は、データ信号とは逆方向に、第９段のフリップフロッ
プ７ｃｃから第８段のフリップフロップ７ｃｂへ、第８
段のフリップフロップ７ｃｂから第７段のフリップフロ
ップ７ｃａへ、以下同様に、第２段のフリップフロップ
７ａｂから第１段のフリップフロップ７ａａの順に伝搬
する。各段のフリップフロップへのクロック信号到達時
間には、フリップフロップ３段ごとにクロックバッファ
１段分の信号伝搬遅延時間ｔずつ位相差が生ずる。従っ
て、フリップフロップ３段ごとについてみると、データ
信号経路の上流側のフリップフロップに入力されるクロ
ック信号の位相がデータ信号経路の下流側のフリップフ
ロップに入力されるクロック信号の位相を追い越すこと
がないので、各フリップフロップは常に確定したデータ
信号を取り込むことができる。また、各フリップフロッ
プにクロック供給配線及びクロックバッファを内蔵させ
たので、クロックバッファからフリップフロップまでの
配線に起因してデータ信号取り込みタイミングを乱すク
ロックスキューを完全に排除することができ、その結
果、クロックスキューによる回路の誤動作を完全に防止
することができる。また、本発明の第５の実施の形態に
係るデータ転送回路におけるクロック供給回路は、簡略
な構成で上記機能を実現することができ、回路設計が容
易であるので、各種集積回路設計に対応することができ
る。

【００６８】但し、各段のフリップフロップが各タイミ
ングで所定のデータ信号を取り込むためには、各段のフ
リップフロップにおけるクロック信号伝搬遅延時間ｔの
合計がクロック信号の１周期未満であることが必要条件
とされる。即ち、フリップフロップの段数をｎ，クロッ
ク信号の周期をＴ、フリップフロップｍ段ごとにクロッ
ク供給回路のクロック遅延経路が使用されているものと
すると、ｎｔ／ｍ＜Ｔの条件を満たさなければならな
い。従って、クロック信号の周波数をｆとすると、クロ
ック信号の周波数ｆの上限は、ｆ＜ｍ／ｎｔの条件によ
って制限されることになり、フリップフロップ１段ごと
にクロック供給回路のクロックバッファ１段を付加した
場合に比較して、クロック信号の周波数ｆの上限をｍ倍
に上昇させることができる。ここで例えば、クロック信
号伝搬遅延時間ｔ＝１００ｐｓ，フリップフロップの段
数ｎ＝１００，フリップフロップ１０（ｍ＝１０）段ご
とにクロック供給回路のクロック遅延経路が使用されて
いるものとすると、クロック信号の周波数ｆの上限は、
１ＧＨｚになる。実際には配線遅延の影響により、クロ
ック信号の周波数ｆの上限は、５００ＭＨｚ程度になる
と考えられる。

【００６９】図１２は、本発明の第６の実施の形態に係
るデータ転送回路のブロック図である。上述した本発明
に各実施の形態に係るデータ転送回路は、データの転送
方向が一方向に限られる場合についての構成例である
が、実際にデータ転送回路を使用する場合には、各フリ
ップフロップ間で相互にデータを転送し合うことがしば
しば必要とされる。本発明の第６の実施の形態に係るデ
ータ転送回路は、双方向にデータ転送が行われる場合の
構成例である。

【００７０】図１２に示した本発明に係るデータ転送回
路には、非同期出力制御信号Ｄ0a，Ｄ0b，Ｄ0cがそれぞ
れ入力され、同期出力制御信号Ｅ1，Ｅ2，Ｅ3をそれぞ
れ出力するフリップフロップ６ａａ，６ａｂ，６ａｃ
と、他のフリップフロップとの間で相互にデータ転送を
行うフリップフロップ６ｂａ，６ｂｂ，６ｂｃ，６ｃ
ａ，６ｃｂ，６ｃｃ，６ｄａ，６ｄｂ，６ｄｃとが備え
られている。

【００７１】フリップフロップ６ｂａ，６ｂｂ，６ｂ
ｃ，６ｃａ，６ｃｂ，６ｃｃ，６ｄａ，６ｄｂ，６ｄｃ
のデータ入力ノードＤには、それぞれセレクタ９ａａ，
９ａｂ，９ａｃ，９ｂａ，９ｂｂ，９ｂｃ，９ｃａ，９
ｃｂ，９ｃｃを介してそのデータ出力ノードＱ及びデー
タバス１０が接続されている。フリップフロップ６ｂ
ａ，６ｂｂ，６ｂｃ，６ｃａ，６ｃｂ，６ｃｃ，６ｄ
ａ，６ｄｂ，６ｄｃのデータ出力ノードＱは、それぞれ
セレクタ９ａａ，９ａｂ，９ａｃ，９ｂａ，９ｂｂ，９
ｂｃ，９ｃａ，９ｃｂ，９ｃｃ，及び、トライステート
バッファ８ａａ，８ａｂ，８ａｃ，８ｂａ，８ｂｂ，８
ｂｃ，８ｃａ，８ｃｂ，８ｃｃの入力ノードに接続され
ている。トライステートバッファ８ａａ，８ａｂ，８ａ
ｃ，８ｂａ，８ｂｂ，８ｂｃ，８ｃａ，８ｃｂ，８ｃｃ
の出力ノードはそれぞれデータバス１０に接続されてい
る。尚、各フリップフロップは、図９に示したフリップ
フロップと同様の構成のフリップフロップを用いてい
る。

【００７２】トライステートバッファ８ａａ，８ａｂ，
８ａｃには同期出力制御信号Ｅ1が、トライステートバ
ッファ８ｂａ，８ｂｂ，８ｂｃには同期出力制御信号Ｅ
2が、トライステートバッファ８ｃａ，８ｃｂ，８ｃｃ
には同期出力制御信号Ｅ3がそれぞれ入力される。セレ
クタ９ａａ，９ａｂ，９ａｃには入力制御信号Ｓ1が、
セレクタ９ｂａ，９ｂｂ，９ｂｃには入力制御信号Ｓ2
が、セレクタ９ｃａ，９ｃｂ，９ｃｃには入力制御信号
Ｓ3がそれぞれ入力される。

【００７３】一方、クロック供給回路は、第１，第２，
第３，第４のクロック信号Ｐ1，Ｐ2，Ｐ3，Ｐ4を供給す
るクロック供給回路は、データ信号の入出力を行うフリ
ップフロップ６ｄｃ，６ｄｂ，６ｄａ，６ｃｃ，６ｃ
ｂ，６ｃａ，６ｂｃ，６ｂｂ，６ｂａ内部を順に通過し
た後、トライステートバッファの同期出力制御信号Ｅ
1，Ｅ2，Ｅ3を出力するフリップフロップ６ａｃ，６ａ
ｂ，６ａａ内部を最後に通過するクロック信号供給配線
と、フリップフロップ６ｄｃのクロック入力ノードＰＩ
の前段に接続され、入力クロック信号Ｐ0が入力される
第１段のクロックバッファ２ａと、フリップフロップ６
ｄａのクロック通過ノードＰＴとフリップフロップ６ｃ
ｃのクロック入力ノードＰＩとの間に挿入接続された第
２段のクロックバッファ２ｂと、フリップフロップ６ｃ
ａのクロック通過ノードＰＴとフリップフロップ６ｂｃ
のクロック入力ノードＰＩとの間に挿入接続された第３
段のクロックバッファ２ｃと、フリップフロップ６ｂａ
のクロック通過ノードＰＴとフリップフロップ６ａｃの
クロック入力ノードＰＩとの間に挿入接続された第４段
のクロックバッファ２ｄとから構成されている。第１，
第２，第３，第４のクロック信号Ｐ1，Ｐ2，Ｐ3，Ｐ4
は、それぞれ第１段、第２段、第３段、第４段のクロッ
クバッファ２ａ，２ｂ，２ｃ，２ｄの出力信号である。

【００７４】本発明の第５の実施の形態に係るデータ転
送回路を構成する各フリップフロップには、フリップフ
ロップ３段ごとに、一定時間ずつ位相の遅れたクロック
信号が入力され、トライステートバッファの同期出力制
御信号Ｅ1，Ｅ2，Ｅ3を出力するフリップフロップ６ａ
ｃ，６ａｂ，６ａａには常に最も位相の遅れたクロック
信号が入力されることになる。

【００７５】フリップフロップ６ｂａ，６ｂｂ，６ｂ
ｃ，又は、フリップフロップ６ｃａ，６ｃｂ，６ｃｃ，
又は、フリップフロップ６ｄａ，６ｄｂ，６ｄｃのいず
れかは、同期出力制御信号Ｅ1，Ｅ2，Ｅ3に応じてそれ
ぞれトライステートバッファ８ａａ，８ａｂ，８ａｃ，
又は、トライステートバッファ８ｂａ，８ｂｂ，８ｂ
ｃ，又は、トライステートバッファ８ｃａ，８ｃｂ，８
ｃｃを介してデータ信号をデータバス１０に出力する。
一方、フリップフロップ６ｂａ，６ｂｂ，６ｂｃ，又
は、フリップフロップ６ｃａ，６ｃｂ，６ｃｃ，又は、
フリップフロップ６ｄａ，６ｄｂ，６ｄｃは、データバ
ス１０上のデータ信号又は当該フリップフロップ自体が
出力しているデータ信号のいずれかを、入力制御信号Ｓ
1，Ｓ2，Ｓ3に応じてそれぞれセレクタ９ａａ，９ａ
ｂ，９ａｃ，又は、セレクタ９ｂａ，９ｂｂ，９ｂｃ，
又は、セレクタ９ｃａ，９ｃｂ，９ｃｃを介して選択的
に取り込む。これにより、データバス１０にデータ信号
を出力したフリップフロップと、データバス１０上のデ
ータ信号を取り込んだフリップフロップとの間で、デー
タ転送が行われることになる。

【００７６】本発明の第５の実施の形態に係るデータ転
送回路においては、データ信号の相互転送を行う各フリ
ップフロップに入力されるクロック信号よりも、データ
バスへのデータ信号の出力を制御する同期出力制御信号
Ｅ1，Ｅ2，Ｅ3を出力するフリップフロップ６ａｃ，６
ａｂ，６ａａに入力されるクロック信号の方が常に位相
が遅れているので、データ信号の相互転送を行う各フリ
ップフロップは、データバス上のデータ信号が変化する
前に所定のデータ信号を取り込むことができ、クロック
スキューによる回路の誤動作を完全に防止することがで
きる。また、本発明の第６の実施の形態に係るデータ転
送回路におけるクロック供給回路は、簡略な構成で上記
機能を実現することができ、回路設計が容易であるの
で、各種集積回路設計に対応することができる。

【００７７】

【発明の効果】本発明の第１の構成に係るクロック供給
回路によれば、複数段のデータ信号入出力回路が縦続接
続されて構成され、複数段のデータ信号入出力回路のデ
ータ信号入力段からデータ信号出力段までを所定の段数
ごとの複数のグループに区分されたデータ転送回路に、
クロック信号を供給するクロック供給回路において、複
数のグループのうち複数段のデータ信号入出力回路のデ
ータ信号入力段により近いグループに属するデータ信号
入出力回路に、より位相の遅れたクロック信号を供給す
ることとしたので、送信側データ信号入出力回路に入力
されるクロック信号の位相が受信側データ信号入出力回
路に入力されるクロック信号の位相を追い越すことがな
く、各データ信号入出力回路は常に確定したデータ信号
を取り込むことができ、その結果、クロックスキューに
よる回路の誤動作を防止することができる。

【００７８】本発明の第２の構成に係るクロック供給回
路によれば、データ信号の相互転送を行う各データ信号
入出力回路に入力されるクロック信号よりも、データバ
スへのデータ信号の出力を制御する出力制御信号を出力
する出力制御信号発生回路に入力されるクロック信号の
方が常に位相が遅れているので、データ信号の相互転送
を行う各データ信号入出力回路は、データバス上のデー
タ信号が変化する前に所定のデータ信号を取り込むこと
ができ、クロックスキューによる回路の誤動作を完全に
防止することができる。

【００７９】本発明の第１の構成に係るデータ転送回路
によれば、縦続接続された複数段のデータ信号入出力回
路から構成され、複数段のデータ信号入出力回路のデー
タ信号入力段からデータ信号出力段までを所定の段数ご
との複数のグループに区分されたデータ転送回路と、複
数のグループのうち複数段のデータ信号入出力回路のデ
ータ信号入力段により近いグループに属するデータ信号
入出力回路に、より位相の遅れたクロック信号を供給す
るクロック供給回路とを備えたので、送信側データ信号
入出力回路に入力されるクロック信号の位相が受信側デ
ータ信号入出力回路に入力されるクロック信号の位相を
追い越すことがなく、各データ信号入出力回路は常に確
定したデータ信号を取り込むことができ、その結果、ク
ロックスキューによる回路の誤動作を防止することがで
きる。

【００８０】本発明の第２の構成に係るデータ転送回路
によれば、データ信号の相互転送を行う各データ信号入
出力回路に入力されるクロック信号よりも、データバス
へのデータ信号の出力を制御する出力制御信号を出力す
る出力制御信号発生回路に入力されるクロック信号の方
が常に位相が遅れているので、データ信号の相互転送を
行う各データ信号入出力回路は、データバス上のデータ
信号が変化する前に所定のデータ信号を取り込むことが
でき、クロックスキューによる回路の誤動作を完全に防
止することができる。また、本発明の第２の構成に係る
データ転送回路におけるクロック供給回路は、簡略な構
成で上記機能を実現することができ、回路設計が容易で
あるので、各種集積回路設計に対応することができる。

【００８１】本発明の各構成に係るクロック供給回路及
び本発明の各構成に係るデータ転送回路におけるクロッ
ク供給回路は、簡略な構成で上記機能を実現することが
でき、回路設計が容易であるので、各種集積回路設計に
対応することができる。

【００８２】本発明の各構成に係るクロック供給回路及
び本発明の各構成に係るデータ転送回路におけるクロッ
ク供給回路において、入力クロック信号に基づき、位相
差を設けて供給する複数のクロック信号のうち、最も位
相の進んだクロック信号と最も位相の遅れたクロック信
号との位相差が、入力クロック信号の１周期未満である
ものとすることにより、各段のデータ信号入出力回路が
各タイミングで所定のデータ信号を取り込むことができ
る。

【００８３】また、複数段のデータ信号入出力回路にク
ロック信号を供給するためのクロック信号供給配線が、
複数段のデータ信号入出力回路内部を通過して配設され
ているものとすることにより、又はさらに、複数段のバ
ッファの一部又は全部が、複数段のデータ信号入出力回
路内部に配設されているものとすることにより、クロッ
クバッファからデータ信号入出力回路までの配線長の差
等に起因するクロックスキューが発生せず、クロックス
キューによる回路の誤動作を完全に排除することができ
る。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態に係るデータ転送回
路のブロック図。

【図２】本発明の第１の実施の形態に係るデータ転送回
路に用いられているフリップフロップの一構成例を示し
たブロック図。

【図３】本発明の第１の実施の形態に係るデータ転送回
路におけるクロック信号のタイミングチャート。

【図４】本発明の第２の実施の形態に係るデータ転送回
路のブロック図。

【図５】本発明の第２の実施の形態に係るデータ転送回
路に用いられているフリップフロップの第１の構成例を
示したブロック図。

【図６】本発明の第２の実施の形態に係るデータ転送回
路に用いられているフリップフロップの第２の構成例を
示したブロック図。

【図７】本発明の第３の実施の形態に係るデータ転送回
路のブロック図。

【図８】本発明の第４の実施の形態に係るデータ転送回
路のブロック図。

【図９】本発明の第４の実施の形態に係るデータ転送回
路に用いられているフリップフロップの一構成例を示し
たブロック図。

【図１０】本発明の第５の実施の形態に係るデータ転送
回路のブロック図。

【図１１】本発明の第５の実施の形態に係るデータ転送
回路に用いられているフリップフロップの一構成例を示
したブロック図。

【図１２】本発明の第６の実施の形態に係るデータ転送
回路のブロック図。

【図１３】従来の第１のクロックスキュー解決手段につ
いての説明図。

【図１４】従来の第２のクロックスキュー解決手段につ
いての説明図。

【符号の説明】

１，５，６，７ フリップフロップ ２ クロックバッファ ３ インバータ ４ クロックドインバータ ８ トライステートバッファ ９ セレクタ １０ データバス

Claims (10)

【特許請求の範囲】
1. 【請求項１】複数段のデータ信号入出力回路が縦続接続
   されて構成され、前記複数段のデータ信号入出力回路の
   データ信号入力段からデータ信号出力段までを所定の段
   数ごとの複数のグループに区分されたデータ転送回路
   に、クロック信号を供給するクロック供給回路におい
   て、 前記クロック供給回路は、直列接続された複数段のバッ
   ファから構成され、かつ、入力クロック信号に基づき前
   記複数段のバッファのいずれかから取り出された複数の
   クロック信号のうち、より多くの段数のバッファを介し
   て取り出されたクロック信号を、前記複数のグループの
   うち前記複数段のデータ信号入出力回路のデータ信号入
   力段により近い前記グループに属する前記データ信号入
   出力回路に供給するものであることを特徴とするクロッ
   ク供給回路。
2. 【請求項２】所定の段数ごとの複数のグループに区分さ
   れた複数段のデータ信号入出力回路と、 いずれかの前記グループに属する前記データ信号入出力
   回路から出力されたデータ信号の転送経路となるデータ
   バスと、 前記グループごとに設けられ、前記データ信号入出力回
   路から出力されたデータ信号の前記データバスへの前記
   グループごとの出力を制御する出力制御信号を発生する
   出力制御信号発生回路と、 前記データ信号入出力回路に入力するデータ信号とし
   て、前記データバス上のデータ信号又は当該データ信号
   入出力回路自体が出力しているデータ信号のいずれかを
   選択するデータ信号選択回路とから構成されたデータ転
   送回路の前記各データ信号入出力回路及び前記出力制御
   信号発生回路に、クロック信号を供給するクロック供給
   回路において、 前記クロック供給回路は、直列接続された複数段のバッ
   ファから構成され、かつ、入力クロック信号に基づき前
   記複数段のバッファのいずれかから取り出された複数の
   クロック信号のうち、最も多くの段数のバッファを介し
   て取り出されたクロック信号を前記出力制御信号発生回
   路に供給するものであることを特徴とするクロック供給
   回路。
3. 【請求項３】前記入力クロック信号に基づき、位相差を
   設けて供給する複数のクロック信号のうち、最も位相の
   進んだクロック信号と最も位相の遅れたクロック信号と
   の位相差が、前記入力クロック信号の１周期未満である
   ことを特徴とする請求項１又は２のいずれかに記載のク
   ロック供給回路。
4. 【請求項４】前記複数段のデータ信号入出力回路にクロ
   ック信号を供給するためのクロック信号供給配線が、前
   記複数段のデータ信号入出力回路内部を通過して配設さ
   れていることを特徴とする請求項１乃至３のいずれかに
   記載のクロック供給回路。
5. 【請求項５】前記複数段のバッファの一部又は全部が、
   前記複数段のデータ信号入出力回路内部に配設されてい
   ることを特徴とする請求項１乃至４のいずれかに記載の
   クロック供給回路。
6. 【請求項６】縦続接続された複数段のデータ信号入出力
   回路から構成され、前記複数段のデータ信号入出力回路
   のデータ信号入力段からデータ信号出力段までを所定の
   段数ごとの複数のグループに区分されたデータ転送回路
   と、 直列接続された複数段のバッファから構成され、かつ、
   入力クロック信号に基づき前記複数段のバッファのいず
   れかから取り出された複数のクロック信号のうち、より
   多くの段数のバッファを介して取り出されたクロック信
   号を、前記複数のグループのうち前記複数段のデータ信
   号入出力回路のデータ信号入力段により近い前記グルー
   プに属する前記データ信号入出力回路に供給するクロッ
   ク供給回路と、を備えたことを特徴とするデータ転送回
   路。
7. 【請求項７】所定の段数ごとの複数のグループに区分さ
   れた複数段のデータ信号入出力回路と、 いずれかの前記グループに属する前記データ信号入出力
   回路から出力されたデータ信号の転送経路となるデータ
   バスと、 前記グループごとに設けられ、前記データ信号入出力回
   路から出力されたデータ信号の前記データバスへの前記
   グループごとの出力を制御する出力制御信号を発生する
   出力制御信号発生回路と、 前記データ信号入出力回路に入力するデータ信号とし
   て、前記データバス上のデータ信号又は当該データ信号
   入出力回路自体が出力しているデータ信号のいずれかを
   選択するデータ信号選択回路と、 直列接続された複数段のバッファから構成され、かつ、
   入力クロック信号に基づき前記複数段のバッファのいず
   れかから取り出された複数のクロック信号のうち、最も
   多くの段数のバッファを介して取り出されたクロック信
   号を前記出力制御信号発生回路に供給するクロック供給
   回路と、を備えたことを特徴とするデータ転送回路。
8. 【請求項８】前記クロック供給回路が前記入力クロック
   信号に基づき、位相差を設けて供給する複数のクロック
   信号のうち、最も位相の進んだクロック信号と最も位相
   の遅れたクロック信号との位相差が、前記入力クロック
   信号の１周期未満であることを特徴とする請求項６又は
   ７のいずれかに記載のデータ転送回路。
9. 【請求項９】前記クロック供給回路が前記複数段のデー
   タ信号入出力回路にクロック信号を供給するためのクロ
   ック信号供給配線が、前記複数段のデータ信号入出力回
   路内部を通過して配設されていることを特徴とする請求
   項６乃至８のいずれかに記載のデータ転送回路。
10. 【請求項１０】前記クロック供給回路を構成する前記複
    数段のバッファの一部又は全部が、前記複数段のデータ
    信号入出力回路内部に配設されていることを特徴とする
    請求項６乃至９のいずれかに記載のデータ転送回路。