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JPS6325948A - マスタ−スライス方式半導体装置 - Google Patents

マスタ−スライス方式半導体装置

Info

Publication number
JPS6325948A
JPS6325948A JP16914786A JP16914786A JPS6325948A JP S6325948 A JPS6325948 A JP S6325948A JP 16914786 A JP16914786 A JP 16914786A JP 16914786 A JP16914786 A JP 16914786A JP S6325948 A JPS6325948 A JP S6325948A
Authority
JP
Japan
Prior art keywords
power source
semiconductor substrate
input
interconnection
power supply
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP16914786A
Other languages
English (en)
Inventor
Yoichi Okumura
陽一 奥村
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC IC Microcomputer Systems Co Ltd
Original Assignee
NEC IC Microcomputer Systems Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NEC IC Microcomputer Systems Co Ltd filed Critical NEC IC Microcomputer Systems Co Ltd
Priority to JP16914786A priority Critical patent/JPS6325948A/ja
Publication of JPS6325948A publication Critical patent/JPS6325948A/ja
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H01L27/118—Masterslice integrated circuits
    • H01L27/11898—Input and output buffer/driver structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05552—Shape in top view
    • H01L2224/05554—Shape in top view being square
    • H—ELECTRICITY
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    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4912—Layout
    • H01L2224/49171—Fan-out arrangements

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  • Microelectronics & Electronic Packaging (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)
  • Lead Frames For Integrated Circuits (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はマスタースライス方式半導体装置に関し、特に
電源配線の構造を改善したマスタースライス方式半導体
装置に関する。
〔従来の技術〕
従来、この種のマスタースライス方式半導体装置は、電
源パッドがその装置が搭載されるケースの電源端子位置
に合わせてボンディングが可能なような位置に配置され
ていた。
〔発明が解決しようとする問題点〕
上述した従来のマスタースライス方式半導体装置の構造
は、大別して入出力回路が配置される入出力セル部と、
内部回路が配置される内部セル部からなり、各製品にお
いてはその規模により上記セルの使用率が異なっている
。特に製品における入出力セル部の使用率の大小は入出
力端子数の大小となり、これに対応するために端子数の
異なる複数のケースを用意していた。
しかし、この複数のケース間で電源端子位置が異なる場
合には、上述した電源パッドの配置ではボンディングが
行えず、電源パッド位置のみ異なるマスタースライス方
式半導体装置を、電源端子位置の異なるケースに対応す
る数だけ用意しなければならないという欠点がある。
〔問題点を解決するための手段〕
本発明のマスタースライス方式半導体装置は、半導体基
板と、該半導体基板上に配置された内部セル及び該内部
セルの周囲に配置された入出力セル及びボンディングパ
ッドと、前記半導体基板上に設けられ且つ電源端子位置
の異なる種種のケースの電源端子と直接にボンディング
が可能な電源配線部とを備えている。
〔実施例〕
次に、本発明について図面を参照して説明する。
第１図（ａ＞は本発明の一実施例の平面図、第１図（ｂ
）及び（ｃ）は本実施例をそれぞれ電源端子位置の異な
るケースに搭載した第１及び第２の例を示す部分平面図
である。
本実施例は半導体基板１、ボンディングパッド２、高電
位側電源配線３、低電位側電源配線４、入出力セル５及
び内部セル６を有する。
まず半導体基板１上の一番外側に入出力信号用のボンデ
ィングパッド２を一列に配し、それにいちいち対応した
入出力セル５を配す、そしてその上にボンディング可能
な寸法以上の幅を有する高電位側電源配線３と低電位側
電源配線４とを口状に配しく電源配線の高低電位の順は
どちらでもかまわない）、その内側に内部セル６が配さ
れた構造とする。
以上のような構成の本実施例を、電源端子位置の異なる
ケースに搭載した２つの例について、第１図（ｂ）及び
（ｃ）により説明する０図で明らかなようにケース７及
び１１は、それぞれケース側電源端子９及び１３の位置
が異なっている。しかし本実施例による高電位側電源配
線３及び低電位側電源配線４はボンディング可能な幅の
口状に形成されているので、ケース側電源端子９及び１
３がどの位置にあっても、ボンディングワイヤ１０及び
１４によって直接ボンディングを行うことができる。な
お、ケース側入出力端子８及び１２とボンディングパッ
ド２とは従来と同様にボンディングすることができる。
このように、配線構造を変えることなく、また従来型に
比し使用可能入出力端子数を減らすこともなく、電源端
子位置の異なる種種のケースへの搭載が可能となる。
〔発明の効果〕
以上説明したように本発明は、ボンディング可能な寸法
幅以上の電源配線部を設けそれに直接ボンディングする
ことにより、半導体装置の構造を変えることなく、電源
端子位置の異なる種種のケースに自在に搭載することが
できる効果がある。
また、電源端子位置の異なるケースへ搭載しない場合で
も、本発明の構造とすることにより、設計時において装
置側の電源パッドとケース側電源端子との接続に関する
配慮が不要となるため、設計工数を削減できる効果も生
ずる。
【図面の簡単な説明】
第１図（ａ＞は本発明の一実施例の平面図、第１図（ｂ
）及び（ｃ）は本実施例をそれぞれ電源端子位置の異な
るケースに搭載した第１及び第２の例を示す部分平面図
である。 ｌ・・・半導体基板、２・・・ボンディングパッド、３
・・・高電位側電源配線、４・・・低電位側電源配線、
５・・・入出力セル、６・・・内部セル、７．１１・・
・ケース、８．１２・・・ケース側入出力端子、９．１
３・・・ケース側電源端子、１０．．１４・・・ボンデ
ィングワイヤ。

Claims (1)

    【特許請求の範囲】
  1. 　半導体基板と、該半導体基板上に配置された内部セル
    及び該内部セルの周囲に配置された入出力セル及びボン
    ディングパッドと、前記半導体基板上に設けられ且つ電
    源端子位置の異なる種種のケースの電源端子と直接にボ
    ンディングが可能な電源配線部とを備えることを特徴と
    するマスタースライス方式半導体装置。
JP16914786A 1986-07-17 1986-07-17 マスタ−スライス方式半導体装置 Pending JPS6325948A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP16914786A JPS6325948A (ja) 1986-07-17 1986-07-17 マスタ−スライス方式半導体装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP16914786A JPS6325948A (ja) 1986-07-17 1986-07-17 マスタ−スライス方式半導体装置

Publications (1)

Publication Number Publication Date
JPS6325948A true JPS6325948A (ja) 1988-02-03

Family

ID=15881157

Family Applications (1)

Application Number Title Priority Date Filing Date
JP16914786A Pending JPS6325948A (ja) 1986-07-17 1986-07-17 マスタ−スライス方式半導体装置

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