JP2656263B2 - 半導体集積回路装置 - Google Patents

Description

【発明の詳細な説明】 〔発明の目的〕 （産業上の利用分野） 本発明は、ポリセル方式を用いた半導体集積回路装置
に関する。

（従来の技術） ポリセル方式の半導体集積回路装置は、論理機能や記
憶機能の回路を一般的には、一様な高さを持った矩形を
なす回路セル（以下、単にセルと略す）と称される領域
に構成し、それらのセルをすき間なく行状に配置して、
セル行を構成し、さらに複数のセル行をチップ内に平行
に配置して、各セルの端子間を配線することにより所望
の回路動作を得るものである。回路セルとしては、NAN
D,NORやフリップフロップ等の予めパターン設計された
ものを自由に取り扱うことができる。

この方式により、複雑かつ大規模な回路システムを比
較的簡単に半導体集積回路装置として実現できる。第３
図は、一般的なポリセル方式による半導体チップの概略
構成を示す。チップ上は、素子領域である複数のセル行
1,チャネルと呼ばれる各セル行間にある矩形状の配線領
域2,および周辺に設けられた入出力回路領域３に分けら
れている。配線領域（チャネル）２は、各セルの入出力
端子間の結線を行なう配線を設ける領域である。配線に
は、通常２層の金属配線が用いられ、横方向（水平方
向）と縦方向（垂直方向）にそれぞれ別の層が割り当て
られる。一般的には、セル行に平行な方向に第１層金属
配線が、セル行に垂直な方向に第２層金属配線が割り当
てられる。また、チャネル内のセル行に平行な配線を幹
線、垂直な配線を支線と呼ぶ。さらに、セル内には第２
層金属配線の通過配線が可能な箇所が存在し、複数セル
行をまたがる必要のある配線（このような配線をスルー
配線と呼ぶ）は、上記通過配線可能なセル内の箇所を使
用して実現される。また、上記セル内の通過配線可能な
箇所がスルー配線の結線要求に対して不足する場合に
は、セル行の隣接するセル間に通過配線専用のセル（フ
ィードスルーセル）を発生・挿入してスルー配線を実現
するのが一般的である。この様なポリセル方式半導体集
積回路装置において、コンピュータを用いた自動配線処
理により配線レイアウトを決定するときには、配線領域
の面積を最小にし、また各配線長を最小にすることが目
的となる。

ところで、集積回路の結線要求によっては、NANDやNO
Rのセルの入力端の一部を未使用端子として残し、それ
を電源（VDD）や接地線（VSS）に接続するという処理が
一般に行なわれる。この目的のために、専用のセル（電
源線／接地線接続用セル）が準備され、上記未使用端子
を持つセルが存在するセル行に発生・挿入されて、電源
線或いは、接地線と配線する手法が、マスタースライス
方式でもスタンダードセル方式でも広く採り入れられて
いる。

一般には、未使用入力端子を持つセル毎に前記電源線
／接地線接続用セルを近傍に発生・挿入するのが望まし
いが、セル行長の増大につながる難点が有り、各セル行
に１個の電源線／接地線接続用セルを発生するのが一般
的である。他方では、集積回路の大規模化に伴って、セ
ル行をまたがる必要のある配線数は増加し、フィードス
ルーセルの発生・挿入の個数も増加する。この傾向は、
チップ中央付近のセル行において著しく、またセル内に
第２層金属配線の通過配線可能な箇所が少ない場合には
更に顕著である。スルー配線要求によるフィードスルー
セルの発生・挿入によって、セル行の長さが増加し、こ
れによってチップ面積が増大し、集積層の低下を招く不
都合があった。

（発明が解決しようとする問題点） 以上のように、ポリセル方式半導体集積回路装置の配
置・配線処理において、セルの未使用入力端子の電源線
／接地線接続のための電源線／接地線接続用セルの発生
・挿入によって、セル行長が増大し、それに加えて、ス
ルー配線数が回路の大規模化に伴って増加し、それによ
ってフィードスルーセルの発生・挿入数も増して、更に
セル行長が増大し、チップの集積度を十分に上げること
ができないという問題点があった。そこで、本発明は、
このような問題を解決した電源線／接地線接続用セル或
いは、フィードスルーセルの使用方法による半導体集積
回路装置を提供することを目的とする。

〔発明の構成〕

（問題点を解決するための手段） 本発明の骨子は、電源線／接地線接続用のセルをフィ
ードスルーセルとしても使用することであり、当該セル
内の第１層金属配線で敷設されている電源線或いは接地
線に、未使用端子からの配線を当該セル上に於ては、第
１層金属配線で行ない、それによって、当該セル上を第
２層金属配線を通過可能とする。さらに、フィードスル
ーセルとして使用可能な電源線／接地線接続用セルを最
適な通過配線が実現できる位置に発生・挿入する。

（作用） 本発明によれば、電源線／接地線接続用のセルが、本
来の目的の他にフィードスルーセルとしても使用可能な
ために、その分のフィードスルーセルの発生・挿入が不
要となり、セル行の長さを従来方式に比べて抑制できる
と共に、未使用入力端子を持つセル毎に電源線／接地線
接続用セルを発生させて個別に接続する望ましい方式を
とっても、それらのセルが同時にフィードスルーセルと
して使用できるために、セル行長の増大につながらな
い。

（実施例） 以下、本発明の実施例を説明する。第１図に本発明の
特徴とする、フィードスルーセルを兼ねた電源線／接地
線接続用セルの構成使用例を示す。第１図において、p
1,p2は、各々セル行内に設置されている第１層金属配線
による電源線，接地線とする。また、４入力NAND
（７）,3入力NOR（８）,3入力NAND（９）に各々１個の
未使用端子があり、NANDのそれは、電源線／接地線接続
用セル（２）のp1に、NORのそれは、p2と結線されてい
る。ところが、それらの結線が、電源線／接地線接続用
のセル上では、第１層金属配線で配線されているため、
同セル上を第２層金属配線による通過配線（５）が可能
であり、結果として、電源線／接地線接続用セルが、同
時にフィードスルーセルとしても使われている。一方、
第２図は、第１図と同一の状況において、従来の電源線
／接地線接続用セル（３）を使用した場合を示す。未使
用端子からの結線を行うにあたって、横方向の配線は、
第１層金属配線、縦方向の配線は第２層金属配線という
原則によって配線しているため、電源線／接地線接続用
セル内に第２層の金属配線が発生し、そのため、この箇
所を第２層金属配線による通過配線用に使用することは
できずに、通過配線のためにはフィードスルーセル
（４）を別に発生させなければならない。

このため、本発明の特徴を使用した第１図の実施例と
比較して、セル行の長さが追加したフィードスルーセル
の幅分だけ増加している。こうして、この実施例によれ
ば、電源線／接地線接続用セルを、その中の電源線／接
地線への配線を第１層金属配線で行うことにより、同時
に、第２層金属配線による通過配線領域としても使用で
き、その分だけフィードスルーセルの発生挿入個数が抑
制できるため、セル行長の縮少、ひいてはチップサイズ
の縮少、集積度の上昇が可能となる。尚、本発明は、上
記実施例に限られるものではなく、その趣旨を逸脱しな
い範囲で種々変形実施することが可能である。

〔発明の効果〕

以上述べたように本発明によれば、セルの未使用端子
を電源線或いは接地線へ接続するために発生挿入した電
源線／接地線接続用セルを同時にフィードスルーセルと
しても使用するため、本来のセル行上通過配線を行うた
めのフィードスルーセルの挿入の個数が削減でき、従っ
てセル行長の増加を抑制でき、ポリセル方式半導体集積
回路装置チップの集積度向上を図ることができる。

【図面の簡単な説明】

第１図は本発明に係る電源線／接地線接続用セルの使用
例を示す図、第２図は第１図と同一の状況下で従来方式
の電源線／接地線接続用セルの使用例を示す図、第３図
は一般的なポリセル方式半導体集積回路装置を示す平面
図である。 p1……電源線、p2……接地線、l1……第１層金属配線、
l2……第２金属配線、１……セル行、2,3……電源線／
接地線接続用セル、４……フィードスルーセル、５……
セル行上通過配線、６……コンタクト、７……４入力NA
ND、８……３入力NOR、９……３入力NAND。

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】半導体基板に能動素子を備えたセルを並べ
   てセル行を構成し、セル行を複数個配列し集積して、そ
   の間に必要に応じた配線パターンを施して所望の回路動
   作を実現するポリセル方式の論理集積回路装置におい
   て、２層金属配線を前提とし、回路セル内の未使用入力
   端子を電源線或いは、接地線と接続するにあたって、電
   源線／接地線接続用のセルをセル行内に発生・挿入し
   て、当該セル内の第１層金属配線で敷設されている電源
   線或いは接地線に、前記未使用端子からの配線を当該セ
   ル上に於ては、第１層金属配線で行ない、当該セル上を
   第２層金属配線によるセル上通過配線領域としても使用
   することを特徴とする半導体集積回路装置。