JPS63211755A - Manufacture of semiconductor device - Google Patents
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Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置の製造方法に関し、特にバイポーラ
トランジスターおよびショットキーダイオード素子等を
一体的に有する半導体装置の製造方法に関する。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a method for manufacturing a semiconductor device, and particularly to a method for manufacturing a semiconductor device that integrally includes a bipolar transistor, a Schottky diode element, and the like.
バイポーラトランジスターの高性能化の要求に従い、近
年多結晶シリコンを用いてエミッタとベースの各電極を
セルファラインで分離形成する製造方法が多用される様
になってきた。In response to the demand for higher performance of bipolar transistors, in recent years a manufacturing method using polycrystalline silicon and forming emitter and base electrodes separated by self-alignment lines has come into widespread use.
このような!R造のバイポーラトランジスターに、ガー
ドリングを有するショットキーダイオードを混有せしめ
、回路性能を向上させた半導体装置を形成しようとする
時、従来はまず第3図(a)に示すように、P型シリコ
ン基板101上に、トランジスターのN+型埋込コレク
ター1.02を形成した後、N型エピタキシャル層10
3を成長しシリコン酸化膜104,105を形成、この
シリコン酸化膜105にパイボーラトランジスターのコ
レクタ一部の開孔と同時にショットキー接合形成予定領
域にも開孔部を形成した後、全面に多結晶シリコン膜を
被着し、この多結晶シリコン膜を選択的に酸化すること
によってバイポーラトランジスターの電極、すなわちコ
レクタ多結晶シリコン308A及びベース多結晶シリコ
ン308Bを分離すると同時に、前記開孔部内にシリコ
ン酸化膜パターン311Bを形成する。like this! When trying to form a semiconductor device with improved circuit performance by mixing a Schottky diode with a guard ring with an R-type bipolar transistor, conventionally, as shown in Figure 3(a), the P-type After forming an N+ type buried collector 1.02 of a transistor on a silicon substrate 101, an N type epitaxial layer 10 is formed.
3 is grown to form silicon oxide films 104 and 105, and an opening is formed in the silicon oxide film 105 at the same time as an opening in a part of the collector of the piebola transistor, and also in a region where a Schottky junction is to be formed. By depositing a crystalline silicon film and selectively oxidizing this polycrystalline silicon film, the electrodes of the bipolar transistor, that is, the collector polycrystalline silicon 308A and the base polycrystalline silicon 308B, are separated, and at the same time, silicon oxide is formed in the opening. A film pattern 311B is formed.
次に、第3図(b)に示すように多結晶シリコンを通し
て、N型エピタキシャル層103内へ不純物を拡散する
ことによって、前記シリコン酸化膜パターン311Bを
囲む領域にP型のガードリング層316を形成し、前記
シリコン酸化膜311Bを除去する事によって、P型の
ガードリング層で囲まれたN型エピタキシャル層103
表面を露出し、その上に金属を被着しショットキー接合
を形成していた。Next, as shown in FIG. 3(b), by diffusing impurities into the N-type epitaxial layer 103 through the polycrystalline silicon, a P-type guard ring layer 316 is formed in the region surrounding the silicon oxide film pattern 311B. By forming and removing the silicon oxide film 311B, an N-type epitaxial layer 103 surrounded by a P-type guard ring layer is formed.
The surface was exposed and metal was deposited on it to form a Schottky junction.
上述した従来の半導体装置の製造方法は、ショットキー
接合形成予定領域上の絶縁膜に開孔部を設け、露出した
N型エピタキシャル層上に成長した多結晶シリコンを直
接選択酸化しているため、N型エピタキシャル層にも酸
化が進行しやすく、ショットキー接合形成面に結晶欠陥
を誘発しやすい。その結果、ショットキーダイオードに
リーク電流が発生する欠点があった。In the conventional semiconductor device manufacturing method described above, an opening is provided in the insulating film over the area where the Schottky junction is to be formed, and the polycrystalline silicon grown on the exposed N-type epitaxial layer is directly selectively oxidized. Oxidation also tends to progress in the N-type epitaxial layer, which tends to induce crystal defects on the Schottky junction forming surface. As a result, the Schottky diode has the disadvantage of generating leakage current.
又、選択酸化されたポリシリコン層は、添加する不純物
濃度を適正化して抵抗体として利用される場合があるが
、抵抗体マスクパターンへの酸化膜の食い込み(言わゆ
るバーズビーク)によってマスク寸法と出来上り寸法と
の間に差が生じる。In addition, selectively oxidized polysilicon layers are sometimes used as resistors by optimizing the concentration of impurities added, but the oxide film digs into the resistor mask pattern (so-called bird's beaks), resulting in poor mask dimensions and finished product. There will be a difference between the dimensions.
この為、マスク設計においては予めこのパターン変換差
を考慮しておかなければならない欠点があった。更に、
上記パターン変換差のばらつきは、ポリシリコン抵抗値
のばらつきの大きな要因となっていた。For this reason, there is a drawback that this pattern conversion difference must be taken into consideration in advance in mask design. Furthermore,
The variation in the pattern conversion difference is a major factor in the variation in polysilicon resistance value.
本発明の目的は、上記欠点を除去し、リーク電流の少い
ショットキーダイオードを有する半導体装置の製造方法
を提供することにある。SUMMARY OF THE INVENTION An object of the present invention is to provide a method for manufacturing a semiconductor device having a Schottky diode that eliminates the above drawbacks and has a low leakage current.
本発明の半導体装置の製造方法は、第1導電型半導体基
板上に絶縁膜を形成したのち、ショットキー接合形成予
定領域の周囲を含む所定の位置に開孔部を形成する工程
と、全面に多結晶シリコン膜を被着し、この多結晶シリ
コン膜を選択的にエツチングする事により、少くとも前
記開孔部上に多結晶シリコン膜を残す工程と、前記多結
晶シリコン膜を通して第2導電型不純物を拡散すること
によって、前記半導体基板中に第2導電型のガードリン
グ層を形成する工程と、前記ガードリング層で囲まれた
絶縁膜を除去し前記半導体基板の一部を露出する工程と
、前記半導体基板の露出部に金属を被着しショットキー
接合を形成する工程とを含んで構成される。The method for manufacturing a semiconductor device of the present invention includes the steps of forming an insulating film on a first conductivity type semiconductor substrate, and then forming openings at predetermined positions including the periphery of a region where a Schottky junction is to be formed; Depositing a polycrystalline silicon film and selectively etching the polycrystalline silicon film to leave the polycrystalline silicon film at least on the opening, and forming a second conductivity type film through the polycrystalline silicon film. forming a second conductivity type guard ring layer in the semiconductor substrate by diffusing impurities; and removing an insulating film surrounded by the guard ring layer to expose a part of the semiconductor substrate. , and forming a Schottky junction by depositing metal on the exposed portion of the semiconductor substrate.
次に、本発明の実施例について図面を参照して説明する
。Next, embodiments of the present invention will be described with reference to the drawings.
第1図(a)〜(j)は本発明の第1の実施例を説明す
るための工程順に示した半導体チップの断面図である。FIGS. 1A to 1J are cross-sectional views of a semiconductor chip shown in the order of steps for explaining a first embodiment of the present invention.
まず、第1図(a)に示すように、P型シリコン基板1
01に、N1型埋込コレクタ102を選択的に形成し、
更にこのN+型埋込コレクタ102を含む領域上に低濃
度のN型エピタキシャル層103を1〜2μmの厚さで
成長する。First, as shown in FIG. 1(a), a P-type silicon substrate 1
01, selectively forming an N1 type embedded collector 102,
Furthermore, a lightly doped N-type epitaxial layer 103 is grown to a thickness of 1 to 2 μm on the region including this N+ type buried collector 102.
次に、選択酸化法によりシリコン酸化膜104を形成す
ることによって素子領域を分離する。Next, element regions are separated by forming a silicon oxide film 104 by selective oxidation.
その後、エピタキシャルM103の表面を露出し、続い
てシリコン酸化膜105を2000〜2500人の厚さ
に形成する。次に、前記シリコン酸化膜105を選択的
にエツチング除去することによって、トランジスターの
コレクター電極形成領域106及びショットキーダイオ
ードのガードリング形成領域107をN型エピタキシャ
ル層103の表面に形成する。Thereafter, the surface of the epitaxial layer M103 is exposed, and then a silicon oxide film 105 is formed to a thickness of 2,000 to 2,500 nm. Next, by selectively etching and removing the silicon oxide film 105, a transistor collector electrode formation region 106 and a Schottky diode guard ring formation region 107 are formed on the surface of the N-type epitaxial layer 103.
次に、第1図(b)に示すように、全面に第1の多結晶
シリコン膜を2000〜5000人の厚さに成長する。Next, as shown in FIG. 1(b), a first polycrystalline silicon film is grown over the entire surface to a thickness of 2,000 to 5,000 wafers.
続いて選択的エツチングにより各電極に分離したのち、
コレクタ多結晶シリコン電極108Aへはリンを拡散し
、ベース電極用多結晶シリコン108Bにはボロンを導
入して熱処理することによりN型エピタキシャル層内に
ボロンを拡散してガードリング110を形成する。Next, after separating each electrode by selective etching,
Phosphorus is diffused into the collector polycrystalline silicon electrode 108A, boron is introduced into the base electrode polycrystalline silicon 108B, and heat treatment is performed to diffuse boron into the N-type epitaxial layer to form a guard ring 110.
次に、第1図(C)に示すように、シリコン窒化膜11
1を全面に厚さ1000〜2000人程度成長した後、
フォトレジストからなるマスク112を用いトランジス
タのエミッタ形成部のシリコン窒化膜及びその下の多結
晶シリコンを順次異方性エツチングすることによってエ
ミッタ形成領域上のシリコン酸化膜105の表面を露出
させる。Next, as shown in FIG. 1(C), the silicon nitride film 11
After growing 1,000 to 2,000 people on the entire surface,
Using a mask 112 made of photoresist, the silicon nitride film in the emitter formation region of the transistor and the polycrystalline silicon underneath are sequentially anisotropically etched to expose the surface of the silicon oxide film 105 on the emitter formation region.
次に、第1図(d)に示すように、マスク112を除去
し全面にCVD法によりシリコン窒化膜113を100
0〜2000人の厚さに成長し、続いてRIE法により
このシリコン窒化膜を異方性エツチングすることによっ
てベース電極用多結晶シリコン108Bの開孔部の側面
にのみ前記シリコン窒化膜113を残存させる。この時
、シリコン窒化膜113と111は一体化される。Next, as shown in FIG. 1(d), the mask 112 is removed and a silicon nitride film 113 with a thickness of 100% is deposited on the entire surface by CVD.
The silicon nitride film 113 is grown to a thickness of 0 to 2000 nm, and then anisotropically etched by RIE, leaving the silicon nitride film 113 only on the side surfaces of the opening of the base electrode polycrystalline silicon 108B. let At this time, silicon nitride films 113 and 111 are integrated.
次に、露出しているシリコン酸化膜105をバッフアー
ト弗酸によって除去する。この時、シリコン酸化膜10
5は多結晶シリコン108Bの下側まで3000〜50
00人サイドエツチングされアンダーカットされるよう
にする。Next, the exposed silicon oxide film 105 is removed using buffered hydrofluoric acid. At this time, the silicon oxide film 10
5 is 3000~50 to the bottom of polycrystalline silicon 108B
00 people side etched and undercut.
次に、第1図(e)に示すように、第2の多結晶シリコ
ン膜を20oO〜4000人の厚さに成長して、前記ア
ンダーカット部を埋め戻し、ベース電極用多結晶シリコ
ン108Bと接続させ、900℃の熱処理によってベー
ス電極用多結晶シリコン108Bに含まれているボロン
を第2の多結晶シリコン及びN型エピタキシャル層10
3に拡散し、トランジスターのグラフトベース115を
形成する。Next, as shown in FIG. 1(e), a second polycrystalline silicon film is grown to a thickness of 20 to 4000 nm to backfill the undercut portion and form a polycrystalline silicon film 108B for the base electrode. The boron contained in the base electrode polycrystalline silicon 108B is removed from the second polycrystalline silicon and the N-type epitaxial layer 10 by heat treatment at 900°C.
3 to form the graft base 115 of the transistor.
次に、ボロン含有濃度差による多結晶シリコン膜のエツ
チング速度差を利用して第2の多結晶シリコンを前記ア
ンダーカットの埋戻し部のみに残存するように選択エツ
チングを行う。続いて、露出している第2多結晶シリコ
ン114の側面とN側エピタキシャル層103の表面を
酸化して厚さ約1000人のシリコン酸化膜116を形
成する。Next, by utilizing the difference in etching speed of the polycrystalline silicon film due to the difference in boron concentration, selective etching is performed so that the second polycrystalline silicon remains only in the backfilled portion of the undercut. Subsequently, the exposed side surfaces of the second polycrystalline silicon 114 and the surface of the N-side epitaxial layer 103 are oxidized to form a silicon oxide film 116 with a thickness of about 1000 wafers.
次に、ボロンを1.0〜5.0X101秘12のドーズ
量でイオン注入し、P型の活性ベース117を形成する
。この時、ショットキー接合形成領域はシリコン酸化膜
105でマスクされているためにボロンが注入される事
はない。Next, boron ions are implanted at a dose of 1.0 to 5.0×101 to form a P-type active base 117. At this time, since the Schottky junction forming region is masked with the silicon oxide film 105, boron is not implanted.
次に、第1図(f)に示すように、全面にCVD法によ
りシリコン窒化膜118を1000〜2000人の厚さ
に成長し、続いてRIE法によりこのシリコン窒化膜を
異方性エツチングすることによって、溝形状部の側面に
のみ前記シリコン窒化膜118を残存させる。更にエミ
ッタ形成領域の底部のシリコン酸化膜116をエツチン
グ除去することによって、活性ベース層117の表面の
一部を露出する。Next, as shown in FIG. 1(f), a silicon nitride film 118 is grown on the entire surface by CVD to a thickness of 1000 to 2000 nm, and then this silicon nitride film is anisotropically etched by RIE. By doing so, the silicon nitride film 118 is left only on the side surfaces of the groove-shaped portion. Furthermore, by etching and removing the silicon oxide film 116 at the bottom of the emitter formation region, a part of the surface of the active base layer 117 is exposed.
次に、第3の多結晶シリコン119を2000〜300
0人の厚さに成長し、続いて全面に砒素を5.θ〜10
15〜1.0×1016CI11−2のドーズ量でイオ
ン注入する。そして900〜950℃の熱処理によって
砒素を拡散しN型エミッタ120を前記P型活性ベース
117内に形成し、トランジスターを形成する。この時
、ショットキー接合形成領域はシリコン窒化膜111が
マスクとなり砒素は拡散されない。又、エミッタ120
とグラフトベース115は、前記シリコン窒化膜118
でその距離が制御性良く確保されている為に、高濃度の
逆導電型領域の接触による耐圧低下を発生することなく
寄生ベース抵抗を小さくする事が出来、高性能トランジ
スターを形成することが出来る。Next, the third polycrystalline silicon 119 is
It grows to a thickness of 0,000 ml, and then the whole surface is coated with arsenic 5. θ~10
Ion implantation is performed at a dose of 15 to 1.0×10 16 CI 11-2. Then, arsenic is diffused by heat treatment at 900 to 950° C. to form an N-type emitter 120 in the P-type active base 117, thereby forming a transistor. At this time, the silicon nitride film 111 serves as a mask in the Schottky junction formation region, and arsenic is not diffused. Also, emitter 120
and the graft base 115 are connected to the silicon nitride film 118.
Since the distance is secured with good controllability, parasitic base resistance can be reduced without causing a drop in breakdown voltage due to contact between highly concentrated regions of opposite conductivity type, making it possible to form high-performance transistors. .
次に、第1図(g)に示すように、砒素がイオン注入さ
れた第3の多結晶シリコン119を選択的に除去するこ
とによってエミッタ電極119Aを形成する。続いてフ
ォトレジストからなるマスク121を用いRIE法にて
シリコン窒化膜111を選択的に除去することによって
ショットキー接合形成領域上の多結晶シリコン及びコレ
クタ多結晶シリコン電極108A、更に図示しないがベ
ース、抵抗等の多結晶シリコン表面を露出する。Next, as shown in FIG. 1(g), the third polycrystalline silicon 119 into which arsenic ions have been implanted is selectively removed to form an emitter electrode 119A. Next, the silicon nitride film 111 is selectively removed by RIE using a mask 121 made of photoresist, thereby removing the polycrystalline silicon on the Schottky junction forming region and the collector polycrystalline silicon electrode 108A, as well as the base (not shown) and the collector polycrystalline silicon electrode 108A. Expose the polycrystalline silicon surface of the resistor, etc.
次に、第1図(h)に示すようにマスク121を除去後
、ショットキー接合形成領域部のみが開孔されたフォト
レジストかへなるマスク122を形成し、ショットキー
接合形成領域上の多結晶シリコンをマスク122及びシ
リコン窒化膜111を用いてRIE法にて除去し、シリ
コン酸化膜105を露出させる。Next, as shown in FIG. 1(h), after removing the mask 121, a mask 122 made of photoresist with holes only in the Schottky junction forming area is formed, and The crystalline silicon is removed by RIE using the mask 122 and the silicon nitride film 111 to expose the silicon oxide film 105.
次に、第1図(i)に示すように、マスク122を除去
後、CVD法によりシリコン酸化123を2000〜3
000人成長し、エミッタ、コレクタ、ショットキー接
合、更に図示しないがベース、抵抗等の各種コンタクト
を、ショットキー接合形成領域上のシリコン酸化膜10
5が完全に除去され、N型エピタキシャル層103の表
面が露出するまでRIE法によりエツチング除去するこ
とにより形成する。これによりN型エピタキシャル層の
表面とガードリング110の一端が露出し、同時にエミ
ッタ電極119A及びコレクタ多結晶シリコンの電極1
08A表面が露出する。Next, as shown in FIG. 1(i), after removing the mask 122, silicon oxide 123 is deposited at 2000 to 30% by CVD method.
The silicon oxide film 10 is grown on the Schottky junction formation region to form various contacts such as an emitter, collector, Schottky junction, and base and resistor (not shown).
5 is completely removed and the surface of the N-type epitaxial layer 103 is exposed by etching by RIE. This exposes the surface of the N-type epitaxial layer and one end of the guard ring 110, and at the same time exposes the emitter electrode 119A and the collector polycrystalline silicon electrode 1.
08A surface is exposed.
次に、第1図(j>に示すように、全面にショットキー
材料、例えば白金を300〜800人の厚さにスパッタ
成膜し、更に熱処理して白金シリサイド126を形成す
ることによってショットキー接合を形成する。この時、
他のコンタクト部でも白金シリサイドが形成される。以
降、通常の方法によりアルミニウム電極127を形成し
、半導体装置を完成させる。Next, as shown in FIG. 1 (j>), a Schottky material such as platinum is deposited on the entire surface by sputtering to a thickness of 300 to 800 mm, and further heat-treated to form platinum silicide 126. Form a bond.At this time,
Platinum silicide is also formed in other contact portions. Thereafter, an aluminum electrode 127 is formed by a normal method to complete the semiconductor device.
このように本実施例においては、エミッタとベースの各
電極を多結晶シリコンを用いて自己整合的に形成する高
性能なバイポーラトランジスターを形成する工程におい
て、自己整合的に形成するガートリングを有するショッ
トキーダイオードを形成する時、従来の様に厚い多結晶
シリコン酸化膜を形成することがなく、ショットキー接
合形成領域のN型エピタキシャル層表面を酸化すること
がない。その結果、N型エピタキシャル層表面近くに結
晶欠陥を誘起することがなく、従って、ショットキーダ
イオードのリーク電流が極めて少ない高品質の半導体装
置の製造が可能となる。In this way, in this example, in the process of forming a high-performance bipolar transistor in which the emitter and base electrodes are formed in a self-aligned manner using polycrystalline silicon, a shot having a gert ring formed in a self-aligned manner is used. When forming the key diode, there is no need to form a thick polycrystalline silicon oxide film as in the conventional method, and there is no need to oxidize the surface of the N-type epitaxial layer in the Schottky junction forming region. As a result, crystal defects are not induced near the surface of the N-type epitaxial layer, making it possible to manufacture a high-quality semiconductor device in which the leakage current of the Schottky diode is extremely small.
又、本実1の実施例の様にトランジスターとショットキ
ーダイオードを一体に構成し、かつ多結晶シリコン膜を
グラフトベースとガードリングに各々接続させている半
導体装置の構成では、ショットキーダイオードをクラン
プダイオードとして容易に用いる事が出来る。In addition, in the structure of a semiconductor device in which a transistor and a Schottky diode are integrated as in Example 1, and a polycrystalline silicon film is connected to a graft base and a guard ring, respectively, the Schottky diode is clamped. It can be easily used as a diode.
第2図(a)〜(C)は本発明の第2の実施例を説明す
るための工程順に示した半導体チップの断面図である。FIGS. 2(a) to 2(C) are cross-sectional views of a semiconductor chip shown in order of steps for explaining a second embodiment of the present invention.
まず、第2図(a>に示すように、P型多結晶シリコン
を選択的にエツチング除去した後、ボロンをイオン注入
する。この際、所望の層抵抗が得られる様なドーズ量、
例えば1.0〜5.0×10 ”cm−2のドーズ量で
ボロンをイオン注入することによって5〜1にΩ/口の
層抵抗を有する多結晶シリコン208Bを形成する。First, as shown in Figure 2 (a), after selectively etching away the P-type polycrystalline silicon, boron ions are implanted.
For example, polycrystalline silicon 208B having a layer resistance of 5 to 1 Ω/hole is formed by ion-implanting boron at a dose of 1.0 to 5.0×10 ” cm −2 .
次に、第2図(b)に示すように、シリコン窒化膜2′
11を成長し、900〜1000℃の熱処理を行うこと
により多結晶シリコン208Bよりエピタキシャル層1
03内にボロンを拡散し、シリコン酸化膜の周囲にショ
ットキーダイオードのガードリング210を形成する。Next, as shown in FIG. 2(b), the silicon nitride film 2'
Epitaxial layer 1 is grown from polycrystalline silicon 208B by growing 11 and performing heat treatment at 900 to 1000°C.
Boron is diffused into the silicon oxide film to form a guard ring 210 of a Schottky diode around the silicon oxide film.
その後、前述した第1の実施例の第1図(g>(h)で
示したと同様に2回のフォトレジスト処理及びRIE処
理によってシリコン窒化膜とショットキー接合形成領域
上の多結晶シリコンを除去しショットキー接合形成領域
上のシリコン酸化膜105を露出させる。Thereafter, the silicon nitride film and the polycrystalline silicon on the Schottky junction forming region are removed by photoresist treatment and RIE treatment twice, as shown in FIG. 1 (g>(h)) of the first embodiment described above. Then, the silicon oxide film 105 on the Schottky junction formation region is exposed.
続いて、第2図(C)に示すように、CVDシリコン酸
化膜を成長後抵抗部コンタクト領域及びショットキー接
合形成領域上のシリコン酸化膜105をRIE法によっ
て選択的に除去し、P型ガードリング210で囲まれた
N型エピタキシャル層の表面を露出させる。その後、シ
ョットキー材料、例えば白金を300〜800人の厚さ
にスパッタ成膜し、更に熱処理して白金シリサイド12
6を形成することによってショットキー接合を形成する
。以降、通常の方法によりアルミニウム電極127を形
成して半導体装置を完成させる。Subsequently, as shown in FIG. 2(C), after growing the CVD silicon oxide film, the silicon oxide film 105 on the resistor contact region and the Schottky junction formation region is selectively removed by RIE, and a P-type guard is formed. The surface of the N-type epitaxial layer surrounded by ring 210 is exposed. After that, a Schottky material such as platinum is sputter-formed to a thickness of 300 to 800 mm, and then heat-treated to form platinum silicide 12.
6 to form a Schottky junction. Thereafter, an aluminum electrode 127 is formed by a normal method to complete the semiconductor device.
この第2の実施例では多結晶シリコン抵抗素子形成の為
の不純物導入と同時にショットキーダイオードのガード
リングを形成しているため、ショットキーダイオードと
多結晶シリコン抵抗素子を一体に構成した半導体装置を
容易に形成できる利点がある。In this second embodiment, since the guard ring of the Schottky diode is formed at the same time as the impurity introduction for forming the polycrystalline silicon resistive element, a semiconductor device in which the Schottky diode and the polycrystalline silicon resistive element are integrated can be manufactured. It has the advantage of being easy to form.
以上説明したように本発明は、多結晶シリコン膜を用い
てバイポーラトランジスターのエミッターとベースを自
己整合的に形成し、且つガードリング付ショットキーダ
イオードも自己整合的に形成する半導体装置において、
ショットキーダイオードのリークの原因となる多結晶シ
リコンの選択酸化技術を用いず、コレクターコンタクト
開孔時に、ショットキーダイオードのガードリング領域
も同時に開孔し、選択エツチングされた多結晶シリコン
上から不純物を拡散する事によってガードリング層を形
成した後、ガードリング層で囲まれたエピタキシャル層
表面を露出させショットキーダイオードを形成するため
、多結晶シリコンの選択酸化によってエピタキシャル層
に結晶欠陥を誘起することがない。その結果、ショット
キーダイオードはリーク電流が少なく高品質を維持する
ことが出来る。As explained above, the present invention provides a semiconductor device in which the emitter and base of a bipolar transistor are formed in a self-aligned manner using a polycrystalline silicon film, and a Schottky diode with a guard ring is also formed in a self-aligned manner.
Instead of using selective oxidation technology for polycrystalline silicon, which causes Schottky diode leakage, when opening the collector contact, the guard ring region of the Schottky diode is also opened at the same time, and impurities are removed from the selectively etched polycrystalline silicon. After forming a guard ring layer by diffusion, the surface of the epitaxial layer surrounded by the guard ring layer is exposed to form a Schottky diode, which prevents crystal defects from being induced in the epitaxial layer by selective oxidation of polycrystalline silicon. do not have. As a result, the Schottky diode has low leakage current and can maintain high quality.
又、本発明による第1の多結晶シリコン膜はRIE法に
よって精度良くパターニングする事が出来るので、従来
の様に多結晶シリコンを選択酸化を用いていた時の酸化
食込み幅を考慮せずども良く、半導体装置の高集積化に
有利である。又、多結晶シリコン膜を抵抗体として用い
た時、抵抗幅のばらつきは、RIEによる選択エツチン
グによる方が選択酸化による食込み幅のばらつきよりも
少なくなるので多結晶シリコン抵抗の絶対精度を向上さ
せる事が出来る。In addition, since the first polycrystalline silicon film according to the present invention can be patterned with high precision by RIE, it is possible to pattern the first polycrystalline silicon film with high precision without considering the oxidation depth when selectively oxidizing polycrystalline silicon as in the past. , which is advantageous for high integration of semiconductor devices. Furthermore, when a polycrystalline silicon film is used as a resistor, selective etching by RIE reduces variation in resistance width compared to variation in dig-in width by selective oxidation, which improves the absolute accuracy of polycrystalline silicon resistors. I can do it.
第1図(a)〜(j)は本発明の第1の実施例を説明す
るための工程順に示した半導体チップの断面図、第2図
(a)〜(C)は本発明の第2の実施例を説明するため
の工程順に示した半導体チップの断面図、第3図(a)
〜(b)は従来の半導体装置の製造方法を説明するため
の断面図である。
101・・・P型シリコン基板、102・・・N型埋込
コレクタ、103・・・N型エピタキシャル層、104
.105,116,123,309,311・・・シリ
コン酸化膜、111,113,118゜211.315
・・・シリコン窒化膜、108,114.119,20
8,308・・・多結晶シリコン、112.121,1
22,124・・・マスク、110.210,316・
・・ガードリング、115,320・・・グラフトベー
ス、117,322・・・活性ベース、120,325
・・・エミッタ、126・・・白金シリサイド、127
・・・アルミニウム電極。
j″歌。
N−一
酒l 図
カl閏
名Z閏FIGS. 1(a) to (j) are cross-sectional views of a semiconductor chip shown in the order of steps for explaining the first embodiment of the present invention, and FIGS. 2(a) to (C) are cross-sectional views of a semiconductor chip according to the second embodiment of the present invention. FIG. 3(a) is a cross-sectional view of a semiconductor chip shown in the order of steps for explaining an embodiment of the present invention.
-(b) are cross-sectional views for explaining a conventional method of manufacturing a semiconductor device. 101... P-type silicon substrate, 102... N-type buried collector, 103... N-type epitaxial layer, 104
.. 105,116,123,309,311...Silicon oxide film, 111,113,118°211.315
...Silicon nitride film, 108, 114.119, 20
8,308...polycrystalline silicon, 112.121,1
22,124...Mask, 110.210,316.
... Guard ring, 115,320 ... Graft base, 117,322 ... Active base, 120,325
...Emitter, 126...Platinum silicide, 127
...Aluminum electrode. j'' song.
Claims (1)
ョットキー接合形成予定領域の周囲を含む所定の位置に
開孔部を形成する工程と、全面に多結晶シリコン膜を形
成したのち選択的にエッチングを行い、少くとも前記開
孔部上に多結晶シリコン膜を残す工程と、前記多結晶シ
リコン膜を通して第2導電型不純物を拡散し前記半導体
基板中に第2導電型のガードリング層を形成する工程と
、前記ガードリング層で囲まれた前記絶縁膜を除去し前
記半導体基板の一部を露出する工程と、前記半導体基板
の露出部に金属を被着しショットキー接合を形成する工
程とを含むことを特徴とする半導体装置の製造方法。After forming an insulating film on the first conductivity type semiconductor substrate, a process of forming openings at predetermined positions including the periphery of the Schottky junction formation area, and a process of forming a polycrystalline silicon film on the entire surface and then selectively etching to leave a polycrystalline silicon film at least on the opening, and diffusing a second conductivity type impurity through the polycrystalline silicon film to form a second conductivity type guard ring layer in the semiconductor substrate. a step of removing the insulating film surrounded by the guard ring layer to expose a part of the semiconductor substrate; and a step of depositing metal on the exposed portion of the semiconductor substrate to form a Schottky junction. A method for manufacturing a semiconductor device, comprising:
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4572187A JPS63211755A (en) | 1987-02-27 | 1987-02-27 | Manufacture of semiconductor device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4572187A JPS63211755A (en) | 1987-02-27 | 1987-02-27 | Manufacture of semiconductor device |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS63211755A true JPS63211755A (en) | 1988-09-02 |
Family
ID=12727208
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP4572187A Pending JPS63211755A (en) | 1987-02-27 | 1987-02-27 | Manufacture of semiconductor device |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS63211755A (en) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
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-
1987
- 1987-02-27 JP JP4572187A patent/JPS63211755A/en active Pending
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