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JPS63188949U - - Google Patents

Info

Publication number
JPS63188949U
JPS63188949U JP8168187U JP8168187U JPS63188949U JP S63188949 U JPS63188949 U JP S63188949U JP 8168187 U JP8168187 U JP 8168187U JP 8168187 U JP8168187 U JP 8168187U JP S63188949 U JPS63188949 U JP S63188949U
Authority
JP
Japan
Prior art keywords
input
pad
output circuit
used during
signal pad
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP8168187U
Other languages
English (en)
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed filed Critical
Priority to JP8168187U priority Critical patent/JPS63188949U/ja
Publication of JPS63188949U publication Critical patent/JPS63188949U/ja
Pending legal-status Critical Current

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  • Tests Of Electronic Circuits (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)

Description

【図面の簡単な説明】
第1図〜第5図は本考案の一実施例、第6図と
第7図は本実施例による一回路例、第8図〜第1
4図は従来例および第15図は本従来例による一
回路例をそれぞれ示す。 1…半導体基板、2,32,55〜61,10
2〜106…入出力回路ブロツク、3…基本セル
、4…電源固定パツド、5…グランド固定パツド
、6,40,62,88…入力信号パツド、7,
12,17,19,27,29,41,44,4
6…接続孔、8,42…入力接続配線、9,97
…入力バツフア、10…入力バツフア引出し線、
11,21,31,48…電源接続配線、13,
80…電源線、14,18,28,45…グラン
ド接続配線、15,81…グランド線、16,2
6,43,63,89…グランドパツド、20,
30,47,67,94…電源パツド、22…出
力バツフア引出し線、23,77〜79,98〜
101…出力バツフア、24,50…出力接続配
線、25,49,64〜66,68,90〜93
…出力信号パツド、33…P型拡散層、34,
35…Pチヤネルゲート電極層、36…P型島拡
散層、37…N型拡散層、38,39…Nチヤ
ネルゲート電極層、51,53…8ビツトカウン
タ、52…排他的論理和回路、54…ラツチ、6
9…パツケージ、70〜76,110〜114…
内部リード。

Claims (1)

  1. 【実用新案登録請求の範囲】 基本セル部の外周領域に該基本セル部の試験時
    および供用時に使用される入出力回路ブロツクを
    配置したマスタースライス方式の半導体集積回路
    装置において、 前記入出力回路ブロツクに、出力信号パツドま
    たは入力信号パツドとグランドパツドまたは電源
    パツドとの各一つを近接して設け、 前記試験時に使用される入出力回路ブロツクに
    あつては、前記試験時と前記供用時とで前記出力
    信号パツドまたは前記入力信号パツドと前記グラ
    ンドパツドまたは前記電源パツドとを切替え接続
    して外部に引出すようにしたことを特徴とする半
    導体集積回路装置。
JP8168187U 1987-05-27 1987-05-27 Pending JPS63188949U (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP8168187U JPS63188949U (ja) 1987-05-27 1987-05-27

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JP8168187U JPS63188949U (ja) 1987-05-27 1987-05-27

Publications (1)

Publication Number Publication Date
JPS63188949U true JPS63188949U (ja) 1988-12-05

Family

ID=30933642

Family Applications (1)

Application Number Title Priority Date Filing Date
JP8168187U Pending JPS63188949U (ja) 1987-05-27 1987-05-27

Country Status (1)

Country Link
JP (1) JPS63188949U (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO1992002043A1 (en) * 1990-07-23 1992-02-06 Seiko Epson Corporation Semiconductor integrated circuit device
JP2007335486A (ja) * 2006-06-13 2007-12-27 Sharp Corp 半導体集積回路

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO1992002043A1 (en) * 1990-07-23 1992-02-06 Seiko Epson Corporation Semiconductor integrated circuit device
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