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JP2007335486A - 半導体集積回路 - Google Patents

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JP2007335486A JP2006163125A JP2006163125A JP2007335486A JP 2007335486 A JP2007335486 A JP 2007335486A JP 2006163125 A JP2006163125 A JP 2006163125A JP 2006163125 A JP2006163125 A JP 2006163125A JP 2007335486 A JP2007335486 A JP 2007335486A
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Abstract

【課題】 信号出力の同時スイッチングによる電源ノイズの発生、及び、それに起因する回路の誤動作を簡易に防止可能な半導体集積回路を提供する。
【解決手段】 半導体集積回路のチップ周辺部に複数配置する入出力バッファセル２，３の夫々が、出力バッファ回路４に供給すべき第１電源電圧Ｖｃｃと第２電源電圧Ｖｓｓの少なくとも何れか一方の電源電圧をチップ外部から受け取るための電源パッド６，７を備える。好ましくは、１つの信号パッド５と第１電源電圧Ｖｃｃをチップ外部から受け取るための１つの第１電源パッド６を有する第１入出力バッファセル２と、１つの信号パッド５と第２電源電圧Ｖｓｓをチップ外部から受け取るための１つの第２電源パッド７を有する第２入出力バッファセル３の少なくとも２種類の入出力バッファセルを備える。
【選択図】 図１

Description

本発明は、入出力バッファセルをチップ周辺部に複数配置してなる半導体集積回路に関し、特に、複数の信号出力において高速且つ大電流でのスイッチング動作を必要とする半導体集積回路に関する。
図５に、従来のセルベースで設計された半導体集積回路の一例を模式的に示す。図５に示すように、チップ周辺部の一端辺に、出力バッファ回路２０と出力バッファ回路２０から出力される信号用の信号パッド２１を備えた信号用入出力バッファセル２２と、出力バッファ回路２０に内部電源供給線２３を介して供給する電源電圧Ｖｃｃをチップ外部のパッケージのリード端子から受け取る電源パッド２４を備えた電源用入出力バッファセル２５と、出力バッファ回路２０に内部グランド供給線２６を介して供給する接地電圧Ｖｓｓをチップ外部のパッケージのリード端子から受け取る接地パッド２７を備えた接地用入出力バッファセル２８が、夫々配置されている。図５に示す例では、４つの信号用入出力バッファセル２２の中央に、電源用入出力バッファセル２５と接地用入出力バッファセル２８が１つずつ配置されている。各信号用入出力バッファセル２２は、チップ内部に配置された内部回路２９からの信号に基づいて、各信号パッド２１を介してチップ外部に信号出力可能に構成されている。尚、図６に示すように、従来の各入出力バッファセル２２，２５，２８（図６中、セル枠のみ表示）は、１つのセル当たり１つのパッド（信号パッド２１、電源パッド２４、または、接地パッド２７）を備えた構成となっている。
更に、出力信号数が増加して信号用入出力バッファセル２２の配置数が多くなると、各信号用入出力バッファセル２２の出力バッファ回路２０への電源電圧Ｖｃｃ及び接地電圧Ｖｓｓの供給能力を強化するために、図７に示すように、所定数の信号用入出力バッファセル２２毎に、電源用入出力バッファセル２５と接地用入出力バッファセル２８を１組ずつ分散して配置することが行われている。
しかしながら、近年、半導体集積回路の大規模化・多電源化・高速化・微細化に伴って出力信号の同時スイッチングが起こりやすくなってきており、内部電源供給線や内部グランド供給線に発生する電源ノイズが原因で、回路が誤動作するケースが多くなってきているとともに、半導体集積回路の多ピン化によるチップサイズの拡大もコスト面での大きな問題となっている。
上述の出力信号の同時スイッチングに起因する回路の誤動作等の問題への対応策として、例えば、下記の特許文献１に開示されている技術がある。図８に示すように、当該従来技術では、内部回路２９と複数の信号用入出力バッファセル２２との間に、遅延回路３０を各別に設け、各遅延回路３０の遅延時間を調整することによって、同時スイッチングによる回路の誤動作を回避している。
特開２００４−３３４２７１号公報
しかしながら、上記従来技術の場合、半導体集積回路の仕様には本来含まれていないはずの遅延回路を別途設ける必要があり、また、回路設計に当たって遅延時間の調整等の余分な検証を必要とするため、非常に手間となる。
本発明は、上記問題点に鑑みてなされたものであり、その目的は、信号出力の同時スイッチングによる電源ノイズの発生、及び、それに起因する回路の誤動作を簡易に防止可能な半導体集積回路を提供する点にある。
上記目的を達成するための本発明に係る半導体集積回路は、少なくとも出力バッファ回路と信号出力用または信号入出力用の１つの信号パッドを備えた入出力バッファセルをチップ周辺部に複数配置してなる半導体集積回路であって、前記入出力バッファセルの夫々が、前記出力バッファ回路に供給すべき第１電源電圧と第２電源電圧の少なくとも何れか一方の電源電圧をチップ外部から受け取るための電源パッドを備えることを第１の特徴とする。
上記第１の特徴の半導体集積回路によれば、少なくとも第１電源電圧と第２電源電圧の何れか一方が、出力信号毎に入出力バッファセル各別に設けられた電源パッドを介して出力バッファ回路に供給されるため、出力信号数の増加により入出力バッファセル数が増えても、当該増加に応じて電源電圧の供給能力を、電源パッドを別途追加して配置せずに簡単に増強できるため、出力信号の同時スイッチングによる電源ノイズの影響を大幅に軽減でき、回路の誤動作を防止できる。
尚、出力信号の２値信号レベルは、第１電源電圧と第２電源電圧の各電圧レベルによって規定される。例えば、第１電源電圧と第２電源電圧の一方が正電圧で、他方が接地電圧（０Ｖ）となる。
更に、本発明に係る半導体集積回路は、上記第１の特徴に加え、前記入出力バッファセルが、前記入出力バッファセル内に、１つの前記信号パッドと前記第１電源電圧をチップ外部から受け取るための１つの第１電源パッドを有する第１入出力バッファセル、及び、前記入出力バッファセル内に、１つの前記信号パッドと前記第２電源電圧をチップ外部から受け取るための１つの第２電源パッドを有する第２入出力バッファセルの少なくとも２種類で構成されていることを第２の特徴とする。
上記第２の特徴の半導体集積回路によれば、第１入出力バッファセルと第２入出力バッファセルの配置数や配置順序により、第１電源電圧と第２電源電圧の供給能力を個別に自在に調整可能となる。このため、出力バッファ回路の特性や回路仕様に応じた適正な電源供給能力の設定が簡易に可能となる。
更に、本発明に係る半導体集積回路は、上記第１または第２の特徴に加え、前記第１電源電圧と前記第２電源電圧の少なくとも何れか一方の電源電圧が、前記入出力バッファセル内の前記電源パッドのみを介してチップ外部から供給されることを第３の特徴とする。
上記第３の特徴の半導体集積回路によれば、回路設計段階で出力バッファ回路に供給すべき第１電源電圧または第２電源電圧の専用の電源パッドを予めチップ周辺部に配置する必要がないため、当該配置個所や配置数に係る設計の手間が省ける。また、専用の電源パッドを配置しないために、入出力バッファセルの配置の設計自由度が高くなり、レイアウト設計が容易となる。更には、専用の電源パッドを配置するスペースに入出力バッファセルを配置することで、チップ周辺に配置するセル数を削減できる。
更に、本発明に係る半導体集積回路は、上記何れかの特徴に加え、前記電源パッドへのワイヤボンディングの設定により、前記第１電源電圧と前記第２電源電圧の供給位置と供給量が変更可能であることを第４の特徴とする。
上記第４の特徴の半導体集積回路によれば、半導体集積回路の製造後でも、ワイヤボンディング設定で自由に電源電圧の供給量や供給位置を変更することができるため、設計の後戻りを無くすことができ、開発期間の不要な遅延を防止できる。
本発明に係る半導体集積回路によれば、出力バッファ回路に対して容易に安定した電源電圧や接地電圧を供給できるため、信号用入出力バッファセルは専用の電源パッドを配置するためのバッファセルの影響を受けずに自由に配置できる。また、半導体集積回路の製造後において、電源電圧や接地電圧の供給能力を変更するための設計変更をやり直す必要がなく、不要に開発期間が長くなるのを防止できる。更に、セル数増加によるチップサイズの拡大を防止でき、コストが上がることを防止する効果がある。
以下、本発明に係る半導体集積回路（以下、適宜「本発明回路」と略称する）の実施形態を図面に基づいて説明する。
図１に、本発明回路１の一実施形態におけるチップ周辺部の回路構成例を模式的に示す。図１に示すように、チップ周辺部の一端辺に、第１入出力バッファセル２と第２入出力バッファセル３を配置している。
第１入出力バッファセル２は、出力バッファ回路４と、出力バッファ回路４から出力される信号用の信号パッド５と、出力バッファ回路４に供給する電源電圧Ｖｃｃ（第１電源電圧に相当）をチップ外部のパッケージのリード端子から受け取る電源パッド６（第１電源パッドに相当）を備える。また、第２入出力バッファセル３は、出力バッファ回路４と、出力バッファ回路４から出力される信号用の信号パッド５と、出力バッファ回路４に供給する接地電圧Ｖｓｓ（第２電源電圧に相当）をチップ外部のパッケージのリード端子から受け取る接地パッド７（第２電源パッドに相当）を備える。
第１入出力バッファセル２と第２入出力バッファセル３には夫々、内部電源供給線８と内部グランド供給線９が、各入出力バッファセル２，３を横断するように設けられおり、内部電源供給線８と内部グランド供給線９は、夫々各入出力バッファセル２，３間で相互に接続している。
第１入出力バッファセル２では、電源パッド６は内部電源供給線８と接続し、接地電圧Ｖｓｓは第２入出力バッファセル３の接地パッド７から内部グランド供給線９を介して出力バッファ回路４に供給される。また、第２入出力バッファセル３では、接地パッド７は内部グランド供給線９と接続し、電源電圧Ｖｃｃは第１入出力バッファセル２の電源パッド６から内部電源供給線８を介して出力バッファ回路４に供給される。
図１に示す例では、第１入出力バッファセル２と第２入出力バッファセル３を交互に配置することで、隣接する１組の第１入出力バッファセル２と第２入出力バッファセル３毎に、１組の電源パッド６と接地パッド７が配置される。また、各入出力バッファセル２，３は、チップ内部に配置された内部回路１０からの信号に基づいて、各信号パッド５を介してチップ外部に信号出力可能に構成されている。
尚、図２に示すように、各入出力バッファセル２，３（図２中、セル枠のみ表示）は、１つのセル当たり２つのパッド（信号パッド５と、電源パッド６または接地パッド７）を備えた構成となっている。
図３に、図１に示す第１入出力バッファセル２と第２入出力バッファセル３をチップ周辺部の一端辺に夫々複数配置した場合において、各入出力バッファセル２，３内の各パッド５，６，７を、パッケージ側の信号用リード端子１１、電源用リード端子１２、及び、接地用リード端子１３とワイヤボンディングにより接続した状態の一例を、模式的に示す。
図３に示す例では、各入出力バッファセル２，３内の各信号パッド５が、対応するパッケージ側の信号用リード端子１１に各別に接続している。図３に示すように、原則として、第１入出力バッファセル２の電源パッド６はパッケージ側の電源用リード端子１２に接続し、第２入出力バッファセル３の接地パッド７はパッケージ側の接地用リード端子１３に接続しているが、各入出力バッファセル２，３内の電源パッド６と接地パッド７は、必ずしもパッケージ側の電源用リード端子１２と接地用リード端子１３に接続せずに、フローティング状態とする場合もある。
例えば、図４（Ａ）に示すように、３個の入出力バッファセル２，３毎に、１本の電源電圧Ｖｃｃ供給用のワイヤボンディングと１本の接地電圧Ｖｓｓ供給用のワイヤボンディングを設定する場合を想定すると、合計３個の入出力バッファセル２，３に対して、１つの第１入出力バッファセル２の電源パッド６をパッケージ側の電源用リード端子１２と接続し、１つの第２入出力バッファセル３の接地パッド７をパッケージ側の接地用リード端子１３に接続し、残りの第１または第２入出力バッファセル２，３の電源パッド６または接地パッド７をフローティング状態とする。これに対して、図５に示す従来の半導体集積回路の場合には、図４（Ｂ）に示すように、３個の信号用入出力バッファセル２２毎に、余分に１つの電源用入出力バッファセル２５と１つの接地用入出力バッファセル２８を備える必要が生じ、チップ周辺部に配置するべきセル数が増加する。つまり、本発明回路では、チップ周辺部に配置するべきセル数を従来に比べ大幅に低減でき、この傾向は、出力信号数が多いほど顕著に現れる。
次に、本発明の別実施形態について説明する。
〈１〉上記実施形態では、チップ周辺部に配置する入出力バッファ２，３として、内部に出力バッファ回路４を備えるものを想定して説明したが、出力バッファ回路４に加えて入力バッファも備え、信号パッド５が出力バッファ回路４の出力端子と当該入力バッファの入力端子に共通に接続し、信号出力機能と信号入力機能の両方を有する文字通りの入出力バッファでもあっても勿論良い。
〈２〉上記実施形態では、電源パッド６を備える第１入出力バッファセル２と、接地パッド７を備える第２入出力バッファセル３の２種類をチップ周辺部に配置する場合を説明したが、入出力バッファとしては、これら２種類の入出力バッファ２，３に代えて、或いは、追加して、電源パッド６と接地パッド７の両方を備える第３入出力バッファセルを使用しても良い。つまり、第３入出力バッファセルは、出力バッファ回路４、信号パッド５、電源パッド６、接地パッド７、内部電源供給線８、及び、内部グランド供給線９を備え、電源パッド６は内部電源供給線８と接続し、接地パッド７は内部グランド供給線９と接続し、電源電圧Ｖｃｃと接地電圧Ｖｓｓは夫々、自己の電源パッド６と接地パッド７から直接に出力バッファ回路４に供給される。
〈３〉上記実施形態では、出力バッファ回路４に供給される２つの電源電圧として、電源電圧Ｖｃｃと接地電圧Ｖｓｓを想定したが、本発明回路１は、各電源電圧の電圧レベル及び極性としては任意のものに適用可能である。
本発明に係る半導体集積回路は、入出力バッファセルをチップ周辺部に複数配置してなる半導体集積回路に利用できる。
本発明に係る半導体集積回路の一実施形態におけるチップ周辺部の回路構成例を模式的に示す回路図 本発明に係る半導体集積回路の一実施形態における入出力バッファセルのパッドレイアウトを模式的に示すレイアウト図 本発明に係る半導体集積回路の一実施形態におけるワイヤボンディングの一例を模式的に示すレイアウト図 本発明に係る半導体集積回路と従来の半導体集積回路の入出力バッファセルの配置例を比較する図 従来の半導体集積回路の一例を模式的に示す回路図 従来の半導体集積回路における入出力バッファセルのパッドレイアウトを模式的に示すレイアウト図 従来の半導体集積回路におけるワイヤボンディングの一例を模式的に示すレイアウト図 従来の半導体集積回路の入出力バッファセルの一例を模式的に示す回路図
符号の説明
１： 本発明に係る半導体集積回路
２： 第１入出力バッファセル
３： 第２入出力バッファセル
４： 出力バッファ回路
５： 信号パッド
６： 電源パッド
７： 接地パッド
８： 内部電源供給線
９： 内部グランド供給線
１０： 内部回路
１１： 信号用リード端子
１２： 電源用リード端子
１３： 接地用リード端子
Ｖｃｃ： 電源電圧（第１電源電圧）
Ｖｓｓ： 接地電圧（第２電源電圧）
２０： 出力バッファ回路
２１： 信号パッド
２２： 信号用入出力バッファセル
２３： 内部電源供給線
２４： 電源パッド
２５： 電源用入出力バッファセル
２６： 内部グランド供給線
２７： 接地パッド
２８： 接地用入出力バッファセル
２９： 内部回路
３０： 遅延回路

Claims (4)

  1. 少なくとも出力バッファ回路と信号出力用または信号入出力用の１つの信号パッドを備えた入出力バッファセルをチップ周辺部に複数配置してなる半導体集積回路であって、
    前記入出力バッファセルの夫々が、前記出力バッファ回路に供給すべき第１電源電圧と第２電源電圧の少なくとも何れか一方の電源電圧をチップ外部から受け取るための電源パッドを備えることを特徴とする半導体集積回路。
  2. 前記入出力バッファセルが、
    前記入出力バッファセル内に、１つの前記信号パッドと前記第１電源電圧をチップ外部から受け取るための１つの第１電源パッドを有する第１入出力バッファセル、及び、
    前記入出力バッファセル内に、１つの前記信号パッドと前記第２電源電圧をチップ外部から受け取るための１つの第２電源パッドを有する第２入出力バッファセルの少なくとも２種類で構成されていることを特徴とする請求項１に記載の半導体集積回路。
  3. 前記第１電源電圧と前記第２電源電圧の少なくとも何れか一方の電源電圧が、前記入出力バッファセル内の前記電源パッドのみを介してチップ外部から供給されることを特徴とする請求項１または２に記載の半導体集積回路。
  4. 前記電源パッドへのワイヤボンディングの設定により、前記第１電源電圧と前記第２電源電圧の供給位置と供給量が変更可能であることを特徴とする請求項１〜３の何れか１項に記載の半導体集積回路。
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Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63188949U (ja) * 1987-05-27 1988-12-05
JPH04252073A (ja) * 1991-01-10 1992-09-08 Nec Ic Microcomput Syst Ltd マスタースライス方式半導体集積回路
JPH1187399A (ja) * 1997-09-12 1999-03-30 Oki Electric Ind Co Ltd 半導体集積回路装置及びそのパッケージ構造

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63188949U (ja) * 1987-05-27 1988-12-05
JPH04252073A (ja) * 1991-01-10 1992-09-08 Nec Ic Microcomput Syst Ltd マスタースライス方式半導体集積回路
JPH1187399A (ja) * 1997-09-12 1999-03-30 Oki Electric Ind Co Ltd 半導体集積回路装置及びそのパッケージ構造

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