JPH0272548U - - Google Patents

Description

【図面の簡単な説明】

第１図は本考案の一実施例を示す半導体集積回
路装置の平面図、第２図は本考案の構成要素とな
る出力回路ブロツクの具体例を示す平面図、第３
図は第２図のＹ―Ｙ′断面図、第４図は本考案の
出力回路ブロツクの回路図、第５図はパル波形図
、第６図は従来の一実施例を示す半導体集積回路
装置の平面図、第７図は基本セル３の一実施例を
示す平面図、、第８図は基本セル３の一実施例を
示す回路図、第９図は従来の構成要素となる出力
回路ブロツクの具体例を示す平面図、第１０図は
従来の構成要素となる出力回路ブロツクの回路図
である。 １……半導体基板、２……本考案の入出力回路
ブロツク、３……基本セル、４……電源パツド、
５……グランドパツド、６……出力信号パツド、
７……接続孔、８……抵抗体層、９……接続孔、
１０……出力バツフア、１１……下層導体層、１
２……引出し線、１３……引出し線、１４……引
出し線、１５……接続孔、１６……電源線、１７
……引出し線、１８……接続孔、１９……グラン
ド線、２０……誘導体層、２１……コンデンサ、
２２……Ｐ―ｃｈトランジスタ、２３……Ｎｃｈ
トランジスタ、２４……抵抗、２５……出力端子
、２６……Ｐ―ｃｈトランジスタ、２７……Ｎｃ
ｈトランジスタ、２８，２９……電源ＶＤＤ、３
１……Ｐ型拡散層、３２……第１のＰｃｈゲート
電極層、３３……第２のＰｃｈゲート電極層、３
４……Ｐ型島拡散層、３５……Ｎ^＋型拡散層、３
６……第１のＮｃｈゲート電極層、３７……第２
のＮｃｈゲート電極層、３８……接続孔、３９…
…接続線、４０……接続孔、４１……出力信号パ
ツド、４２……従来の入出力回路ブロツク。

Claims (1)

【実用新案登録請求の範囲】
1. 半導体基板の外周周辺領域に複数の入力回路ブ
   ロツクおよび出力回路ブロツクを配置し、前記半
   導体基板の内部領域に単数又は複数の半導体素子
   で構成した基本セルを規則的に複数配置して形成
   するスタンダードセル方式の半導体集積回路にお
   いて、前記出力回路ブロツクの同一領域内の外辺
   部に出力バツフアから出力信号を引き出す出力信
   号パツドと、該出力信号パツドの下層部位に配置
   させた誘電体層と、該誘電体層の下層部位に配置
   させかつ前記出力信号パツドと平行面対向をなす
   下層導体部と、前記出力信号パツドの一端と前記
   下層導体層の一端との間に接続する抵抗体層とを
   配置するようにした出力回路ブロツクとを備えた
   ことを特徴とする半導体集積回路装置。