JPS6238989A - フイルタ回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野］ 本発明は２図形入力装置におけるフィルタ回路に関する
ものである。

（概要〕 本発明は１図面上から文字、シンボル、線等の図形を読
みとって認識処理を行う図形認識装置において１図形読
取り部から送られてくる図形情報のうち、走査方向に１
次元的に孤立したデータを除去するフィルタ回路である
。

（従来技術〕 図形読取り部から送られてくる情報には２図面上のヨゴ
レによる孤立した黒点や、線のかすれによる黒地の中の
白点が１図面全体に多数存在し。

認識処理全行う前に、専用回路またはソフトウェアによ
り、これらの２次元的に孤立したデータを除去すること
が一般的に行われている。

２次元的に孤立したデータを除去するには２通常８×８
ビクセルの正方形のデータをとり出して。

その中心のビクセルとその周囲のビクセルの比較を行う
、たとえば第５図の１９は８×８ピクセルのウチ中心の
１ビクセルのみが１　（黒に対応］で周囲は０（白に対
応〕なので、中心の１をＯに変えて第５図の加のように
全部臼にする。同様に第５図の２１のように中心だけが
Ｏの場合、第５図のηのように中心の０ｔ−１に変え、
全部を黒にする。

このような処理を１ビクセルずつ移動しながら図面の全
領域について行っている。

（発明が解決しようとする問題点〕 しかしこの処理を図面の全領域で行うと、がなりの時間
を必要とする。また図形読取部からの情報を、ランレン
グス（白または黒ピクセルの連続数〕によるデータ圧縮
等を行ってから処理装置の記憶部にとりこむ場合、孤立
した１ピクセル程度のデータは圧縮率を非常にわるくす
る等の問題がある。

（問題点を解決するための手段〕 図形読取部からのデータは１図面を走査することにより
発生する白と黒に対応した２値のシリフルデータである
。このシリアルデータの段階で一次元的な孤立データを
除去し、必要な場合はそのあとに２次元的孤立データ除
去処理を行うようにした。

（作用〕 シフトレジスタにデータをとりこみながら、同時にＡＮ
Ｄゲートで孤立ピクセルデータを検出し、検出した時に
そのデータを変更して次段のシフトレジスタに送ること
により時間遅れなく、１次元的孤立データの除去ができ
る。

（実施例〕 以下に１本発明の実施例を図面にもとづいて説明する。

第２図は図形認識装置の主要な構成を示すブロック図で
１０は図面上にかかれた図形全読みとる図形読取り部、
１１は第１図に示す本考案の回路及びデータ圧縮回路、
データ転送回路を含むインターフェース部、１２は図形
認識処理等を行うコンピュータ部である。

第８図のＯＫ　、ＰＸＤは、第２図の図形読取り部１０
からインタフェース部１１へ送られる信号である、ＦＸ
Ｄはピクセルデータをあられし高いレベル１３　、１５
　、１７等は黒をあられし２進数の１に対応づける低い
レベル１４　、１６　、１８等は白’（ｒ−６られし２
進数の０に対応づける。ＯＫは同期クロックでＯＫの立
上’）の時にピクセルデータＦＸＤｉ読みとる、どのよ
うな孤立データを除去すべきかは、読ませる図面の種類
やそのあとの認識処理の方法に関係するため、最終的に
は実験的に決める必要がある。しかし一般的に不必要と
思われる孤立データは、１ミリアたり８〜１６ピクセル
の分解能で図面を読みとる場合、白地の中の１〜２ビク
セル程度の黒点、または、黒地の中の１〜２ビクセル程
度の白点である。従ってこれ企図間読取りの走査方向に
１次元的にみた場合、１か２ビクセルの黒があった時、
その前後に少なくともその倍以上の白ビクセルがあるこ
とが除去すべき孤立データの条件の一例としてあげられ
る。１〜２ビクセルの白に関しても同様である。

以上により、第８，４図において、１ビクセルの黒の前
後にそれぞれ２ビクセルの白がある時その黒を白と判断
し同様に１ビクセルの白の前後にそれぞれ２ビクセルの
黒がある時この白を黒に変えるようにする。これを１と
Ｏの２値であられすとＰ　Ｘ　Ｄ＋７）αｍ００１００
（Ｄｊｊ！合ハ０００００になりＰｘＤｂ部に当る１１
０１１の場合は１１１１１となる。第１図において１〜
５はＤ型フリップフロップで５ビツトのシフトレジスタ
ヲ構成する。第１図のフリップフロップ１からピクセル
データＦＸＤが同期クロックＯＫの立上りごとにｖ５書 順次布へデータがシフトしてい（、’６Ｈフリップフロ
ップ５からの入力のＡＮＤゲートで７リツプフロツブ１
〜５がそれぞれ１，１．０，１．１の時、ＡＮＤゲート
６の出力は１となりＯＲゲート９の出力は１となる。従
ってその次の同期クロックａＸが来るとフリップフロッ
プ３の出力が０であるにもかかわらず次段のフリップフ
ロップ４には１がラッチされる。７はフリップフロップ
５からの入力のＮＡＮＤゲートで、フリップフロップ１
〜５がそれぞれｏｏｉｏｏの時ＮＡＮＤゲート７の出力
が０となりＡＮＤゲート８の出力が０に　　　゛なる。

従ってその次の同期クロックＯＫが来るとフリップフロ
ップ８の出力が１であるにもかかわらず次段の７リツプ
フロツブ４にはＯがラッチされる。このようにピクセル
データＰＸＤｉ第１図のフィルタ回路全通過させるだけ
で、第８図の１４及び１７のような孤立データが除去さ
れ第４図のようなピクセルデータＰＸＤとなって出力さ
れる。

本実施例では５ビツトのシフトレジスタについて述べた
が、５ビツトに限定する必要はなく除去す＃６→ ペきピクセル配列により任意に可変可能である。

なおこの処理により走査方向と直角方向の図形の先端部
が１ピクセル欠けることが生じるが、線巾０．５ミリ程
度でかかれた通常の図面を１ミリあたり８〜１６の分解
能で読ませた場合、そのあとの図形認識処理にほとんど
影響するものではない。

（発明の効果〕 図形読取部からの出力段階で１次元的に孤立データ全除
去することにより、そのちと必要な２次元的孤立データ
除去処理の時間を大巾に減少できるかｇまたは場合によ
っては省略できることにより図面全入力してから図形認
識されて結果が出力されるまでの時間の短縮ができる。

またランレングス等によるデータ圧縮を行っている場合
、１ピクセル程度のデータは圧縮率を非常に悪くするの
で２本発明の回路で孤立した１ビクセルのデータ全除去
することにより圧縮率の改善ができてメモリの節約とな
る。

【図面の簡単な説明】

第１図は本考案のフィルタ回路。第２図は図形認識装置
のブロック図、第８図は図形読取部からインターフェー
ス部に送られる信号波形部、第４図は第８図のピクセル
データＦＸＤｉ本発明のフィルタ回路を通したあとに得
られる波形の例を示している。第５図はビクセル情報の
具体的例全示す説明図でちる。 １〜５゜。Ｄ型フリップフロップ １〜９゜。ゲート １０゜。。。図形読取部 １１１．インターフェイス部 １２゜。コンピュータ部 以上 出願人　セイコー電子工業株式会社 第１図 第２Ｉ２］ 第３図 第４図 第５図

Claims (1)

【特許請求の範囲】
1. 図形読取部からのピクセルデータをシフトレジスタにと
   りこみながら同時にＡＮＤゲートで、指定配列の孤立デ
   ータが送られて来ることを監視し、孤立データが検出さ
   れたときは、その孤立データを変更して次段のシフトレ
   ジスタに送ることにより１次元的孤立データの除去を行
   うフィルタ回路。