JPH0974477A - 画像処理回路およびその方法 - Google Patents

Abstract

(57)【要約】 【課題】 画像処理装置を開発する度に、専用の画像処
理回路を設計する必要がある。 【解決手段】 パターン用のRAM6aに実行すべき画像処
理に関するデータを書込み、RAM6aのアドレス入力端子
に画素クロックCLKおよび水平同期信号/HSYNCをカウン
トしたカウント信号を時分割に入力し、入力されたカウ
ント信号に対応してRAM6aから出力されたデータのビッ
ト群RD0〜7を選択的に、CLKに同期して転送されてくる
画素データまたはその画素データの転送に付随するタイ
ミング制御信号に作用させて画像処理を行う。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は画像処理回路および
その方法に関し、例えば、クロックに同期して、各種の
タイミング信号とともに転送されてくる画素データを処
理する画像処理回路およびその方法に関するものであ
る。

【０００２】

【従来の技術】原稿画像をCCDなどのリニアイメージセ
ンサを用いて読取り、A/D変換器でディジタル化した
後、必要な画像処理を施す画像処理装置が各種実用化さ
れている。

【０００３】これら装置の画像処理の多くは、大量の画
素データを高速に処理をする必要性から、画像データを
メモリに一旦記憶した後、マイクロプロセッサでソフト
的に処理するのは困難である。そこで、リニアイメージ
センサの駆動クロックに同期して連続して転送されてく
る画素データを、主走査および副走査方向の各種タイミ
ング信号、有効区間信号などを用いて、逐次処理を施
し、次段へ出力する方式がとられている。

【０００４】

【発明が解決しようとする課題】しかし、上述した技術
においては、次のような問題点がある。

【０００５】リニアイメージセンサの駆動クロックに同
期して連続して転送されてくる画素データを、主走査お
よび副走査方向の各種タイミング信号、有効区間信号な
どを用いて、逐次処理を施す回路を個別に作成すること
で、必要な画像処理を実現することは可能であるが、個
々の機能が専用回路で構成されるため、例えば、ウィン
ドウ処理回路を画素間引き回路に流用することは不可能
である。従って、画像処理装置を開発する度に、専用の
画像処理回路を設計する必要がある。

【０００６】また、開発途中で、装置が必要とする画像
処理機能に仕様変更が生じた場合も、同様の理由によ
り、変更後の仕様に合わせて、すべての画像処理回路を
再設計する必要が生じる。本発明は、上述の問題を解決
するためのものであり、必要な画像処理を選択的に実行
させることができる画像処理回路およびその方法を提供
することを目的とする。

【０００７】

【課題を解決するための手段】本発明は、前記の目的を
達成する一手段として、以下の構成を備える。

【０００８】本発明にかかる画像処理回路は、複数ビッ
トのデータ端子を有し、実行すべき画像処理に関するデ
ータが書込まれる記憶手段と、前記記憶手段のアドレス
入力端子に複数の異なるタイミング信号を時分割に入力
する時分割入力手段と、入力された前記タイミング信号
に対応して前記記憶手段から出力されたデータに基づき
画像処理を行う処理手段とを有することを特徴とする。

【０００９】また、複数ビットのデータ端子を有し、そ
のアドレス入力端子の最上位ビットに主走査方向の走査
開始を表す同期信号が入力され、実行すべき画像処理に
関するデータが書込まれる記憶手段と、前記同期信号に
対応して前記記憶手段から出力されたデータに基づき画
像処理を行う処理手段ととを有することを特徴とする。

【００１０】本発明にかかる画像処理方法は、複数ビッ
トのデータ端子をもつ記憶手段に実行すべき画像処理に
関するデータを書込み、前記記憶手段のアドレス入力端
子に複数の異なるタイミング信号を時分割に入力し、入
力された前記タイミング信号に対応して前記記憶手段か
ら出力されたデータに基づき画像処理を行うことを特徴
とする。

【００１１】また、複数ビットのデータ端子をもつ記憶
手段に実行すべき画像処理に関するデータを書込み、前
記記憶手段のアドレス入力端子の最上位ビットに主走査
方向の走査開始を表す同期信号を入力し、前記同期信号
に対応して前記記憶手段から出力されたデータに基づき
画像処理を行うことを特徴とする。

【００１２】

【発明の実施の形態】以下、本発明にかかる一実施形態
の画像処理回路を図面を参照して詳細に説明する。

【００１３】まず、リニアイメージセンサの駆動クロッ
クに同期して連続して転送されてくる画素データを、主
走査および副走査方向の各種タイミング信号、有効区間
信号などを用いて、逐次処理を施す回路について、その
概要を説明する。

【００１４】［シリアル画像信号群］図1は前述したク
ロックに同期して転送されるシリアル画像信号群の例を
示す図で、CLK（画素クロック）は画素転送の基準にな
る同期クロックパルスであり、この信号の立上がりエッ
ジで他の各信号をサンプリングする。また、/PAGE（有
効ページ区間信号）は転送される画素が構成する原稿画
像の副走査方向の有効区間を表すレベル信号、/VSYNC
（垂直同期パルス）は/PAGE信号が有効になった後、CLK
の最初の一周期分の間有効になるパルス信号、/AVA（有
効画素区間信号）は原稿画像の主走査方向の有効区間を
表すレベル信号、/HSYNC（水平同期パルス）は/AVA信号
が有効になった後、CLKの最初の一周期分の間有効にな
るパルス信号、iDATA（画素データ）はCLKに同期して転
送される画素データである。従って、/PAGE信号および/
AVA信号の両方が有効な区間（図1では両方が‘L’レベ
ルである区間）において、iDATAは有効な画素情報をも
つ。なお、その先頭に「/」を付した信号は負論理信号
である。

【００１５】［ウィンドウ処理］次に、図1に示すシリ
アル画像信号群を用いて行う画像処理の例として「ウィ
ンドウ処理」と「画素間引き（画像縮小）」を説明す
る。図2は原稿画像の任意の部分を矩形に抜き出すウィ
ンドウ処理を説明する図である。

【００１６】図2において、16ビットのカウンタ401はCL
Kによってインクリメントされる主走査方向（すなわち
原稿画像の水平方向）カウンタ、16ビットのカウンタ40
2は/HSYNCによってインクリメントされる副走査方向
（すなわち原稿画像の垂直方向）カウンタである。ディ
ジタルコンパレータ403〜406は、16ビットのデータの一
致を検出するコンパレータであり、図示しないMPU（マ
イクロプロセッサユニット）バスに予め接続されたI/O
ポートで形成されるレジスタにより、ウィンドウ切り出
しのための数値が設定される。これらの設定値は、次式
のように設定されているため、SR-F/F（フリップフロッ
プ）406および407によって、それぞれ/AVAおよび/PAGE
の一部区間を、それぞれ主走査側および副走査側の新た
な有効区間として次段のセレクタ408および409に出力す
る。 コンパレータ404の設定値 > コンパレータ403の設定値 コンパレータ406の設定値 > コンパレータ405の設定値

【００１７】セレクタ408と409は、図示しないMPUバス
に予め接続されたI/Oポートで形成されるレジスタから
の選択信号に従って、ウィンドウ処理を有効とする場合
は、それぞれ/AVAおよび/PAGEの代わりに、それぞれSR-
F/F406と407の出力を選択し、それぞれ/XENB（ウィンド
ウ主走査方向有効区間信号）と/YENB（ウィンドウ副走
査方向有効区間信号）として次段に出力するので、この
信号を用いてウィンドウ処理が実現される。

【００１８】図3は以上の処理により形成されるウィン
ドウの様子を示す図で、例えば、CLKに同期した画素デ
ータiDATAおよび/XENBと、/HSYNCに同期した/YENBと
を、ANDゲート（不図示）により論理積すれば、/XENBと
/YENBの両方が有効な区間の矩形領域が、原稿画像領域
から有効ウィンドウ領域として抜き出される。

【００１９】［間引き処理］図4は画素を間引いて原稿
画像を縮小する間引き処理を説明する図である。

【００２０】図4において、701〜704はそれぞれ8ビット
のパラレルイン・シリアルアウトタイプのシフトレジス
タで、それぞれのシフトレジスタのパラレルイン端子に
は、図示しないMPUバスに接続されたI/Oポートで形成さ
れるレジスタが接続され、それぞれ間引き位置を示す16
ビットの‘1’‘0’パターンを設定することができる。
それぞれのレジスタに設定されたパターンは、シフトレ
ジスタ群(701と702)については各ラインの先頭を表す/H
SYNCが‘0’の区間でロードされ、シフトレジスタ群(70
3と704)については原稿の有効長区間の先頭を表す/VSYN
Cが‘1’の区間でロードされる。

【００２１】以後、それぞれCLKおよび/HSYNCにより1ビ
ットずつシフトされ、ロードしたパターンに従った順番
で各シフトレジスタ群の出力信号XRDCとYRDCに‘0’
‘1’のレベル信号がそれぞれ1クロック周期、1ライン
周期（/HSYNCの立上がりエッジから次の/HSYNCの立上が
りエッジまでの区間）で出力される。

【００２２】ゲート回路705と706を用いて、XRDCとCLK
の負論理和およびYRDCと/AVAと負論理和を取り、それぞ
れ繰返信号の一部分が‘1’に固定されたRCLK（画素間
引きクロック）、/RAVA（ライン間引き有効画素区間信
号）を作成し、それぞれCLKおよび/AVAの代わりに次段
に出力して、次段の回路にRCLKと/RAVAに同期して画素
データiDATAを転送させることにより、画素間引き（画
像縮小）機能が実現される。

【００２３】図5は以上の処理により画素間引きが行わ
れる様子を示す図で、4×4画素の画像が1/2（2×2画
素）の画像に縮小される様子を示している。

【００２４】

【第1実施形態】 ［装置の構成］図6は本発明にかかる一実施形態の画像
処理回路を含む画像処理装置の構成例を示すブロック図
である。

【００２５】図6において、原稿画像を光電変換するCCD
と、CCDの出力を所定のレベルに増幅する増幅器とで構
成されるCCD入力部1で生成されたアナログ画像信号は、
A/D（アナログ・ディジタル）変換器2により例えば8ビ
ットのディジタル信号列に変換され、第一画像処理部3
によりシェーディング補正処理，ガンマ補正処理および
画像輪郭（エッジ）強調処理など画質改善を目的とする
多値画像信号状態で行うディジタル画像処理が施され
る。

【００２６】画質改善処理が施された後のディジタル多
値画像信号は、次に、ディジタルコンパレータなどで構
成される二値化回路4により白・黒レベルを例えば‘0’
と‘1’で表す二値化画像信号に変換される。二値化さ
れた画像信号は、原稿画像読取時はCCD入力部1側を有効
選択している入力画像切換回路5を経て第二画像処理部6
へ入力され、予めMPU8によりMPUバス7を経由してRAM6a
内に書込まれたデータパターンに基づいて、画素間引き
（画像縮小）処理，ウィンドウ切出し処理などの画像処
理、さらに、孤立点や凸凹点（ノッチ）を除却するごみ
画素除却処理など画質改善および圧縮率向上を目的とす
る二値化画像信号状態で行うディジタル画像処理が施さ
れる。

【００２７】以上の処理が施された二値化画像信号は、
画像データ圧縮回路9により画像圧縮（符号化）が施さ
れ、圧縮画像データ転送コントロール回路11の制御の
下、RAMなどで構成される圧縮画像データ一時記憶メモ
リ12を経て光磁気ディスク（またはハードディスクな
ど）装置13内の媒体上に蓄積記憶される。また、第二画
像処理部6から出力された二値化画像信号は、表示/出力
インタフェイス回路14を経てLCD（液晶表示装置、また
はCRTでもよい）15の画面上にリアルタイムモニタ画像
として表示される。

【００２８】一方、光磁気ディスク装置13内の媒体上に
蓄積記憶された画像の再生出力処理時は、圧縮画像デー
タ転送コントロール回路11の制御の下、光磁気ディスク
装置13から読出された原稿画像一頁分の圧縮画像データ
は、一時的に圧縮画像データ一時記憶メモリ12に記憶さ
れた後、画像データ伸長回路10により元の二値化画像信
号に伸長（復号）され、画像再生出力処理時は画像デー
タ伸長回路10側を有効選択している入力画像切換回路5
を経て、再び、第二画像処理部6に入力される。第二画
像処理部6に入力された二値化画像信号は、必要な場
合、原稿画像読取時と同等の画像処理が施された後、表
示/出力インタフェイス回路14を経てLCD15の画面上に可
視画像として表示され、また、必要な場合はLBP（レー
ザビームプリンタ）装置16によりプリント出力される。

【００２９】MPU8は、予めROM8aに格納された制御プロ
グラムに基づきMPUバス7を介して、上述した各構成を制
御するとともに、RAM8bをワークメモリに用いて各種の
処理を実行する。さらに、MPU8は、操作パネル17から指
示された画像処理内容に応じたデータパターンをRAM6a
に書込む。なお、操作パネル17はスイッチ，キーボー
ド，マウスやタッチパネル，ディジタイザなどから構成
され、ユーザの指示をMPU8に伝えるためのものである。

【００３０】［第二画像処理部の構成］図7は第二画像
処理部6の詳細な構成例を示すブロック図である。

【００３１】まず、第一の動作モードとして、MPU8が必
要なデータパターンをパターン用RAM6aに書込む動作に
ついて説明する。MPU8がRAM6aにアクセスすなわち書込
または読出動作を行うと、図示しないMPU回路下のデコ
ーダ回路により信号/RAM・SEL=‘0’が出力される。ま
た、MPU8がRAM6aをアクセスする期間は、原稿画像の読
取動作が行われていない期間であるので、このとき/PAG
E信号は‘1’であり、この条件下では16ビット×3chの
セレクタ201によりMPUアドレスバスがRAM6aのアドレス
入力端子に接続されるとともに、データ書込み信号/WT
により伝送方向が設定される8ビット双方向バッファ202
によりMPUデータバスがRAM6aのデータ入出力端子に接続
される。それ故、MPU8は、RAM6aが自身のメモリ空間に
あるのと等価に扱うことができ、自由に読み書きできる
ので、通常のメモリ書込みと同一の手順によりRAM6aに
任意のデータパターンを書込むことができ、また必要な
場合は、それを読出すことも可能である。

【００３２】図8は16ビット×3chのセレクタ201の詳細
な構成例を示すブロック図である。セレクタ201は、選
択端子SEL1とSEL0にそれぞれ入力される/RAM・SEL信号と
/HSYNC信号に応じて、三つの入力チャネルの一つを選択
し、選択したチャネルに入力された信号を出力する。具
体的には、/RAM・SEL=‘0’の場合は/HSYNCに関係なくMP
U8のアドレスバスに接続されたチャネルAを選択し、/RA
M・SEL=‘1’かつ/HSYNC=‘0’の場合は後述するカウン
タ203の出力に接続されたチャネルBを選択し、/RAM・SEL
=‘1’かつ/HSYNC=‘1’の場合は後述するカウンタ204
の出力に接続されたチャネルCを選択する。

【００３３】次に、第二の動作モードとして、原稿画像
をCCDセンサを用いて読取る場合にRAM6aおよび周辺回路
がどのように動作するかを説明する。CCDセンサが原稿
画像の有効領域の読取りを開始すると/PAGE信号は‘0’
になり、画像処理回路側からRAM6aをアクセスすること
が可能になると同時に、/PAGE信号の立下りエッジより1
クロック周期分‘0’が出力される/VSYNC信号により16
ビットカウンタ203はリセットされて、そのカウント出
力値はすべて‘0’になる。

【００３４】また、原稿頁の先頭は、すなわちCCDセン
サが読取る原稿画像1ラインの先頭でもあるため、/HSYN
C信号も同時に1クロック周期分‘0’が出力され、16ビ
ットカウンタ204もリセットされて、そのカウント出力
値もすべて‘0’になる。

【００３５】その後、原稿画像の読取りが進むにつれ、
16ビットカウンタ203は、各ラインの先頭でカウントア
ップして、その出力はCCDセンサで読取った画像のライ
ン数を示す。また、16ビットカウンタ204は、各ライン
の先頭でリセットされた後、CLK毎にカウントアップし
て、その出力は各ライン内の有効画素カウント数を示す
ことになる。

【００３６】次に、この二つのカウンタ203と204の出力
がどのようにRAM6aに与えられ、そして、その出力がど
のように取扱われるかについて説明する。

【００３７】まず、各ラインの先頭の1クロック周期分
の間は/HSYNC=‘0’であるため、RAM6aのアドレス入力
端子には、セレクタ201を介して、カウンタ203の出力が
接続され、RAM6aの各データ出力端子には、現在読取中
の画像におけるライン数のアドレス位置に関するデータ
が出力されることになる。RAM6aから出力されたデータ
の上位の四本RD4〜7については、/HSYNCの立上がりエッ
ジで4ビットD-F/F（Dフリップフロップ）205によりラッ
チされ、副走査コントロールパターン群CD4〜7として出
力され、次の/HSYNCの立上がりエッジまで、すなわち1
ラインの間保持されることになる。

【００３８】その後、/HSYNC=‘1’の期間において、RA
M6aのアドレス入力端子には、セレクタ201を介してカウ
ンタ204の出力が接続されるため、RAM6aの各データ出力
端子からは、現在読取中のラインにおける有効画素数の
アドレス位置データが出力されることになる。RAM6aか
ら出力されたデータの下位の四本RD0〜3については、CL
Kの立上がりエッジで4ビットD-F/F206によりラッチさ
れ、1クロック分の遅延が与えられた後、CLKに同期して
順次主走査コントロールパターン群CD0〜3として出力さ
れることになる。他方、副走査コントロールパターン群
CD4〜7に関しては、RAM6aの出力RD4〜7がどのように変
化してもD-F/F205が動作しないため、ラインの先頭でラ
ッチした出力値が保持されたまま変化しない。

【００３９】これら主走査コントロールパターン群CD0
〜3および副走査コントロールパターン群CD4〜7を、種
々の画像処理信号として使用することで、必要に応じて
画像処理機能を実現することが可能である。

【００４０】例えば、CD0に対応するRAM6aのデータビッ
トに主走査方向（X方向）のウィンドウ有効区間のみ
‘0’を書込み、その両側の無効区間に‘1’を書込むと
ともに、CD3に対応するRAM6aのデータビットに副走査方
向（Y方向）のウィンドウ有効区間のみ‘0’を書込み、
無効区間に‘1’を書込んでおけば、CD0とCD3をそれぞ
れ、前述した/XENBおよび/YENB信号（図2および図3参
照）の替わりとして作用させることで、容易にウィンド
ウ処理機能が実現されることになる。また、CD0とCD3に
ついて、それぞれ‘0’と‘1’を組合わせたデータパタ
ーンを出力させ、前述したRCLKおよび/RAVA信号（図4お
よび図5参照）の替わりとして作用させることで、容易
に画素間引き（画像縮小）処理機能も実現させることが
できる。

【００４１】このように、画像処理に必要な信号群を、
リードライト可能なメモリ(RAM)の出力端子群に対応さ
せ、画像処理に必要なパターンデータを予めMPUによりR
AMに書込む。次に、RAMのアドレス入力端子に、画素ク
ロック(CLK)および水平同期パルス(/HSYNC)のそれぞれ
をカウントして作成した二群のカウンタアドレスを時分
割して入力することで、単一RAMのビット群を主走査方
向に対する画像処理データビット群と、副走査方向に対
する画像処理データビット群として作用させることがで
きる。これら画像処理データビット群を用いて各種画像
処理を行うことで、柔軟性が高い汎用的な画像処理手段
を提供することができる。すなわち、ある画像処理装置
においては画素の間引き処理（画像縮小処理）が二系統
とウィンドウ処理が二系統必要であり、他の画像処理装
置においてはウィンドウ処理が四系統必要である場合
に、RAMの内容を書換えることで、両者に共通で使用可
能な画像処理回路を提供することができる。

【００４２】以上説明したように、本実施形態によれ
ば、データ出力に簡単な外付け回路を付加したパターン
用RAMに必要なパターンを書込むことにより、種々の画
像処理機能を実現することが可能になり、柔軟性に富ん
だ汎用画像処理回路を形成することができる。従って、
画像処理装置を開発する度に必要であった、専用の画像
処理回路の設計を不要とし、また、開発途中で、装置が
必要とする画像処理機能に仕様変更が生じた場合でも、
変更後の仕様に合わせて、すべての画像処理回路を再設
計する必要をなくすことができる。

【００４３】

【第2実施形態】以下、本発明にかかる第2実施形態の画
像処理回路を説明する。なお、第2実施形態において、
第1実施形態と略同様の構成については、同一符号を付
して、その詳細説明を省略する。

【００４４】図9は本発明にかかる第2実施形態における
パターン用RAM6a周辺の構成例を示すブロック図で、図7
に示した構成と異なる点は、MPU8のアドレスバスと二つ
のカウンタのカウント出力値とをマルチプレクスして入
力する代わりに、パターン用RAM6aのアドレス入力端子
の最上位ビットに/HSYNC信号を直接入力し、他のビット
にアドレスバスを入力した点である。これにより、/HSY
NC=‘0’の区間すなわち副走査側のコントロールパター
ンを出力すべき区間においてはRAM6aの前半部分のデー
タが出力され、また、/HSYNCが‘1’に戻ってからの区
間すなわち主走査側のコントロールパターンを出力すべ
き区間においてはRAM6aの後半部分のデータが出力され
る。従って、RAM6aの出力を、CLKに同期させた8ビットD
-F/F208と/HSYNCに同期させた8ビットD-F/F207でラッチ
することにより、RAM6aの八本のデータバス出力を、主
走査側および副走査側八本ずつのコントロールパターン
群として割付けることが可能になる。

【００４５】以上説明したように、本実施形態によれ
ば、第1実施形態と同様の効果が得られるほか、パター
ン用RAMの単一のデータ出力信号を主走査側と副走査側
に多重に割付けることが可能になるため、原稿画像の主
走査側の画素数と、原稿頁区間内のライン数との合計が
RAMのワード数（記憶容量）より短い場合、さらに有効
に資源の活用が図れる。例えば、8Kワード×8ビットのR
AMを用いて、200dpiのA4サイズの原稿を読取る場合は、
主走査側1,654ドット，副走査側2,339ドットであるの
で、本実施形態の構成を適用することが可能である。

【００４６】

【他の実施形態】本発明は、複数の機器（例えば、ホス
トコンピュータ，インタフェイス機器，プリンタ，リー
ダなど）から構成されるシステムに適用しても、一つの
機器からなる装置（例えば、複写機，ファクシミリ装置
など）に適用してもよい。

【００４７】また、本発明を達成するソフトウェアのプ
ログラムを記録した記憶媒体を、システムあるいは装置
に供給し、そのシステムあるいは装置が記憶媒体に格納
されたプログラムを読出し実行することによって、本発
明が達成される場合にも適用できることは言うまでもな
い。プログラムを供給するための記憶媒体としては、例
えば、フロッピディスク，ハードディスク，光ディス
ク，光磁気ディスク，CD-ROM，CD-R，磁気テープ，不揮
発性のメモリカード，ROMなどを用いることができる。

【００４８】

【発明の効果】以上説明したように、本発明によれば、
必要な画像処理を選択的に実行させる画像処理回路およ
びその方法を提供することができる。

【図面の簡単な説明】

【図１】クロックに同期して転送されるシリアル画像信
号群の例を示す図、

【図２】原稿画像の任意の部分を矩形に抜き出すウィン
ドウ処理を説明する図、

【図３】図2に示す処理により形成されるウィンドウの
様子を示す図、

【図４】画素を間引いて原稿画像を縮小する間引き処理
を説明する図、

【図５】図4に示す処理により画素間引きが行われる様
子を示す図、

【図６】本発明にかかる一実施形態の画像処理回路を含
む画像処理装置の構成例を示すブロック図、

【図７】図6に示す第二画像処理部の詳細な構成例を示
すブロック図、

【図８】図7に示すセレクタの詳細な構成例を示すブロ
ック図、

【図９】本発明にかかる第2実施形態におけるパターン
用RAM周辺の構成例を示すブロック図である。

Claims (8)

【特許請求の範囲】
1. 【請求項１】 複数ビットのデータ端子を有し、実行す
   べき画像処理に関するデータが書込まれる記憶手段と、 前記記憶手段のアドレス入力端子に複数の異なるタイミ
   ング信号を時分割に入力する時分割入力手段と、 入力された前記タイミング信号に対応して前記記憶手段
   から出力されたデータに基づき画像処理を行う処理手段
   ととを有することを特徴とする画像処理回路。
2. 【請求項２】 前記処理手段の処理対象は、画素クロッ
   クに同期して連続して転送されてくる画素データであ
   り、 前記記憶手段のアドレス入力端子に時分割に入力される
   タイミング信号は、それぞれ前記画素クロックおよび主
   走査方向の走査開始を表す同期信号をカウントしたカウ
   ント信号であり、 前記処理手段は、各タイミング信号に対応して出力され
   るデータのビット群を選択的に、前記画素データまたは
   その画素データの転送に付随するタイミング制御信号に
   作用させることにより画像処理を行うことを特徴とする
   請求項1に記載された画像処理回路。
3. 【請求項３】 複数ビットのデータ端子を有し、そのア
   ドレス入力端子の最上位ビットに主走査方向の走査開始
   を表す同期信号が入力され、実行すべき画像処理に関す
   るデータが書込まれる記憶手段と、 前記同期信号に対応して前記記憶手段から出力されたデ
   ータに基づき画像処理を行う処理手段ととを有すること
   を特徴とする画像処理回路。
4. 【請求項４】 前記処理手段は、前記同期信号に対応し
   て出力されるデータのビット群を選択的に、画素クロッ
   クに同期して転送されてくる画素データまたはその画素
   データの転送に付随するタイミング制御信号に作用させ
   ることにより画像処理を行うことを特徴とする請求項3
   に記載された画像処理回路。
5. 【請求項５】 前記処理手段は、前記同期信号および前
   記画素クロックに同期して、前記記憶手段から出力され
   たデータの所定ビットが有効を示す期間において前記画
   素データを出力することを特徴とする請求項2または請
   求項4に記載された画像処理回路。
6. 【請求項６】 前記処理手段は、前記記憶手段から出力
   されたデータの所定ビットの状態変化に同期して前記画
   素データを出力することを特徴とする請求項2または請
   求項4に記載された画像処理回路。
7. 【請求項７】 複数ビットのデータ端子をもつ記憶手段
   に実行すべき画像処理に関するデータを書込み、 前記記憶手段のアドレス入力端子に複数の異なるタイミ
   ング信号を時分割に入力し、 入力された前記タイミング信号に対応して前記記憶手段
   から出力されたデータに基づき画像処理を行うことを特
   徴とする画像処理方法。
8. 【請求項８】 複数ビットのデータ端子をもつ記憶手段
   に実行すべき画像処理に関するデータを書込み、 前記記憶手段のアドレス入力端子の最上位ビットに主走
   査方向の走査開始を表す同期信号を入力し、 前記同期信号に対応して前記記憶手段から出力されたデ
   ータに基づき画像処理を行うことを特徴とする画像処理
   方法。