JPS6238745B2 - - Google Patents
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- JPS6238745B2 JPS6238745B2 JP54145099A JP14509979A JPS6238745B2 JP S6238745 B2 JPS6238745 B2 JP S6238745B2 JP 54145099 A JP54145099 A JP 54145099A JP 14509979 A JP14509979 A JP 14509979A JP S6238745 B2 JPS6238745 B2 JP S6238745B2
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- Detection And Correction Of Errors (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Description
【発明の詳細な説明】
本発明は揮発性半導体素子を使用するコントロ
ールストレジの信頼性を向上させたマイクロプロ
グラム制御装置に関する。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to a microprogram control device that improves the reliability of control storage using volatile semiconductor devices.
マイクロ命令をプログラムしておくことは処理
の規則性、高速化などの利点により、情報処理装
置内において中央処理装置を始め各種制御装置か
ら端末装置に至るまで多く採用されている。一般
にマイクロプログラムはコントロールストレジと
称する記憶装置に格納され、所望のとき逐次読出
されて実行される。コントロールストレジに記憶
するとき、プログラム等の情報に対しハミングコ
ード等の冗長ビツトを付加し訂正機能をもたせ信
頼性を向上させている。 Programming microinstructions has advantages such as regularity and speeding up of processing, and is therefore widely used in information processing devices, from central processing units, various control devices, to terminal devices. Generally, microprograms are stored in a storage device called a control storage, and are sequentially read out and executed when desired. When storing information in the control storage, redundant bits such as Hamming codes are added to information such as programs to provide a correction function and improve reliability.
その場合通常実行されていることは、1ビツト
エラーは訂正して誤りのない情報とし、2ビツト
エラーを検出したときは再試行を行ない、それで
も不良の場合は動作を停止し警報を発することで
ある。またコントロールストレジとして揮発性半
導体素子を使用することはコスト・記憶容量の点
から好都合である。半導体素子は集積度が年々高
くなつているが、コントロールストレジに使用す
る場合以下のような現象が多発していることが判
つて来た。それはコントロールストレジに対し記
憶動作を行なつた直後におけるチエツクでは正常
であつても、何等かの原因により途中で“1”か
ら“0”のように変化することがあり、それをビ
ツトエラー検出して“1”に書直すと以後“1”
のまま変化しないで正常状態を維持するというこ
とである。この現象は半導体素子が製造時から不
良であることに基因するのではなく、紫外線が強
く或いは長時間照射されたことなど自然現象に基
づく外乱によるものと思われる。そのような現象
に有効に対処する手段は未だ見当らない。 In that case, what is normally done is to correct a 1-bit error to make the information error-free, and if a 2-bit error is detected, a retry is performed, and if it is still defective, the operation is stopped and an alarm is issued. Furthermore, using a volatile semiconductor element as a control storage is advantageous from the viewpoint of cost and storage capacity. Although the degree of integration of semiconductor devices is increasing year by year, it has been found that the following phenomenon frequently occurs when used for control storage. Even if the check immediately after performing a memory operation on the control storage is normal, it may change from "1" to "0" due to some reason, and this can be detected as a bit error. If you rewrite it as “1”, it will become “1” from now on.
This means maintaining a normal state without changing. This phenomenon is not caused by the fact that the semiconductor element is defective from the time of manufacture, but is thought to be caused by disturbances caused by natural phenomena such as strong or long exposure to ultraviolet rays. No means have yet been found to effectively deal with such phenomena.
本発明の目的は前述の欠点を改善しコントロー
ルストレジのビツトエラーを検出し訂正したとき
の回数を検出することによりコントロールストレ
ジを再書込し、使用時に信頼性をより向上させた
マイクロプログラム制御装置を提供することにあ
る。 The object of the present invention is to improve the above-mentioned drawbacks, and to provide a microprogram control system that rewrites the control storage by detecting the number of times when bit errors in the control storage are detected and corrected, thereby improving reliability during use. The goal is to provide equipment.
以下図面に示す本発明の実施例について説明す
る。図面においてCSTは半導体素子を使用する
コントロールストレジ、MPGはマイクロプログ
ラムを読出して制御する装置、LDRはローダで
コントロールストレジ書込装置を示す。CNTは
カウンタ、ADは論理積演算回路である。ローダ
LDRはフレキシブルデイスク、小型磁気テープ
などに記憶されたマイクロプログラムをコントロ
ールストレジに書込むための装置で、通常は情報
処理装置に電源を投入したとき同時に電源回路が
閉成されて起動し、所定時間後に電源回路が自動
開放される構成になつている。起動時の初期書込
動作がなされたコントロールストレジCRTは、
マイクロプログラム読出装置MPGにより所望の
時マイクロプログラムが読出され実行されるが、
読出したとき冗長ビツトによる誤り検出を必ず行
なつてから他の制御装置に渡している。前述のよ
うな外乱等による誤りが発生しているとき、コン
トロールストレジCSTは誤り訂正を行ない、そ
の都度訂正動作動回路EBCは1個のパルスをカ
ウンタCNTに送出する。カウンタCNTは計数を
続け当該装置について予め設定した回数を超えた
とき、オーバフロー信号OFSを発する。マイク
ロプログラム読出装置MPGはコントロールスト
レジCSTから読出したプログラムにより他の装
置を制御しているため、プログラム解析によりコ
ントロールストレジCSTに対する動作が近い将
来発生しないことを確認して(換言すればコント
ロールストレジが遊休状態、即ちアイドルルーチ
ンに入る時に読出したプログラムがアイドルルー
チンへの指示を行つていることが読出されたプロ
グラムの内容〔次の指示アドレスより判明〕によ
り検出されたとき)、論理積演算回路ADに遊体状
態信号WTSを送る。したがつて前述のオーバフ
ロー信号OFSと、遊休状態信号WTSとの論理積
演算がなされたときの出力信号はローダLDRに
対する再起動信号となつてコントロールストレジ
CSTの記憶内容を全部書直す動作を行なう。こ
の動作によりコントロールストレジCSTの内容
は短時間で更新されるため、その直後にプログラ
ムを読出すと誤りがなく直ちに処理と制御動作が
なされ、若し誤りがあつたとしても小量の筈であ
るから通常の1ビツトエラー訂正が早急に行なわ
れる。 Embodiments of the present invention shown in the drawings will be described below. In the drawings, CST is a control storage using a semiconductor element, MPG is a device for reading and controlling a microprogram, and LDR is a loader, which is a control storage writing device. CNT is a counter, and AD is an AND operation circuit. loader
LDR is a device for writing microprograms stored on flexible disks, small magnetic tapes, etc. into control storage. Normally, when power is turned on to an information processing device, the power supply circuit is closed and started, and the specified The power supply circuit is configured to automatically open after a certain period of time. The control storage CRT, which has undergone the initial write operation at startup,
The microprogram is read out and executed when desired by the microprogram reading device MPG.
When read, error detection using redundant bits is always performed before passing to other control devices. When an error occurs due to a disturbance as described above, the control storage CST performs error correction, and the correction operation circuit EBC sends one pulse to the counter CNT each time. The counter CNT continues to count and when the count exceeds a preset count for the device, it issues an overflow signal OFS. Since the microprogram reading device MPG controls other devices using the program read from the control storage CST, it is confirmed by program analysis that no operation will occur in the near future for the control storage CST (in other words, the control storage When the register is in an idle state, that is, when it is detected that the read program is instructing the idle routine when entering the idle routine from the contents of the read program [as found from the next instruction address]), the logical AND operation is performed. Sends idle state signal WTS to circuit AD. Therefore, the output signal when the above-mentioned overflow signal OFS is ANDed with the idle state signal WTS becomes a restart signal for the loader LDR and is sent to the control storage.
Performs an operation to rewrite all the memory contents of CST. This operation updates the contents of the control storage CST in a short time, so if the program is read immediately after that, there will be no errors and processing and control operations will be performed immediately, and even if there are errors, they should be small. Because of this, normal 1-bit error correction is performed immediately.
このようにして本発明によるコントロールスト
レジの記憶内容が外乱によりエラーを発生するこ
とがあつても、冗長ビツトによる訂正回数を検出
する装置により、訂正が所定回数以上に達すると
書直し動作に入るから、コントロールストレジの
記憶内容は常にエラー発生を少なくした状態とな
つていて蓄積内容の信頼性を向上させている。ま
た読出したとき誤り訂正を行なうことが少なくな
り、制御動作をより高速で行なうことができ、更
に情報処理動作として3ビツトエラー等多量のビ
ツトエラー発生を見逃して処理されることがなく
なり、処理結果の信頼性を高くなるという効果を
有する。 In this way, even if an error occurs in the stored contents of the control storage according to the present invention due to disturbance, the device that detects the number of corrections using redundant bits will initiate a rewrite operation when the number of corrections reaches a predetermined number or more. Therefore, the storage contents of the control storage are always in a state where the occurrence of errors is reduced, improving the reliability of the stored contents. In addition, fewer error corrections are required when reading data, and control operations can be performed at higher speeds.Furthermore, large amounts of bit errors, such as 3-bit errors, are not overlooked and processed during information processing operations, making the processing results more reliable. It has the effect of increasing sex.
図面は本発明の実施例を示すブロツク構成図で
ある。
CRT……コントロールストレジ、LDR……書
込装置(ローダ)、MPG……マイクロプログラム
読出し制御装置、EBC……エラー訂正動作回
路、CNT……カウンタ、AD……論理積演算回
路、WTS……遊休状態信号。
The drawing is a block diagram showing an embodiment of the present invention. CRT...Control storage, LDR...Writing device (loader), MPG...Microprogram readout control device, EBC...Error correction operation circuit, CNT...Counter, AD...AND operation circuit, WTS... Idle signal.
Claims (1)
クロプログラム制御装置において、 前記コントロールストレジには読出し情報訂正
手段を具備し、 またマイクロプログラム制御装置には前記コン
トロールストレジに対するマイクロプログラム書
込装置と、 該コントロールストレジからの読出し情報につ
いて誤り発生を検知し訂正した回数を計数する装
置と、 該計数装置が所定値以上を計数し且つマイクロ
プログラムが認識した情報処理装置の遊休状態の
とき前記マイクロプログラム書込装置を再起動す
る装置と、 を具備することを特徴とするマイクロプログラム
制御装置。[Scope of Claims] 1. A microprogram control device using a volatile control storage, wherein the control storage is provided with read information correction means, and the microprogram control device includes a microprogram write for the control storage. a device for counting the number of times errors have been detected and corrected in information read from the control storage; and a device for counting the number of times errors have been detected and corrected in information read from the control storage; A microprogram control device comprising: a device for restarting the microprogram writing device when the microprogram writing device is restarted.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP14509979A JPS5668835A (en) | 1979-11-09 | 1979-11-09 | Microprogram control unit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP14509979A JPS5668835A (en) | 1979-11-09 | 1979-11-09 | Microprogram control unit |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS5668835A JPS5668835A (en) | 1981-06-09 |
JPS6238745B2 true JPS6238745B2 (en) | 1987-08-19 |
Family
ID=15377343
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP14509979A Granted JPS5668835A (en) | 1979-11-09 | 1979-11-09 | Microprogram control unit |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS5668835A (en) |
Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS58132839A (en) * | 1982-02-01 | 1983-08-08 | Nec Corp | Fault recovery device |
JPS58181150A (en) * | 1982-04-16 | 1983-10-22 | Nec Corp | Information processing device |
JPH0666054B2 (en) * | 1984-06-04 | 1994-08-24 | 富士通株式会社 | Error correction type information processing device |
-
1979
- 1979-11-09 JP JP14509979A patent/JPS5668835A/en active Granted
Also Published As
Publication number | Publication date |
---|---|
JPS5668835A (en) | 1981-06-09 |
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