JPH0666054B2 - Error correction type information processing device - Google Patents
Error correction type information processing deviceInfo
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- JPH0666054B2 JPH0666054B2 JP59113205A JP11320584A JPH0666054B2 JP H0666054 B2 JPH0666054 B2 JP H0666054B2 JP 59113205 A JP59113205 A JP 59113205A JP 11320584 A JP11320584 A JP 11320584A JP H0666054 B2 JPH0666054 B2 JP H0666054B2
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- central processing
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は情報処理装置におけるエラー訂正方式に関し、
特に1ビットエラー訂正・2ビットエラー検出方式等に
おけるエラー検出方法に関する。The present invention relates to an error correction system in an information processing device,
In particular, it relates to an error detection method such as a 1-bit error correction / 2-bit error detection method.
この分野における公知文献としては、例えば、昭和54年
7月30日出願の特開昭第56−22143号公報「エラー処理
方式」、及び昭和46年12月7日出願の特開昭第48−6364
4号公報がある。Known documents in this field include, for example, Japanese Patent Application Laid-Open No. 56-22143 “Error processing method” filed on July 30, 1979, and Japanese Patent Application Laid-Open No. 48-filed on December 7, 1969. 6364
There is publication No. 4.
従来のエラー訂正方式においては、記憶装置から読出し
情報にエラーが存在するか否かをエラーチェックコード
(ECC)により判定し、エラーが1ビットエラーの場合
は、これを訂正すると共に1ビットエラー検出の度に処
理を中断して中央処理装置に1ビットエラーの検出を報
告している。中央処理装置はこの報告を受けて1ビット
エラーの位置を調べる等何らかの必要な処理を行う。エ
ラーが2ビットエラーの場合は訂正することなく中央処
理装置に2ビットエラーの検出を報告し、中央処理装置
はこれを受けて情報処理装置を予備装置に切替えるか、
又は一重化装置においてはシステムダウンに到らしめ、
記憶装置を処理するか新品と取替えることになる。In the conventional error correction method, whether or not there is an error in the read information from the storage device is determined by an error check code (ECC), and if the error is a 1-bit error, it is corrected and a 1-bit error is detected. Each time, the processing is interrupted and the detection of the 1-bit error is reported to the central processing unit. Upon receiving this report, the central processing unit performs some necessary processing such as checking the position of the 1-bit error. If the error is a 2-bit error, the detection of the 2-bit error is reported to the central processing unit without correction, and the central processing unit receives this and switches the information processing unit to the spare unit.
Or, in the single device, the system went down,
You will have to process the storage device or replace it with a new one.
従って、1ビットエラーが続く限り、読出し情報は訂正
されるので情報処理は続行されるのであるが1ビットエ
ラーの発生の都度情報処理の流れに割込みを起すことに
なるので中央処理装置の処理能力はこの割込みにより低
下するという問題がある。Therefore, as long as the 1-bit error continues, the read information is corrected and the information processing is continued, but an interrupt occurs in the information processing flow each time the 1-bit error occurs. Has the problem of being degraded by this interrupt.
また、記憶装置に1ビットエラーが多数内在している状
態では、2ビットエラーが発生する確率が高くなるの
で、1ビットエラーの数が記憶装置の全ビット数の所定
の割合に達すると記憶装置を新品と取替えることが望ま
しいが、従来は1ビットエラーの発生件数を計数してい
なかったので記憶装置の適切な交替時期がわからないと
いう問題もあった。In addition, the probability that a 2-bit error occurs in a state in which a large number of 1-bit errors are inherent in the storage device increases, so when the number of 1-bit errors reaches a predetermined ratio of the total number of bits of the storage device, the storage device It is desirable to replace the one with a new one, but since the number of occurrences of 1-bit error has not been conventionally counted, there is a problem that the proper replacement time of the storage device cannot be known.
さらに、記憶装置は一般に、プログラムを実行するため
の命令と、その命令により指定されるオペランドと、デ
ータとを格納しているが、同一番地の命令を多数回フェ
ッチして行う処理においてはその命令の読出しの都度1
ビットエラーが検出されることになり、これを計数する
と実際にはある1つの番地における1ビットエラーであ
るにもかかわらず多数回の1ビットエラーが計数される
ことになる。例えば記憶装置を試験するために全番地に
対して読出しを行う場合、例えばサブルーチン等、くり
返し実行される命令(ループ化した命令)をメモリに格
納し、その命令を読出して実行することになるがこの命
令格納番地内に1ビットエラーが存在すると、記憶装置
の全番地の各々の読出し処理毎に1ビットエラーが検出
されることになる。Further, the storage device generally stores an instruction for executing a program, an operand designated by the instruction, and data, but in the process of fetching the instruction at the same address many times, the instruction is stored. Every time 1 is read
A bit error will be detected, and counting this will result in counting a large number of 1-bit errors even though it is actually a 1-bit error at one address. For example, when reading all addresses to test a storage device, an instruction to be repeatedly executed (looped instruction), such as a subroutine, is stored in a memory, and the instruction is read and executed. If a 1-bit error exists in this instruction storage address, a 1-bit error will be detected for each read process of all addresses of the storage device.
本発明の目的は上述の従来技術における問題点にかんが
み、情報処理装置のエラー訂正方式において、エラーカ
ウンタを設けることにより1ビットエラーを計数し、必
要に応じて1ビットエラーの発生回数を知ることができ
るようにするとともにオペランドフェッチの時のみ1ビ
ットエラーを計数するようにして同一番地の多重エラー
の計数を避け、それにより記憶装置の交替時期を適切に
知ることを可能にすることにある。In view of the above-mentioned problems in the prior art, it is an object of the present invention to count 1-bit errors by providing an error counter in an error correction system of an information processing apparatus, and to know the number of 1-bit error occurrences as necessary. It is possible to avoid counting multiple errors at the same address by counting 1-bit error only at the time of operand fetch, and thereby to appropriately know the replacement time of the storage device.
以下、本発明の実施例を図面によって詳述する。 Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings.
第2図は本発明に係る情報処理装置の概略を示すシステ
ム構成図である。同図に示されるように、情報処理装置
Pは記憶装置MM、中央処理装置CC、及び複数のチャネル
制御装置CHCを備えており、各々の装置は制御信号を伝
送するコントロールバスCB、アドレス信号を伝送するア
ドレスバスAB、及びデータを伝送するデータバスDBに接
続されている。チャネル制御装置には、フロッピィディ
スクFP、磁気ドラムMD、磁気テープMT等の入出力装置が
接続されている。FIG. 2 is a system configuration diagram showing an outline of the information processing apparatus according to the present invention. As shown in the figure, the information processing device P includes a storage device MM, a central processing unit CC, and a plurality of channel control devices CHC. Each device has a control bus CB for transmitting a control signal and an address signal. It is connected to an address bus AB for transmitting and a data bus DB for transmitting data. Input / output devices such as a floppy disk FP, a magnetic drum MD, and a magnetic tape MT are connected to the channel control device.
第1図は本発明の一実施例によるエラー検出方法のため
の記憶装置MMの構成を示すブロック回路図である。同図
において、記憶装置MMは、記憶素子アレイ1、タイミン
グ発生回路2、リフレッシュアドレス作成回路3、アド
レス選択回路4、信号発生回路5、ECC発生回路6、及
びECCチェック回路7を備えている。これらの回路1〜
7は従来の記憶装置に含まれている。本発明により、EC
Cエラーカウンタ8及び出力選択回路9が設けられてい
る。FIG. 1 is a block circuit diagram showing a configuration of a memory device MM for an error detecting method according to an embodiment of the present invention. In FIG. 1, the memory device MM includes a memory element array 1, a timing generation circuit 2, a refresh address creation circuit 3, an address selection circuit 4, a signal generation circuit 5, an ECC generation circuit 6, and an ECC check circuit 7. These circuits 1-
7 is included in the conventional storage device. According to the present invention, EC
A C error counter 8 and an output selection circuit 9 are provided.
記憶素子アレイ1には、プログラムの命令、オペラン
ド、及びデータが格納される。The storage element array 1 stores program instructions, operands, and data.
タイミング発生回路2はコントロールバスCBからリフレ
ッシュ要求信号RR、命令フェッチ要求信号IFR、オペラ
ンド要求信号OFR、及びチャネルコントロール要求信号C
HC等を受けて取って、これらの信号に応じたタイミング
信号を信号発生回路5に与える。The timing generation circuit 2 receives the refresh request signal RR, the instruction fetch request signal IFR, the operand request signal OFR, and the channel control request signal C from the control bus CB.
It receives and receives HC and the like, and gives a timing signal corresponding to these signals to the signal generating circuit 5.
リフレッシュアドレス作成回路3は、リフレッシュ要求
信号をコントロールバスCBから受けて、記憶素子アレイ
1のダイナミックメモリ素子をリフレッシュするための
アドレス情報をアドレス選択回路4に与える。The refresh address creation circuit 3 receives a refresh request signal from the control bus CB and gives address information for refreshing the dynamic memory elements of the storage element array 1 to the address selection circuit 4.
アドレス選択回路4はアドレスABからアドレス信号を受
け、記憶素子アレイ1をアクセスする。またタイミング
発生回路2から切換信号が与えられている時は、リフレ
ッシュアドレス作成回路3より作成されたリフレッシュ
アドレスを出力する。The address selection circuit 4 receives the address signal from the address AB and accesses the storage element array 1. When the switching signal is given from the timing generating circuit 2, the refresh address created by the refresh address creating circuit 3 is output.
信号発生回路5は、アドレス選択回路4からの信号と、
タイミング発生回路2からの信号とに基づいて、ローア
ドレスストロークRAS、コラムアドレスストロークCAS、
書込み可能信号WB等の信号を記憶素子アレイ1に与え
る。The signal generation circuit 5 includes a signal from the address selection circuit 4 and
Based on the signal from the timing generation circuit 2, the row address stroke RAS, the column address stroke CAS,
A signal such as the writable signal WB is given to the storage element array 1.
ECC発生回路6は、データバスDBから書込みデータを受
けてこれをエラー訂正コードECCと共に、書込み可能信
号WBに応じて記憶素子アレイ1に書込む。The ECC generation circuit 6 receives the write data from the data bus DB and writes it in the storage element array 1 together with the error correction code ECC according to the write enable signal WB.
ECCチェック回路7はエラー検出訂正回路であって、読
出しのタイミングに応じて記憶素子アレイ1から命令、
オペランド、データ等を読出し、1ビットエラーが検出
されるとこれを訂正し、2ビットエラーが検出されたら
中央処理装置CCにその旨報告する。The ECC check circuit 7 is an error detection / correction circuit, which receives an instruction from the storage element array 1 according to the read timing.
Operands, data, etc. are read, and when a 1-bit error is detected, it is corrected, and when a 2-bit error is detected, it is reported to the central processing unit CC.
本発明の一実施例によるエラー訂正方式を次に説明す
る。An error correction method according to an embodiment of the present invention will be described below.
ECCチェック回路7は記憶素子から命令、オペランド、
データ等を読出し、1ビットエラーが検出されるとこれ
を訂正すると共に、ECCエラーカウンタ8に1ビットエ
ラー検出信号を送出する。The ECC check circuit 7 stores instructions, operands,
When data or the like is read and a 1-bit error is detected, it is corrected and a 1-bit error detection signal is sent to the ECC error counter 8.
ECCエラーカウンタ8は、中央処理装置CCから読出し指
定信号RをコントロールバスCB及び信号線I1を介して受
け取っている間、1ビットエラーの検出の度にその計数
をカウントアップする。尚書込み時はエラーの検出は行
われない。While receiving the read designation signal R from the central processing unit CC via the control bus CB and the signal line I 1 , the ECC error counter 8 counts up each time a 1-bit error is detected. Note that no error is detected during writing.
ECCエラーカウンタはその計数値を出力選択回路9に送
る。The ECC error counter sends the count value to the output selection circuit 9.
出力選択回路9は中央処理装置CCからのカウントゲート
信号CGに応じてECCエラーカウンタ8の計数値を中央処
理装置に通知する。The output selection circuit 9 notifies the central processing unit of the count value of the ECC error counter 8 according to the count gate signal CG from the central processing unit CC.
以上の動作により、中央処理装置は1ビットエラーが発
生する度に処理を中断されることなく、必要となったと
きにECCエラーカウンタ8に蓄積された1ビットエラー
の回数を知ることができる。Through the above operation, the central processing unit can know the number of 1-bit errors accumulated in the ECC error counter 8 when needed, without interrupting the processing each time a 1-bit error occurs.
本発明の実施例においては、ECCエラーカウンタ8にお
ける1ビットエラーの計数は、オペランドフェッチの時
にのみ行われる。そのために、タイミング発生回路2
は、オペランドフェッチ要求信号OFRに基づいてECCエラ
ーカウンタイネーブル信号CBNを発生し、信号線I2を介
してECCエラーカウンタ8に与える。これにより、ECCエ
ラーカウンタ8は、オペランドフェッチの時にのみ1ビ
ットエラーを計数するので、命令フェッチにおける多重
エラーの検出は避けられる。In the embodiment of the present invention, the counting of 1-bit error in the ECC error counter 8 is performed only at the time of operand fetch. Therefore, the timing generation circuit 2
Generates an ECC error counter enable signal CBN based on the operand fetch request signal OFR and supplies it to the ECC error counter 8 via the signal line I 2 . As a result, the ECC error counter 8 counts a 1-bit error only at the time of operand fetch, so that detection of multiple errors in instruction fetch can be avoided.
第3図は第2図に示したECCエラーカウンタ8及び出力
選択回路9の詳細なブロック回路図である。同図におい
て、ECCエラーカウンタ8は、例えばn個の4ビットカ
ウンタC1〜Cnとアンドゲート81を備えている。記憶素子
アレイ1が例えば1メガビットの容量を持つ場合、4ビ
ットカウンタが5個あればよい。信号線I1から入力され
る読出し指定信号Rと、信号線I2から入力されるECCエ
ラーカウンタイネーブル信号CENとが、アンドゲート81
を介して4ビットカウンタC1〜Cnのイネーブル端子ENに
入力されると、ECCチェック回路7から1ビットエラー
が報告される毎に4ビットカウンタC1〜Cnはカウントア
ップしていく。4ビットカウントC1〜Cnの出力は、バス
線82を介して出力選択回路9内のアンドゲート91に入力
される。FIG. 3 is a detailed block circuit diagram of the ECC error counter 8 and the output selection circuit 9 shown in FIG. In the figure, the ECC error counter 8 is provided with, for example, n 4-bit counters C 1 to Cn and an AND gate 81. When the storage element array 1 has a capacity of 1 megabit, for example, five 4-bit counters are required. The AND gate 81 outputs the read designation signal R input from the signal line I 1 and the ECC error counter enable signal CEN input from the signal line I 2.
Is input to the 4-bit counter C 1 to Cn in the enable terminal EN via a 4-bit counter C 1 to Cn in each of the ECC check circuit 7 is 1-bit error is reported counts up. The outputs of the 4-bit counts C 1 to Cn are input to the AND gate 91 in the output selection circuit 9 via the bus line 82.
出力選択回路9においては、読出しゲート信号RGがタイ
ミング発生回路2から与えられている間にアンドゲート
92が開いて、ECCチェック回路7において訂正された訂
正読出し情報がオアゲート93を介してデータバス線DBに
送出される。カウンタゲート信号CGが中央処理装置CCか
ら与えられるとアンドゲート91が開いて4ビットカウン
タC1〜Cnの出力データがオアゲート93を介して2データ
バスDBに送出される。In the output selection circuit 9, the AND gate is applied while the read gate signal RG is being given from the timing generation circuit 2.
92 is opened, and the corrected read information corrected by the ECC check circuit 7 is sent to the data bus line DB via the OR gate 93. When the counter gate signal CG is applied from the central processing unit CC, the AND gate 91 is opened and the output data of the 4-bit counters C 1 to Cn is sent to the 2 data bus DB via the OR gate 93.
以上説明したように、本発明によれば、情報処理装置に
エラーカウンタを設けたことにより、1ビットエラーを
処理の中断なく計数し、必要に応じて任意のタイミング
で1ビットエラーの発生回数を知ることができるので中
央処理装置の処理能力の1ビットエラー検出による低下
を軽減できる。また、オペランドフェッチ時のみ1ビッ
トをエラーカウンタで計数するようにしたので命令フェ
ッチにおける同一番地の多重エラーの計数を避けること
ができる。さらに、上記の如く記憶装置内の1ビットエ
ラーの数を適確に知ることができるので、記憶装置の交
替時期を適切に知ることが可能になる。As described above, according to the present invention, by providing the error counter in the information processing device, the 1-bit error is counted without interruption of the processing, and the number of occurrences of the 1-bit error is determined at any timing as necessary. Since it can be known, it is possible to reduce the decrease in the processing capacity of the central processing unit due to the detection of a 1-bit error. Further, since the error counter counts one bit only when the operand is fetched, it is possible to avoid counting multiple errors at the same address in the instruction fetch. Further, as described above, since the number of 1-bit errors in the storage device can be accurately known, it is possible to appropriately know the replacement time of the storage device.
第1図は本発明の一実施例によるエラー訂正方式のため
の記憶装置の構成を示すブロック回路図、第2図は本発
明に係る情報処理装置の概略を示すシステム構成図、第
3図は第2図に示したECCエラーカウンタ及び出力選択
回路の詳細なブロック回路図である。 CC……中央処理装置、MM……記憶装置、 7……ECCチェック、8……ECCエラーカウンタ、 9……出力選択回路。FIG. 1 is a block circuit diagram showing the configuration of a storage device for an error correction method according to an embodiment of the present invention, FIG. 2 is a system configuration diagram showing the outline of an information processing device according to the present invention, and FIG. 3 is a detailed block circuit diagram of an ECC error counter and an output selection circuit shown in FIG. 2. FIG. CC ... Central processing unit, MM ... Storage device, 7 ... ECC check, 8 ... ECC error counter, 9 ... Output selection circuit.
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭56−68835(JP,A) 特開 昭58−97750(JP,A) 特開 昭58−181150(JP,A) ─────────────────────────────────────────────────── ─── Continuation of the front page (56) Reference JP-A-56-68835 (JP, A) JP-A-58-97750 (JP, A) JP-A-58-181150 (JP, A)
Claims (1)
からの読出し情報中の1ビットエラーを検出訂正するエ
ラー検出訂正回路、エラーカウンタ、該中央処理装置か
らコントロールバスを介して各種要求信号を受信し、該
各種要求信号に応じたタイミング信号を発生するタイミ
ング発生回路、及び出力選択回路を備える情報処理装置
において、 該エラー検出訂正回路は該読出し情報中の1ビットエラ
ーを訂正した訂正読出し情報を該出力選択回路に送出す
ると共に、検出した各1ビットエラーを該エラーカウン
タに通知する手段を備え、 前記タイミング発生回路は前記中央処理装置から前記コ
ントロールバスを介して受信したオペランドフェッチ要
求信号に基づいてエラーカウンタイネーブル信号を発生
する手段を備え、 前記エラーカウンタは、前記エラー検出訂正回路から通
知された1ビットエラーの回数を、前記中央処理装置か
らコントロールバス経由で伝達される読出指定信号及び
前記タイミング発生回路から出力される該エラーカウン
タイネーブル信号を受信しているときのみ、計数する手
段を備え、 前記出力選択回路は、前記中央処理装置から受信するカ
ウンタゲート信号に応じて、該エラーカウンタからのエ
ラー回数を前記中央処理装置に出力する手段を備えてい
ることを特徴とする情報処理装置。1. A central processing unit, a storage device, an error detection / correction circuit for detecting and correcting a 1-bit error in read information from the storage device, an error counter, and various request signals from the central processing unit via a control bus. In the information processing apparatus including a timing generation circuit for receiving a timing signal according to the various request signals and an output selection circuit, the error detection / correction circuit corrects a 1-bit error in the read information. The timing generation circuit includes means for sending information to the output selection circuit and notifying each of the detected 1-bit errors to the error counter, and the timing generation circuit receives an operand fetch request signal from the central processing unit via the control bus. Means for generating an error counter enable signal based on Receives the number of 1-bit errors notified from the error detection and correction circuit, a read designation signal transmitted from the central processing unit via the control bus, and the error counter enable signal output from the timing generation circuit. The output selection circuit includes means for outputting the number of errors from the error counter to the central processing unit in response to a counter gate signal received from the central processing unit. An information processing device characterized in that.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP59113205A JPH0666054B2 (en) | 1984-06-04 | 1984-06-04 | Error correction type information processing device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP59113205A JPH0666054B2 (en) | 1984-06-04 | 1984-06-04 | Error correction type information processing device |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS6111854A JPS6111854A (en) | 1986-01-20 |
JPH0666054B2 true JPH0666054B2 (en) | 1994-08-24 |
Family
ID=14606216
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP59113205A Expired - Fee Related JPH0666054B2 (en) | 1984-06-04 | 1984-06-04 | Error correction type information processing device |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0666054B2 (en) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3495337B2 (en) * | 1991-12-19 | 2004-02-09 | 株式会社東芝 | Memory verify circuit |
Family Cites Families (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5668835A (en) * | 1979-11-09 | 1981-06-09 | Fujitsu Ltd | Microprogram control unit |
JPS5897750A (en) * | 1981-12-04 | 1983-06-10 | Nec Corp | Information processor having error correcting function of microinstruction |
JPS58181150A (en) * | 1982-04-16 | 1983-10-22 | Nec Corp | Information processing device |
-
1984
- 1984-06-04 JP JP59113205A patent/JPH0666054B2/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JPS6111854A (en) | 1986-01-20 |
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Legal Events
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