JP2523536B2 - 薄膜トランジスタの製造方法 - Google Patents
薄膜トランジスタの製造方法Info
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/67—Thin-film transistors [TFT]
Landscapes
- Thin Film Transistor (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、薄膜トランジスタに係り、特にアクテイブ
マトリクス液晶デイスプレイのスイッチング素子として
その駆動に好適なオンオフ特性と信頼性を有する薄膜ト
ランジスタに関する。
マトリクス液晶デイスプレイのスイッチング素子として
その駆動に好適なオンオフ特性と信頼性を有する薄膜ト
ランジスタに関する。
近年、絶縁性基板上に薄膜トランジスタ（以下TFTと
略す）を形成し、これを用いて各画素に印加される電圧
を制御して平面形デイスプレイを実現する、いわゆるア
クテイブマトリクスパネルに関する研究が活発に行なわ
れている。このTFT能動層としては非晶質シリコン（以
下のａ−Siと略す）を用いる試みが多くなされている。
第２図はａ−Si TFTの最も一般的な例を断面図で示し
たものである。これに関するものとして特開昭58−1900
58号公報が挙げられる。本TFTの製造方法は、絶縁性基
板21上でゲート電極22を形成し、その上にゲート絶縁膜
25,a−Siのｉ層26及びｎ層24をプラズマCVD法で連続形
成する。しかる後、ａ−Siパターン及びソース，ドレイ
ン電極23パターンを形成する。電極材料にはCr,Al,Moあ
るいはこれらの多層金属が用いられる。ゲート絶縁膜に
は、ａ−Siと同様プラズマCVD法で堆積ができる窒化シ
リコンSiNあるいは酸化シリコンSiO2が広く用いられ
る。以下のようなａ−Si TFTの形成工程は全て500℃以
下の低温で可能であり、そのため基板に対する限定も緩
やかとなる。特にガラスのような安価ではあるが低融点
の基板も使用可能となる。またこのようにして作製した
TFTはエンハンスメント型FETでドレイン電流のオンオフ
比が６桁に達するものである（w/L＝100/10）オフ電流
も0.5pAと十分に低く液晶ドライブ用には極めて適した
ものである。
略す）を形成し、これを用いて各画素に印加される電圧
を制御して平面形デイスプレイを実現する、いわゆるア
クテイブマトリクスパネルに関する研究が活発に行なわ
れている。このTFT能動層としては非晶質シリコン（以
下のａ−Siと略す）を用いる試みが多くなされている。
第２図はａ−Si TFTの最も一般的な例を断面図で示し
たものである。これに関するものとして特開昭58−1900
58号公報が挙げられる。本TFTの製造方法は、絶縁性基
板21上でゲート電極22を形成し、その上にゲート絶縁膜
25,a−Siのｉ層26及びｎ層24をプラズマCVD法で連続形
成する。しかる後、ａ−Siパターン及びソース，ドレイ
ン電極23パターンを形成する。電極材料にはCr,Al,Moあ
るいはこれらの多層金属が用いられる。ゲート絶縁膜に
は、ａ−Siと同様プラズマCVD法で堆積ができる窒化シ
リコンSiNあるいは酸化シリコンSiO2が広く用いられ
る。以下のようなａ−Si TFTの形成工程は全て500℃以
下の低温で可能であり、そのため基板に対する限定も緩
やかとなる。特にガラスのような安価ではあるが低融点
の基板も使用可能となる。またこのようにして作製した
TFTはエンハンスメント型FETでドレイン電流のオンオフ
比が６桁に達するものである（w/L＝100/10）オフ電流
も0.5pAと十分に低く液晶ドライブ用には極めて適した
ものである。
なお、ゲート絶縁膜25,a−Siのｉ層26をプラズマCVD
法で連続形成することに関するものに特開昭58−3289号
公報がある。また、ゲート絶縁膜25,a−Siのｉ層26及び
ｎ層24をプラズマCVD法で連続形成することに関するも
のとしては特開昭56−135968号公報及び特開昭61−5187
8号公報がある。しかし、いずれの先行技術にも本発明
の、ゲート絶縁膜あるいはａ−Siのｉ層を積層中に基板
温度を変える点については言及していない。
法で連続形成することに関するものに特開昭58−3289号
公報がある。また、ゲート絶縁膜25,a−Siのｉ層26及び
ｎ層24をプラズマCVD法で連続形成することに関するも
のとしては特開昭56−135968号公報及び特開昭61−5187
8号公報がある。しかし、いずれの先行技術にも本発明
の、ゲート絶縁膜あるいはａ−Siのｉ層を積層中に基板
温度を変える点については言及していない。
しかしながら上記従来技術によるTFTは、以下の２点
について配慮されておらず問題があった。
について配慮されておらず問題があった。
1.a−Siの移動度が低いため、ON電流が低いレベルに留
まりTFTの寸法を小さく出来なかった。
まりTFTの寸法を小さく出来なかった。
2.上述のように低温で形成されるゲート絶縁膜、及びそ
れとａ−Siとの界面には多くの電荷捕獲準位が存在し、
これへの電荷注入が主原因でTFTの動作特性に不安定性
が生ずること即ちしきい値電圧（以下Vtと略す）がドリ
フトすることが知られている。このVtドリフトが生ずる
とON,OFF比の劣化が起こり、デイスプレイパネル上では
輝度ムラが発生する。従来ａ−Si TFTにおけるこのス
イッチング素子としての信頼性の問題即ちVtドリフトに
ついては、その事実は知られていたがそれを低減する有
効な方法は知られていなかった。本発明の目的はVtドリ
フトが小さくかつまた十分なON電流を取り出すことの出
来る高性能，高信頼性のａ−Si TFTを提供することに
ある。
れとａ−Siとの界面には多くの電荷捕獲準位が存在し、
これへの電荷注入が主原因でTFTの動作特性に不安定性
が生ずること即ちしきい値電圧（以下Vtと略す）がドリ
フトすることが知られている。このVtドリフトが生ずる
とON,OFF比の劣化が起こり、デイスプレイパネル上では
輝度ムラが発生する。従来ａ−Si TFTにおけるこのス
イッチング素子としての信頼性の問題即ちVtドリフトに
ついては、その事実は知られていたがそれを低減する有
効な方法は知られていなかった。本発明の目的はVtドリ
フトが小さくかつまた十分なON電流を取り出すことの出
来る高性能，高信頼性のａ−Si TFTを提供することに
ある。
上記目的は、薄膜トランジスタのゲート絶縁膜の、半
導体膜との界面の近傍の層は、薄膜トランジスタの基板
の温度を320℃以上の高温にしてプラズマCVD法により形
成し、上記ゲート絶縁膜の上記界面の近傍以外の層は、
上記基板の温度を、上記界面の近傍の層を形成する温度
より低くしてプラズマCVD法により形成することにより
達成される。
導体膜との界面の近傍の層は、薄膜トランジスタの基板
の温度を320℃以上の高温にしてプラズマCVD法により形
成し、上記ゲート絶縁膜の上記界面の近傍以外の層は、
上記基板の温度を、上記界面の近傍の層を形成する温度
より低くしてプラズマCVD法により形成することにより
達成される。
上記手段により形成した、ゲート絶縁膜、ａ−Siの膜
界面を有するａ−SiTFTは、上記界面において電荷捕獲
準位数が少なく、従ってそれへの電荷注入も減じられて
Vtドリフト量が小さくなる。また電界効果によって界面
部に誘起された電荷の移動も容易になりオン電流が上昇
する。
界面を有するａ−SiTFTは、上記界面において電荷捕獲
準位数が少なく、従ってそれへの電荷注入も減じられて
Vtドリフト量が小さくなる。また電界効果によって界面
部に誘起された電荷の移動も容易になりオン電流が上昇
する。
本発明による実施例を第１図を用いて説明する。絶縁
性基板１上にCr電極２を例えばArガスを雰囲気とするス
パッタリングにより膜厚0.2μｍに形成後、その上にプ
ラズマCVD法により基板温度を320℃に保ち、SiH4,NH3,N
2混合ガスを用いて第１のSiNゲート絶縁膜５を0.15μｍ
堆積、連続して基板温度を420℃に上昇させて第２のSiN
ゲート絶縁膜８を形成する。次にガスをSiH4のみに切換
えて基板温度を420℃に保ったまま第１の半導体膜７を
0.05μｍ形成後、基板温度を320℃に低下させて第２の
半導体膜６を0.25μｍ形成しひき続いてPH3を２％混入
したSiH4ガスを用いてn+導電形の半導体層を0.04μｍ形
成する。このゲート絶縁膜，半導体膜を所望の形にパタ
ーン化後、Crを0.1μm,Alを0.5μｍ蒸着で堆積する。そ
の後ホトエツチングにてソース・ドレイン電極３を形成
する。上記では第１のゲート絶縁膜，第２のゲート絶縁
膜，第１の半導体膜，第２の半導体膜の形成温度はそれ
ぞれ320℃,420℃,320℃,320℃でも230℃,320℃,320℃,2
30℃でも良く、少なくとも界面の近傍のゲート絶縁膜を
形成する時の温度を320℃以上の高温で形成すれば良
く、上記積層膜の他の部分を形成する時の温度と界面部
の近傍のゲート絶縁膜を形成する時の温度が異なっても
良い。更に第1,第２のゲート絶縁膜，第２の半導体膜の
膜厚は、本発明による制限の範囲で変化させてもよい。
性基板１上にCr電極２を例えばArガスを雰囲気とするス
パッタリングにより膜厚0.2μｍに形成後、その上にプ
ラズマCVD法により基板温度を320℃に保ち、SiH4,NH3,N
2混合ガスを用いて第１のSiNゲート絶縁膜５を0.15μｍ
堆積、連続して基板温度を420℃に上昇させて第２のSiN
ゲート絶縁膜８を形成する。次にガスをSiH4のみに切換
えて基板温度を420℃に保ったまま第１の半導体膜７を
0.05μｍ形成後、基板温度を320℃に低下させて第２の
半導体膜６を0.25μｍ形成しひき続いてPH3を２％混入
したSiH4ガスを用いてn+導電形の半導体層を0.04μｍ形
成する。このゲート絶縁膜，半導体膜を所望の形にパタ
ーン化後、Crを0.1μm,Alを0.5μｍ蒸着で堆積する。そ
の後ホトエツチングにてソース・ドレイン電極３を形成
する。上記では第１のゲート絶縁膜，第２のゲート絶縁
膜，第１の半導体膜，第２の半導体膜の形成温度はそれ
ぞれ320℃,420℃,320℃,320℃でも230℃,320℃,320℃,2
30℃でも良く、少なくとも界面の近傍のゲート絶縁膜を
形成する時の温度を320℃以上の高温で形成すれば良
く、上記積層膜の他の部分を形成する時の温度と界面部
の近傍のゲート絶縁膜を形成する時の温度が異なっても
良い。更に第1,第２のゲート絶縁膜，第２の半導体膜の
膜厚は、本発明による制限の範囲で変化させてもよい。
尚上記実施例において電極材料にはMo等を用いても良
いし、ゲート絶縁膜に酸化シリコン膜を用いても良い。
更に本発明は第３図，第４図に示すような電極，半導体
膜，ゲート絶縁膜の配置を持つ薄膜トランジスタについ
ても有効であることは云うまでもない。
いし、ゲート絶縁膜に酸化シリコン膜を用いても良い。
更に本発明は第３図，第４図に示すような電極，半導体
膜，ゲート絶縁膜の配置を持つ薄膜トランジスタについ
ても有効であることは云うまでもない。
本実施例によれば、界面の近傍のゲート絶縁膜を形成
する時の温度を320℃以上の高さで形成するので、上記
ゲート絶縁膜界面において電荷捕獲準位数が少なく、従
ってそれへの電荷注入も減じられてVtドリフト量が小さ
くなる効果が得られる。
する時の温度を320℃以上の高さで形成するので、上記
ゲート絶縁膜界面において電荷捕獲準位数が少なく、従
ってそれへの電荷注入も減じられてVtドリフト量が小さ
くなる効果が得られる。
また本実施例によれば、ゲート絶縁膜の他の部分の形
成温度を界面の形成温度より低くすることにより、ゲー
ト絶縁膜形成時に基板温度が成膜開始温度に達するまで
の時間が短縮され、Vtドリフトが少なくオン電流が高い
TFT基板の生産性を向上する効果も得られる。
成温度を界面の形成温度より低くすることにより、ゲー
ト絶縁膜形成時に基板温度が成膜開始温度に達するまで
の時間が短縮され、Vtドリフトが少なくオン電流が高い
TFT基板の生産性を向上する効果も得られる。
尚、半導体層は多結晶シリコンでも良い。
本発明による薄膜トランジスタは、ゲート絶縁膜と半
導体膜との界面状態として捕獲準位の少ない良好なもの
を有し、トランジスタのVtドリフトが低減し、オン電流
が上昇するという効果を有する。
導体膜との界面状態として捕獲準位の少ない良好なもの
を有し、トランジスタのVtドリフトが低減し、オン電流
が上昇するという効果を有する。
第１図は本発明の実施例となる薄膜トランジスタの断面
図、第２図は従来の薄膜トランジスタの断面図、第３
図，第４図は第２図に示す以外の薄膜トランジスタの代
表的な基本構造を示す図である。 1,21……絶縁性基板、2,22……ゲート電極、3,23……ソ
ース・ドレイン電極、4,29……n+導電形の半導体、5,25
……第１のゲート絶縁膜、８……第２のゲート絶縁膜、
７……第１の半導体、６……第２の半導体、26……非晶
質シリコン膜（ｉ層）、24……非晶質シリコン膜（ｎ
層）、28……半導体膜。
図、第２図は従来の薄膜トランジスタの断面図、第３
図，第４図は第２図に示す以外の薄膜トランジスタの代
表的な基本構造を示す図である。 1,21……絶縁性基板、2,22……ゲート電極、3,23……ソ
ース・ドレイン電極、4,29……n+導電形の半導体、5,25
……第１のゲート絶縁膜、８……第２のゲート絶縁膜、
７……第１の半導体、６……第２の半導体、26……非晶
質シリコン膜（ｉ層）、24……非晶質シリコン膜（ｎ
層）、28……半導体膜。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 田中 靖夫 国分寺市東恋ヶ窪１丁目280番地 株式 会社日立製作所中央研究所内 (72)発明者 笹野 晃 国分寺市東恋ヶ窪１丁目280番地 株式 会社日立製作所中央研究所内 (72)発明者 塚田 俊久 国分寺市東恋ヶ窪１丁目280番地 株式 会社日立製作所中央研究所内
Claims (5)
- 【請求項１】絶縁性の基板上に形成されたゲート電極
と、該ゲート電極上に形成されたゲート絶縁膜と、該ゲ
ート絶縁膜上に形成され該ゲート絶縁膜と界面を形成す
る半導体膜と、該半導体膜上に形成されるソース、ドレ
イン電極とよりなる薄膜トランジスタの製造方法であっ
て、 上記ゲート絶縁膜の上記界面の近傍の層は上記基板の温
度を320℃以上の高温にしてプラズマCVD法により形成
し、上記ゲート絶縁膜の上記界面の近傍以外の層は、上
記基板の温度を、上記界面の近傍の層を形成する温度よ
り低くしてプラズマCVD法により形成することを特徴と
する薄膜トランジスタの製造方法。 - 【請求項２】上記半導体膜に水素化非晶質シリコンを用
いることを特徴とする特許請求の範囲第１項記載の薄膜
トランジスタの製造方法。 - 【請求項３】上記半導体膜に多結晶シリコンを用いるこ
とを特徴とする特許請求の範囲第１項記載の薄膜トラン
ジスタの製造方法。 - 【請求項４】上記ゲート絶縁膜に窒化シリコン膜を用い
ることを特徴とする特許請求の範囲第１項記載の薄膜ト
ランジスタの製造方法。 - 【請求項５】上記ゲート絶縁膜に酸化シリコン膜を用い
ることを特徴とする特許請求の範囲第１項記載の薄膜ト
ランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61249618A JP2523536B2 (ja) | 1986-10-22 | 1986-10-22 | 薄膜トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61249618A JP2523536B2 (ja) | 1986-10-22 | 1986-10-22 | 薄膜トランジスタの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63104479A JPS63104479A (ja) | 1988-05-09 |
| JP2523536B2 true JP2523536B2 (ja) | 1996-08-14 |
Family
ID=17195705
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61249618A Expired - Lifetime JP2523536B2 (ja) | 1986-10-22 | 1986-10-22 | 薄膜トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2523536B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5053354A (en) * | 1988-05-30 | 1991-10-01 | Seikosha Co., Ltd. | Method of fabricating a reverse staggered type silicon thin film transistor |
| JP2712796B2 (ja) * | 1990-09-12 | 1998-02-16 | カシオ計算機株式会社 | 薄膜トランジスタの製造方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58148458A (ja) * | 1982-03-01 | 1983-09-03 | Stanley Electric Co Ltd | 薄膜トランジスタ |
-
1986
- 1986-10-22 JP JP61249618A patent/JP2523536B2/ja not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58148458A (ja) * | 1982-03-01 | 1983-09-03 | Stanley Electric Co Ltd | 薄膜トランジスタ |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63104479A (ja) | 1988-05-09 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |