JPS62239743A - デイジタル信号の伝送装置 - Google Patents
デイジタル信号の伝送装置Info
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- JPS62239743A JPS62239743A JP61084609A JP8460986A JPS62239743A JP S62239743 A JPS62239743 A JP S62239743A JP 61084609 A JP61084609 A JP 61084609A JP 8460986 A JP8460986 A JP 8460986A JP S62239743 A JPS62239743 A JP S62239743A
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
- G11B20/00—Signal processing not specific to the method of recording or reproducing; Circuits therefor
- G11B20/10—Digital recording or reproducing
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
- G11B20/00—Signal processing not specific to the method of recording or reproducing; Circuits therefor
- G11B20/10—Digital recording or reproducing
- G11B20/10009—Improvement or modification of read or write signals
- G11B20/10046—Improvement or modification of read or write signals filtering or equalising, e.g. setting the tap weights of an FIR filter
- G11B20/10212—Improvement or modification of read or write signals filtering or equalising, e.g. setting the tap weights of an FIR filter compensation for data shift, e.g. pulse-crowding effects
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
- G11B20/00—Signal processing not specific to the method of recording or reproducing; Circuits therefor
- G11B20/10—Digital recording or reproducing
- G11B20/14—Digital recording or reproducing using self-clocking codes
- G11B20/1403—Digital recording or reproducing using self-clocking codes characterised by the use of two levels
- G11B20/1407—Digital recording or reproducing using self-clocking codes characterised by the use of two levels code representation depending on a single bit, i.e. where a one is always represented by a first code symbol while a zero is always represented by a second code symbol
- G11B20/1419—Digital recording or reproducing using self-clocking codes characterised by the use of two levels code representation depending on a single bit, i.e. where a one is always represented by a first code symbol while a zero is always represented by a second code symbol to or from biphase level coding, i.e. to or from codes where a one is coded as a transition from a high to a low level during the middle of a bit cell and a zero is encoded as a transition from a low to a high level during the middle of a bit cell or vice versa, e.g. split phase code, Manchester code conversion to or from biphase space or mark coding, i.e. to or from codes where there is a transition at the beginning of every bit cell and a one has no second transition and a zero has a second transition one half of a bit period later or vice versa, e.g. double frequency code, FM code
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- Engineering & Computer Science (AREA)
- Signal Processing (AREA)
- Digital Magnetic Recording (AREA)
- Signal Processing For Digital Recording And Reproducing (AREA)
- Dc Digital Transmission (AREA)
- Cable Transmission Systems, Equalization Of Radio And Reduction Of Echo (AREA)
- Reduction Or Emphasis Of Bandwidth Of Signals (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、ディジタル信号の記録／再生系のように、
非直線歪を生じさせる要素を含む伝送系に適用されるデ
ィジタル信号の伝送装置に関する。
非直線歪を生じさせる要素を含む伝送系に適用されるデ
ィジタル信号の伝送装置に関する。
この発明は、非直線歪を発生する要素を含む伝送系を介
してディジタル信号を伝送するディジタル信号の伝送装
置において、送信側でディジタル信号のランレングスに
応じて伝送系で生じうる歪を打ち消すような逆歪をディ
ジタル回路を用いて加えておくことにより、伝送系を直
線な系に近似できるようにしたものである。この発明で
は、入力ディジタル信号の一の論理的レベルに続く他の
論理的レベルへの遷移点の位相を進めるような逆歪を加
えるものである。
してディジタル信号を伝送するディジタル信号の伝送装
置において、送信側でディジタル信号のランレングスに
応じて伝送系で生じうる歪を打ち消すような逆歪をディ
ジタル回路を用いて加えておくことにより、伝送系を直
線な系に近似できるようにしたものである。この発明で
は、入力ディジタル信号の一の論理的レベルに続く他の
論理的レベルへの遷移点の位相を進めるような逆歪を加
えるものである。
ディジタル信号を光学的に伝送したり、磁気的に記録／
再生する場合には、非直線歪が発生する。
再生する場合には、非直線歪が発生する。
ディジタル信号を磁気記録する場合、記録密度が高くな
ると、記録再生系の非直線性、記録再生系の伝送帯域の
制約等により再生ディジタル信号の波形が歪み、データ
を正しく再生することができないことが知られている。
ると、記録再生系の非直線性、記録再生系の伝送帯域の
制約等により再生ディジタル信号の波形が歪み、データ
を正しく再生することができないことが知られている。
このような現象は、ピークシフトと呼ばれている。ピー
クシフトは、論理的レベルの６０″又は１″のレベルが
連続した後即ち、長いランレングスの後に、“０”及び
“１”が交互に繰り返される信号波形の場合に、顕著に
現れる。
クシフトは、論理的レベルの６０″又は１″のレベルが
連続した後即ち、長いランレングスの後に、“０”及び
“１”が交互に繰り返される信号波形の場合に、顕著に
現れる。
ピークシフトの対策の一つとして、記録再生系で生じる
歪を予測して、記録側において、相補的な歪を記録ディ
ジタル信号に予め加えておく方法が’ｆＭ’Ｅ−されて
いる。例えば本ｌ２Ｊｉ発明者は、特願昭５５−６９４
４６号明細書において、かかるピークシフトの補正方法
を提案している。この先願によるピークシフトの補正方
法は、コンデンサ及び抵抗により構成されたアナログの
位相変調回路を用い、長いランレングスの後のディジタ
ル信号の前縁の位相を進めるものである。
歪を予測して、記録側において、相補的な歪を記録ディ
ジタル信号に予め加えておく方法が’ｆＭ’Ｅ−されて
いる。例えば本ｌ２Ｊｉ発明者は、特願昭５５−６９４
４６号明細書において、かかるピークシフトの補正方法
を提案している。この先願によるピークシフトの補正方
法は、コンデンサ及び抵抗により構成されたアナログの
位相変調回路を用い、長いランレングスの後のディジタ
ル信号の前縁の位相を進めるものである。
このピークシフトの補正方法は、アナログの位相変調回
路を用いているので、温度変動、電源電圧の変動に対し
て特定の状態を保持することが難しく、回路の設計、調
整等が面倒な欠点があった。
路を用いているので、温度変動、電源電圧の変動に対し
て特定の状態を保持することが難しく、回路の設計、調
整等が面倒な欠点があった。
また、ピークシフトの発生を抑えるために、ランレング
スが短くなるように、ディジタル信号を変調することが
知られている。Ｐ Ｅ （Ｐｈａｓｅ Ｅｎｃｏｄｉｎ
ｇ ）方式、 Ｍ”（Ｍｉｌｌｅｒ２）方式などが提案
されている。このディジタル変調方式は、伝送すべき情
報量が元の情報量より多くなり、伝送効率が悪い問題が
ある。
スが短くなるように、ディジタル信号を変調することが
知られている。Ｐ Ｅ （Ｐｈａｓｅ Ｅｎｃｏｄｉｎ
ｇ ）方式、 Ｍ”（Ｍｉｌｌｅｒ２）方式などが提案
されている。このディジタル変調方式は、伝送すべき情
報量が元の情報量より多くなり、伝送効率が悪い問題が
ある。
この発明では、ランレングスに起因する非直線歪の発生
がディジタル変調の技術を用いずに防止される。従って
、伝送データ量の増大の問題を生じない。
がディジタル変調の技術を用いずに防止される。従って
、伝送データ量の増大の問題を生じない。
また、この発明の目的は、アナログの非直線素子を用い
ずに、ディジタル回路の構成によって、温度変化、電源
電圧の変動に対して安定な非直線歪の除去動作を期待で
きるディジタル信号の伝送装置を提供することにある。
ずに、ディジタル回路の構成によって、温度変化、電源
電圧の変動に対して安定な非直線歪の除去動作を期待で
きるディジタル信号の伝送装置を提供することにある。
この発明の他の目的は、非直線歪を除去するために、伝
送データに対して送信側（又は記録側）で付加される逆
歪（伝送系で生じる非直線歪と相補的な歪）を随時、最
適なものに設定することができ、従って、汎用性に冨み
、また、自動波形等化に好適なディジタル信号の伝送装
置を提供することにある。
送データに対して送信側（又は記録側）で付加される逆
歪（伝送系で生じる非直線歪と相補的な歪）を随時、最
適なものに設定することができ、従って、汎用性に冨み
、また、自動波形等化に好適なディジタル信号の伝送装
置を提供することにある。
この発明は、入力ディジタル信号から一の論理的レベル
が続く長さくランレングス）を検出する検出回路と、検
出回路からの出力信号に応じて入力ディジタル信号の一
の論理的レベルに続く他の論理的レベルへの遷移点の位
相を制御するディジタル回路とからなるディジタル信号
の伝送装置である。
が続く長さくランレングス）を検出する検出回路と、検
出回路からの出力信号に応じて入力ディジタル信号の一
の論理的レベルに続く他の論理的レベルへの遷移点の位
相を制御するディジタル回路とからなるディジタル信号
の伝送装置である。
ランレングスが長い場合には、その直後のディジタル信
号の遷移点が正しい位相に対して遅れた位相を持つ非直
線歪（所謂ピークシフト）が生じる。従って、送信側（
又は記録側）において、ランレングスを考慮した位相だ
けディジタル信号の遷移点を進ませる逆歪を付加してお
くことにより、伝送系が直線的な系に近似される。また
、ディジタル的に逆歪の発生を行うことにより、温度変
動。
号の遷移点が正しい位相に対して遅れた位相を持つ非直
線歪（所謂ピークシフト）が生じる。従って、送信側（
又は記録側）において、ランレングスを考慮した位相だ
けディジタル信号の遷移点を進ませる逆歪を付加してお
くことにより、伝送系が直線的な系に近似される。また
、ディジタル的に逆歪の発生を行うことにより、温度変
動。
電源電圧の変動に対して安定な補正動作が期待できる。
以下、この発明の実施例について、下記の項目に従って
説明する。
説明する。
ａ、基本的構成
り、一実施例
Ｃ９他の実施例
ｄ、変形例
ａ、基本的構成
第１図は、この発明の基本的構成を示し、第１図におい
て、ｌが送信すべき入力ディジタル信号の供給される入
力端子である。入力ディジタル信号がランレングス検出
回路２及びデータ極性判別回路３に供給される。ランレ
ングス検出回路２は、入力ディジタル信号の論理的レベ
ルの“Ｏ”又は“１”が連続する長さくランレングス）
を検出する。データ極性判別回路３は、入力ディジタル
信号の“Ｏ“の期間及び“ｌ”の期間を夫々検出するも
のである。後述する他の実施例に開示されているように
、デユーティ比が記録再生系を介されることにより生じ
るデユーティ歪を補正するために、データ極性判別回路
３が設けられている。
て、ｌが送信すべき入力ディジタル信号の供給される入
力端子である。入力ディジタル信号がランレングス検出
回路２及びデータ極性判別回路３に供給される。ランレ
ングス検出回路２は、入力ディジタル信号の論理的レベ
ルの“Ｏ”又は“１”が連続する長さくランレングス）
を検出する。データ極性判別回路３は、入力ディジタル
信号の“Ｏ“の期間及び“ｌ”の期間を夫々検出するも
のである。後述する他の実施例に開示されているように
、デユーティ比が記録再生系を介されることにより生じ
るデユーティ歪を補正するために、データ極性判別回路
３が設けられている。
これらのランレングス検出回路２の出力信号及びデータ
極性判別回路３の出力信号がアドレス信号として逆歪発
生マツプ４に供給される。逆歪発生マツプ４は、逆歪を
発生するために必要とされるデータがマツプ毎に格納さ
れているメモリである。この逆歪発生用のデータは、ピ
ークシフト及びデユーティ歪を補正するために必要とさ
れるディジタルデータである。？ｊＩｆｉのマツプは、
例えば石君気テープの特性、磁気ヘッドの特性と対応す
るデータを格納するもので、入力端子５からのマツプセ
レクト信号により使用するマツプが選択される。
極性判別回路３の出力信号がアドレス信号として逆歪発
生マツプ４に供給される。逆歪発生マツプ４は、逆歪を
発生するために必要とされるデータがマツプ毎に格納さ
れているメモリである。この逆歪発生用のデータは、ピ
ークシフト及びデユーティ歪を補正するために必要とさ
れるディジタルデータである。？ｊＩｆｉのマツプは、
例えば石君気テープの特性、磁気ヘッドの特性と対応す
るデータを格納するもので、入力端子５からのマツプセ
レクト信号により使用するマツプが選択される。
逆歪発生マツプ４から読み出された逆歪発生用のデータ
が逆歪発生回路６に供給される。この逆歪発生回路６で
形成された逆歪が加算回路７に供給され、入力ディジタ
ル信号に逆歪が加算される。
が逆歪発生回路６に供給される。この逆歪発生回路６で
形成された逆歪が加算回路７に供給され、入力ディジタ
ル信号に逆歪が加算される。
この発明では、入力ディジタル信号に対して逆歪として
位相シフトが付加される。つまり、入力ディジタル信号
中の“０”又は“１”が連続した後の最初の遷移点のエ
ツジの位相が所定量シフトされる。より具体的には、ク
ロックパルスの位相シフトによって逆歪が生成され、こ
の位相シフトされたクロックパルスが入力ディジタル信
号の供給されるＤフリップフロップに供給されることに
よって逆歪が付加される。加算回路７の出力端子８に得
られるディジタル信号が例えば回転へ・ソドを用いた記
録再生系に供給される。
位相シフトが付加される。つまり、入力ディジタル信号
中の“０”又は“１”が連続した後の最初の遷移点のエ
ツジの位相が所定量シフトされる。より具体的には、ク
ロックパルスの位相シフトによって逆歪が生成され、こ
の位相シフトされたクロックパルスが入力ディジタル信
号の供給されるＤフリップフロップに供給されることに
よって逆歪が付加される。加算回路７の出力端子８に得
られるディジタル信号が例えば回転へ・ソドを用いた記
録再生系に供給される。
なお、逆歪を与えるために、位相シフトと共に振幅制御
を行うようにしても良い。
を行うようにしても良い。
また、以下に説明するこの発明の一実施例は、デユーテ
ィ歪の補正をｊテっでなく、ピークシフトの補正だけを
行うものである。
ィ歪の補正をｊテっでなく、ピークシフトの補正だけを
行うものである。
ｂ、−実施例
第２図は、この発明の一実施例を示す。この実施例は、
３ビット以上の同一極性の“Ｏ”又は“１”の連続を入
力ディジタル信号が持つ時に、後縁のビットで最初に反
転する遷移点の位相を進めるものである。
３ビット以上の同一極性の“Ｏ”又は“１”の連続を入
力ディジタル信号が持つ時に、後縁のビットで最初に反
転する遷移点の位相を進めるものである。
第２図において、１０で示す入力端子に記録しようとす
る入力ディジタル信号が供給される。入力端子１０に３
個のＤフリップフロップ１１，１２．１３が直列に接続
される。Ｄフリップフロップ１１の出力信号Ｄ１とＤフ
リップフロップ１２の出力信号Ｄ２とがイクスクルーシ
ブＯＲゲート（Ｅ Ｘ −ＯＲゲート）１４に供給され
、Ｄフリップフロ、ブ１２の出力信号Ｄ２とＤフリップ
フロップ１３の出力信号Ｄ３とがＥＸ−ＯＲゲートエ５
に供給される。ＥＸ−ＯＲゲート１４及び１５の出力信
号がＯＲゲート１６に供給される。
る入力ディジタル信号が供給される。入力端子１０に３
個のＤフリップフロップ１１，１２．１３が直列に接続
される。Ｄフリップフロップ１１の出力信号Ｄ１とＤフ
リップフロップ１２の出力信号Ｄ２とがイクスクルーシ
ブＯＲゲート（Ｅ Ｘ −ＯＲゲート）１４に供給され
、Ｄフリップフロ、ブ１２の出力信号Ｄ２とＤフリップ
フロップ１３の出力信号Ｄ３とがＥＸ−ＯＲゲートエ５
に供給される。ＥＸ−ＯＲゲート１４及び１５の出力信
号がＯＲゲート１６に供給される。
ＯＲゲート１６の出力信号がＤフリップフロップ１７に
供給される。Ｄフリップフロップ１１゜１２．１３．１
７には、バッファ２１からクロックパルスが供給される
。クロックパルスの入力端子２０とバッファ２１との間
に、バッファ２２゜２３．２４の直列回路が挿入される
。バッファ２１〜２４は、遅延量τを夫々有しており、
バッファ２１から得られるクロックパルスは、入力端子
２０に供給されるクロックパルスに対して４τの遅れを
持っている。
供給される。Ｄフリップフロップ１１゜１２．１３．１
７には、バッファ２１からクロックパルスが供給される
。クロックパルスの入力端子２０とバッファ２１との間
に、バッファ２２゜２３．２４の直列回路が挿入される
。バッファ２１〜２４は、遅延量τを夫々有しており、
バッファ２１から得られるクロックパルスは、入力端子
２０に供給されるクロックパルスに対して４τの遅れを
持っている。
Ｄフリップフロップ１７の出力信号ＧがＡＮＤゲート１
８の一方の入力端子に供給され、出力信号ＣがへＮＤゲ
ー）１９の他方の入力端子に供給される。ＡＮＤゲート
１８の他方の入力端子にバッファ２１からのクロックパ
ルスが供給され、ＡＮＤゲート１９の他方の入力端子に
セレクタ２５からのクロックパルスが供給される。セレ
クタ２５は、バッファ２２，２３．２４の各出力端子に
得られるクロックパルスと入力クロックパルスとの中の
一つを選択して出力する。セレクタ２５には、端子２６
からセレクト信号が供給される。セレクト信号は、例え
ばマニュアルスイッチの操作によって形成される。
８の一方の入力端子に供給され、出力信号ＣがへＮＤゲ
ー）１９の他方の入力端子に供給される。ＡＮＤゲート
１８の他方の入力端子にバッファ２１からのクロックパ
ルスが供給され、ＡＮＤゲート１９の他方の入力端子に
セレクタ２５からのクロックパルスが供給される。セレ
クタ２５は、バッファ２２，２３．２４の各出力端子に
得られるクロックパルスと入力クロックパルスとの中の
一つを選択して出力する。セレクタ２５には、端子２６
からセレクト信号が供給される。セレクト信号は、例え
ばマニュアルスイッチの操作によって形成される。
ＡＮＤゲート１８及び１９の出力信号がワイヤドＯＲゲ
ートを介してＤフリップフロップ２７にクロックパルス
として供給される。Ｄフリップフロップ２７には、Ｄフ
リップフロップ１１の出力信号Ｄ１が供給される。Ｄフ
リップフロップ２７の出力端子２８Ａ、２８Ｂに逆歪が
付加された出力ディジタル信号が取り出される。
ートを介してＤフリップフロップ２７にクロックパルス
として供給される。Ｄフリップフロップ２７には、Ｄフ
リップフロップ１１の出力信号Ｄ１が供給される。Ｄフ
リップフロップ２７の出力端子２８Ａ、２８Ｂに逆歪が
付加された出力ディジタル信号が取り出される。
上述の一実施例の動作を第３図に示すタイムチャートを
参照して説明する。第３図Ａは、バッファ２１からのク
ロックパルス（周期Ｔ）を示し、このクロックパルスに
同期して第３図Ｂに示すディジタル信号Ｄ１〜Ｄ３がＤ
フリップフロップ１１〜１３の夫々から発生する。第３
図では、入力端子１０に供給される入力ディジタル信号
が４Ｔの期間にわたる“１゛の連続、即ち、ランレング
スが４Ｔの波形を有している。
参照して説明する。第３図Ａは、バッファ２１からのク
ロックパルス（周期Ｔ）を示し、このクロックパルスに
同期して第３図Ｂに示すディジタル信号Ｄ１〜Ｄ３がＤ
フリップフロップ１１〜１３の夫々から発生する。第３
図では、入力端子１０に供給される入力ディジタル信号
が４Ｔの期間にわたる“１゛の連続、即ち、ランレング
スが４Ｔの波形を有している。
このディジタル信号Ｄ１〜Ｄ３を用いてＥＸ−ＯＲゲー
ト１４．１５及びＯＲゲート１６が３Ｔ以上のランレン
グスを検出する。このＯＲゲート１６の出力信号をクロ
ックパルス（第３図Ａ）によりサンプリングすることに
より、第３図Ｃに示す検出信号ＧがＤフリップフロップ
１７から得られる。
ト１４．１５及びＯＲゲート１６が３Ｔ以上のランレン
グスを検出する。このＯＲゲート１６の出力信号をクロ
ックパルス（第３図Ａ）によりサンプリングすることに
より、第３図Ｃに示す検出信号ＧがＤフリップフロップ
１７から得られる。
また、セレクタ２５が一例としてバ・２フア２４から出
力されるクロックパルスを選択し、第３図りに示すよう
に、元のクロックパルスに対して位相が３τ進められた
クロックパルスが得られる。
力されるクロックパルスを選択し、第３図りに示すよう
に、元のクロックパルスに対して位相が３τ進められた
クロックパルスが得られる。
ＡＮＤゲート１９は、検出信号Ｇの“０”の期間でセレ
クタ２５からのクロックパルスを通過させるので、ＡＮ
Ｄゲート１８及び１９のＯＲ出力は、第３図Ｅに示すも
のとなる。この第３図已に示すクロックパルスがＤフリ
ップフロップ２７に供給され、Ｄフリップフロップ２７
において、ディジタル信号ＤＩがサンプリングされる。
クタ２５からのクロックパルスを通過させるので、ＡＮ
Ｄゲート１８及び１９のＯＲ出力は、第３図Ｅに示すも
のとなる。この第３図已に示すクロックパルスがＤフリ
ップフロップ２７に供給され、Ｄフリップフロップ２７
において、ディジタル信号ＤＩがサンプリングされる。
従って、Ｄフリップフロップ２７の出力端子２８Ａには
、第３図Ｆに示すように、４Ｔのランレングスの終端の
タイミングのエツジの位相が３でだけ進められたディジ
タル信号が得られる。また、この位相が補正されたエツ
ジの後のエツジの位相は、次に、３Ｔ以上のランレング
スが再び検出される迄、元の位相のままである。
、第３図Ｆに示すように、４Ｔのランレングスの終端の
タイミングのエツジの位相が３でだけ進められたディジ
タル信号が得られる。また、この位相が補正されたエツ
ジの後のエツジの位相は、次に、３Ｔ以上のランレング
スが再び検出される迄、元の位相のままである。
また、第３図Ｇに示すように、１ｌａｌｌが３Ｔ以上、
例えば４Ｔ連続する時でも、この“Ｏ”から“１”に遷
移するエツジの位相が上述と同様に進められる。位相補
正量としては、３τに限らず、τ、２τ、３τ、４τの
中で使用する記録再生系に関して最適なものがセレクタ
２５によって選択される。
例えば４Ｔ連続する時でも、この“Ｏ”から“１”に遷
移するエツジの位相が上述と同様に進められる。位相補
正量としては、３τに限らず、τ、２τ、３τ、４τの
中で使用する記録再生系に関して最適なものがセレクタ
２５によって選択される。
上述のこの発明の一実施例により得られるピークシフト
の改善効果について第４図を参照して説明する。第４図
は、ランレングスのビット数Ｎ１を横軸とし、ピークシ
フト量ｘを縦軸とした時の測定値の一例である。ピーク
シフトｌｘは、第５図に示すように定義される。第５図
Ａに示すようなランレングスがＮ１ビットのディジタル
信号を回転ヘッド型のディジタル信号記録再生装置によ
り磁気テープに記録し、再生波形等花器を介した第５図
Ｂに示すような再生ディジタル信号の波形を観測する。
の改善効果について第４図を参照して説明する。第４図
は、ランレングスのビット数Ｎ１を横軸とし、ピークシ
フト量ｘを縦軸とした時の測定値の一例である。ピーク
シフトｌｘは、第５図に示すように定義される。第５図
Ａに示すようなランレングスがＮ１ビットのディジタル
信号を回転ヘッド型のディジタル信号記録再生装置によ
り磁気テープに記録し、再生波形等花器を介した第５図
Ｂに示すような再生ディジタル信号の波形を観測する。
第５図Ｂにおいて、一点鎖線で示す中心レベルより上側
のレベルを（１００−ｘ）％とし、中心レベルより下側
のレベルを１００％とし、Ｘ％の量を測定する。
のレベルを（１００−ｘ）％とし、中心レベルより下側
のレベルを１００％とし、Ｘ％の量を測定する。
第４図において、２９Ａが何等の補正も行わない場合の
ピークシフト量を示し、（Ｎ ｌ ＝ ２ピント）以上
では、Ｎ１が大きくなるほど、ピークシフ）ｆｆｉＸが
非直線的に増大する。２９Ｂは、この発明の一実施例が
適用された場合のピークシフトｉｘの変化を示す。（Ｎ
ｌ ＝ ３ビツト）の時に、（Ｘ＝Ｏ）となり、Ｎ１
が大きくなっても、何等の補正も行わない時と比べて、
ピークシフトｌｘが減少する。
ピークシフト量を示し、（Ｎ ｌ ＝ ２ピント）以上
では、Ｎ１が大きくなるほど、ピークシフ）ｆｆｉＸが
非直線的に増大する。２９Ｂは、この発明の一実施例が
適用された場合のピークシフトｉｘの変化を示す。（Ｎ
ｌ ＝ ３ビツト）の時に、（Ｘ＝Ｏ）となり、Ｎ１
が大きくなっても、何等の補正も行わない時と比べて、
ピークシフトｌｘが減少する。
Ｃ１他の実施例
上述の一実施例では、ランレングスの長さが３ビツト以
上であれば、設定された所定の位相進みが与えられる。
上であれば、設定された所定の位相進みが与えられる。
しかし、ランレングスの長さによってピークシフト量が
異なるので、ランレングスが３ビツトの時以外では、ピ
ークシフト量の発生を充分に抑えることができない。こ
の発明の他の実施例は、この点を考慮してより充分にピ
ークシフトを低減するものである。
異なるので、ランレングスが３ビツトの時以外では、ピ
ークシフト量の発生を充分に抑えることができない。こ
の発明の他の実施例は、この点を考慮してより充分にピ
ークシフトを低減するものである。
第６図において、３０で示す入力端子に記録しよとする
入力ディジタル信号が供給され、４０で示す入力端子に
クロックパルスが供給される。入力ディジタル信号がＤ
フリップフロップ３１に供給される。Ｄフリップフロッ
プ３１の出力信号がＤフリップフロップ３２及び３３に
供給される。
入力ディジタル信号が供給され、４０で示す入力端子に
クロックパルスが供給される。入力ディジタル信号がＤ
フリップフロップ３１に供給される。Ｄフリップフロッ
プ３１の出力信号がＤフリップフロップ３２及び３３に
供給される。
Ｄフリップフロップ３３の出力信号が出力端子３４に取
り出される。
り出される。
また、入力端子４０からのクロックパルスがｎタップを
持つディジタル遅延回路４１に供給される。このディジ
タル遅延回路４１は、ＥＣＬのバッファがｎ段、直列接
続されたものである。ディジタル遅延回路４１の各タッ
プの出力信号がセレクタ４２に供給され、ディジタル遅
延回路４１の最終段の出力信号がディジタル遅延回路４
３に供給される。このディジタル遅延回路４３により所
定量遅延されたクロックパルスが位相制御を受けてない
基準位相のクロックパルスである。セレクタ４２は、後
述するピークシフト補正用のセレクト信号で指定される
タップから出力されるクロックパルスを選択する。セレ
クタ４２により選択されたクロックパルスがｐタップを
有するディジタル遅延回路４４に供給される。このディ
ジタル遅延回路４４の各タップの出力信号がセレクタ４
５に供給される。セレクタ４５は、後述するデユーティ
歪補正用のセレクト信号で指定されるタップから出力さ
れるクロックパルスを選択する。このセレクタ４５から
のクロックパルスがデグリッチャ４６に供給される。デ
グリソチャ４６は、回路素子の遅れにより生じるひげ状
の波形を除去するために設けられている。デグリッチャ
４６から補正用のクロックパルスが得られる。
持つディジタル遅延回路４１に供給される。このディジ
タル遅延回路４１は、ＥＣＬのバッファがｎ段、直列接
続されたものである。ディジタル遅延回路４１の各タッ
プの出力信号がセレクタ４２に供給され、ディジタル遅
延回路４１の最終段の出力信号がディジタル遅延回路４
３に供給される。このディジタル遅延回路４３により所
定量遅延されたクロックパルスが位相制御を受けてない
基準位相のクロックパルスである。セレクタ４２は、後
述するピークシフト補正用のセレクト信号で指定される
タップから出力されるクロックパルスを選択する。セレ
クタ４２により選択されたクロックパルスがｐタップを
有するディジタル遅延回路４４に供給される。このディ
ジタル遅延回路４４の各タップの出力信号がセレクタ４
５に供給される。セレクタ４５は、後述するデユーティ
歪補正用のセレクト信号で指定されるタップから出力さ
れるクロックパルスを選択する。このセレクタ４５から
のクロックパルスがデグリッチャ４６に供給される。デ
グリソチャ４６は、回路素子の遅れにより生じるひげ状
の波形を除去するために設けられている。デグリッチャ
４６から補正用のクロックパルスが得られる。
Ｄフリップフロップ３１及び３２には、ディジタル遅延
回路４３からの基準のクロックパルスが供給される。一
方、出力ディジタル信号が取り出されるＤフリップフロ
ップ３３には、デグリッチャ４６からの補正用のクロッ
クパルスが供給される。Ｄフリップフロップ３１の出力
信号とＤフリップフロップ３２の出力信号とがＥＸ−Ｏ
Ｒゲート３５に供給される。ＥＸ−ＯＲゲート３５の出
力信号がＤフリップフロップ５０．のデータ入力端子に
供給される。Ｄフリップフロップ５０．に対して、（ｋ
−２）個のＤフリップフロップ５０２ ・・・５０に−
１が直列接続され、Ｄフリップフロップ５０に−１にラ
ッチ５０．が直列接続されている。
回路４３からの基準のクロックパルスが供給される。一
方、出力ディジタル信号が取り出されるＤフリップフロ
ップ３３には、デグリッチャ４６からの補正用のクロッ
クパルスが供給される。Ｄフリップフロップ３１の出力
信号とＤフリップフロップ３２の出力信号とがＥＸ−Ｏ
Ｒゲート３５に供給される。ＥＸ−ＯＲゲート３５の出
力信号がＤフリップフロップ５０．のデータ入力端子に
供給される。Ｄフリップフロップ５０．に対して、（ｋ
−２）個のＤフリップフロップ５０２ ・・・５０に−
１が直列接続され、Ｄフリップフロップ５０に−１にラ
ッチ５０．が直列接続されている。
Ｄフリップフロップ５０．〜５０に−＋のクロック入力
端子には、基準クロックパルスが共通に供給され、また
、Ｄフリップフロップ５０１〜５０に−１のクリア入力
端子にＥＸ−ＯＲゲート３５の出力信号が共通に供給さ
れる。Ｄフリップフロップ３１．３２、ＥＸ−ＯＲゲー
ト３５、Ｄフリップフロップ５０．〜５０に−，及びラ
ッチ５０．によって、ランレングス検出回路が構成され
る。ＥＸ−ＯＲゲート３５の出力信号は、２ビツト以上
のランレングスが入力ディジタル信号に含まれていると
、ランレングスの長さと対応するクロックタイミングで
のみ“１″となる。また、“０”及び“１”が１ビツト
ずつ発生する時に、Ｄフリップフロップ５０．〜５０い
、及びラッチ５０ｋがクリアされる。Ｄフリップフロッ
プ５０．〜５０ト１により構成されたシフトレジスタの
に個の出力端子の中で、ランレングスの長さと対応する
出力端子に“ｌ”の出力信号が得られる。従って、この
発明の他の実施例では、ランレングスに関して、（２，
３，・・・ｋ）ビットの各々が検出される。また、（ｋ
＋１）ビット以上のランレングスが含まれる時には、ラ
ッチ５０．の出力信号が“１”となる。
端子には、基準クロックパルスが共通に供給され、また
、Ｄフリップフロップ５０１〜５０に−１のクリア入力
端子にＥＸ−ＯＲゲート３５の出力信号が共通に供給さ
れる。Ｄフリップフロップ３１．３２、ＥＸ−ＯＲゲー
ト３５、Ｄフリップフロップ５０．〜５０に−，及びラ
ッチ５０．によって、ランレングス検出回路が構成され
る。ＥＸ−ＯＲゲート３５の出力信号は、２ビツト以上
のランレングスが入力ディジタル信号に含まれていると
、ランレングスの長さと対応するクロックタイミングで
のみ“１″となる。また、“０”及び“１”が１ビツト
ずつ発生する時に、Ｄフリップフロップ５０．〜５０い
、及びラッチ５０ｋがクリアされる。Ｄフリップフロッ
プ５０．〜５０ト１により構成されたシフトレジスタの
に個の出力端子の中で、ランレングスの長さと対応する
出力端子に“ｌ”の出力信号が得られる。従って、この
発明の他の実施例では、ランレングスに関して、（２，
３，・・・ｋ）ビットの各々が検出される。また、（ｋ
＋１）ビット以上のランレングスが含まれる時には、ラ
ッチ５０．の出力信号が“１”となる。
セレクタ４２に対して、Ｓビットのピークシフト補正用
のセレクト信号が供給される。このセレクト信号によっ
てピークシフト補正に必要とされる位相シフトがクロッ
クパルスに与えられる。また、セレクタ４５に対してｒ
ビットのデユーティ歪補正用のセレクト信号が供給され
る。デユーティ歪は、デユーティレシオが例えば５０％
のディジタル信号を記録した場合に、再生されたディジ
タル信号が５０％のデユーティレシオとならない現象で
ある。このデユーティ歪は、記録回路のアンバランス、
ヘッド巻線のアンバランス等により発生する。デユーテ
ィ歪の補正は、入力ディジタル信号の“０”の期間又は
“１”の期間の一方を狭く又は広（する補正である。デ
ユーティ歪補正用のセレクト信号により、この補正量が
定められる。
のセレクト信号が供給される。このセレクト信号によっ
てピークシフト補正に必要とされる位相シフトがクロッ
クパルスに与えられる。また、セレクタ４５に対してｒ
ビットのデユーティ歪補正用のセレクト信号が供給され
る。デユーティ歪は、デユーティレシオが例えば５０％
のディジタル信号を記録した場合に、再生されたディジ
タル信号が５０％のデユーティレシオとならない現象で
ある。このデユーティ歪は、記録回路のアンバランス、
ヘッド巻線のアンバランス等により発生する。デユーテ
ィ歪の補正は、入力ディジタル信号の“０”の期間又は
“１”の期間の一方を狭く又は広（する補正である。デ
ユーティ歪補正用のセレクト信号により、この補正量が
定められる。
デユーティ歪補正用のセレクト信号は、各々が１ビツト
のメモリＭ＋ｏ、 Ｍｚ。、・・・Ｍ、。に貯えられ
ている。メモリＭ １６〜Ｍ、。から夫々読み出された
ｒビットのセレクト信号がＡＮＤゲートＡ １６〜Ａ１
゜を介してセレクタ４５に供給される。Ｄフリップフロ
ップ３１の出力に得られるディジタル信号がＥＸ−ＯＲ
ゲート３６を介してＡＮＤゲートＡｌ。〜Ａ１゜に共通
に供給される。従って、ＥＸ−ＯＲゲート３６の出力信
号が“１″の期間でメモリＭ 、 ６〜Ｍ、。に貯えら
れているセレクト信号がセレクタ４５に供給され、ＥＸ
−ＯＲゲート３６の出力信号が“０゛の期間でセレクト
信号の全てのビットが０”となる。ＥＸ−ＯＲゲート３
６には、入力端子４７からの極性制御信号が供給され、
ディジタル信号の０”の期間と“１”の期間の何れのパ
ルス幅を補正するかが制御される。
のメモリＭ＋ｏ、 Ｍｚ。、・・・Ｍ、。に貯えられ
ている。メモリＭ １６〜Ｍ、。から夫々読み出された
ｒビットのセレクト信号がＡＮＤゲートＡ １６〜Ａ１
゜を介してセレクタ４５に供給される。Ｄフリップフロ
ップ３１の出力に得られるディジタル信号がＥＸ−ＯＲ
ゲート３６を介してＡＮＤゲートＡｌ。〜Ａ１゜に共通
に供給される。従って、ＥＸ−ＯＲゲート３６の出力信
号が“１″の期間でメモリＭ 、 ６〜Ｍ、。に貯えら
れているセレクト信号がセレクタ４５に供給され、ＥＸ
−ＯＲゲート３６の出力信号が“０゛の期間でセレクト
信号の全てのビットが０”となる。ＥＸ−ＯＲゲート３
６には、入力端子４７からの極性制御信号が供給され、
ディジタル信号の０”の期間と“１”の期間の何れのパ
ルス幅を補正するかが制御される。
ピークシフト補正用のＳビットのセレクト信号は、各ラ
ンレングスに対応して設けられたメモリに貯えられてい
る。各１ビツトのメモリＭ、〜Ｍ３＋には、ランレング
スが２ビツトの時に最適な位相シフトを生じさせるセレ
クト信号が貯えられている。同様に、ランレングスが３
ビツト、４ビツト・・・の時に夫々最適な位相シフトを
生じさせるセレクト信号がメモリに貯えられている。メ
モリＭ ｌ ＋ ｋ −１〜ＭＳ＋１ｌ−１には、ｋビ
ットのランレングスに対して最適な位相シフトを生じさ
せるセレクト信号が格納され、（ｋ＋１）ビット以上の
ランレングスに関してのセレクト信号がメモリＭ１゜３
〜Ｊ、ｋに格納されている。
ンレングスに対応して設けられたメモリに貯えられてい
る。各１ビツトのメモリＭ、〜Ｍ３＋には、ランレング
スが２ビツトの時に最適な位相シフトを生じさせるセレ
クト信号が貯えられている。同様に、ランレングスが３
ビツト、４ビツト・・・の時に夫々最適な位相シフトを
生じさせるセレクト信号がメモリに貯えられている。メ
モリＭ ｌ ＋ ｋ −１〜ＭＳ＋１ｌ−１には、ｋビ
ットのランレングスに対して最適な位相シフトを生じさ
せるセレクト信号が格納され、（ｋ＋１）ビット以上の
ランレングスに関してのセレクト信号がメモリＭ１゜３
〜Ｊ、ｋに格納されている。
これらのピークシフト補正用のセレクト信号は、メモリ
から読み出され、各メモリと対応して設けられたＡＮＤ
ゲートを介してセレクタ４２に供給される。ＡＮＤゲー
トには、メモリＭ、Ｊと対応する符号Ａ ｉ ｊが付さ
れている。また、３個のＡＮＤゲートに対する共通の入
力信号としてＤフリップフロップ５０．〜５０ｂの出力
信号が夫々供給される。
から読み出され、各メモリと対応して設けられたＡＮＤ
ゲートを介してセレクタ４２に供給される。ＡＮＤゲー
トには、メモリＭ、Ｊと対応する符号Ａ ｉ ｊが付さ
れている。また、３個のＡＮＤゲートに対する共通の入
力信号としてＤフリップフロップ５０．〜５０ｂの出力
信号が夫々供給される。
上述のデユーティ歪補正用のセレクト信号が格納された
メモリＭ１゜〜Ｍ、。及びピークシフト補正用のセレク
Ｉ・信号が格納されたメモリＭ、〜Ｍ５１、は、メモリ
制御回路５１により制御される。
メモリＭ１゜〜Ｍ、。及びピークシフト補正用のセレク
Ｉ・信号が格納されたメモリＭ、〜Ｍ５１、は、メモリ
制御回路５１により制御される。
メモリ制御回路５１には、メモリに書き込まれるセレク
ト信号データ５２がＰＲＯＭ、 ＥＰＲＯＭ等のデー
タ格納部から供給される。このセレクト信号データがメ
モリ制御回路５１により形成されたアドレス信号に対応
するメモリに書き込まれる。ｒ個又は３個の関連を持つ
メモリの組毎に、アドレス信号、書き込み／読み出し制
御信号がメモリ制御回路５１から供給される。セレクト
信号データは、使用する磁気テープの種類、磁気へ。
ト信号データ５２がＰＲＯＭ、 ＥＰＲＯＭ等のデー
タ格納部から供給される。このセレクト信号データがメ
モリ制御回路５１により形成されたアドレス信号に対応
するメモリに書き込まれる。ｒ個又は３個の関連を持つ
メモリの組毎に、アドレス信号、書き込み／読み出し制
御信号がメモリ制御回路５１から供給される。セレクト
信号データは、使用する磁気テープの種類、磁気へ。
ドの特性等に対応したデータである。
上述の他の実施例に依れば、ランレングスの長さと対応
して最適な逆歪（位相シフト）を記録ディジタル信号に
与えることができ、ピークシフト量を充分に抑えること
ができる。また、デユーティ歪の補正を行うことができ
る。
して最適な逆歪（位相シフト）を記録ディジタル信号に
与えることができ、ピークシフト量を充分に抑えること
ができる。また、デユーティ歪の補正を行うことができ
る。
ｄ、変形例
ランレングスに応じて逆歪を与える場合、１ビツトずつ
でなく、複数ビットずつ異なるランレングスに対応する
逆歪を発生させても良い。
でなく、複数ビットずつ異なるランレングスに対応する
逆歪を発生させても良い。
また、再生信号の波形を解析することにより、記録側に
与えるべき最適な逆歪をもとめ、この逆歪を記録側にフ
ィードバックする構成の自動等化を行うようにしても良
い。
与えるべき最適な逆歪をもとめ、この逆歪を記録側にフ
ィードバックする構成の自動等化を行うようにしても良
い。
更に、この発明は、ディジタルＶＴＲに限らず、非直線
歪を生じさせる伝送系に対して適用することができる。
歪を生じさせる伝送系に対して適用することができる。
この発明に依れば、送信側において、伝送系で生じる非
直線歪を打ち消す逆歪をディジタル信号にたいして付加
することにより、伝送系を直線的な系に近似できる。従
って、ディジタル変調のように、伝送効率の低下を生ぜ
ずに、ピークシフトの発生を抑えることができる。特に
、この発明は、逆歪をディジタル回路によって生成する
ので、温度変動及び電源電圧変動に対して安定に動作す
る。
直線歪を打ち消す逆歪をディジタル信号にたいして付加
することにより、伝送系を直線的な系に近似できる。従
って、ディジタル変調のように、伝送効率の低下を生ぜ
ずに、ピークシフトの発生を抑えることができる。特に
、この発明は、逆歪をディジタル回路によって生成する
ので、温度変動及び電源電圧変動に対して安定に動作す
る。
更に、この発明は、ディジタル信号のランレングスに応
じて最適な逆歪を形成することができる。
じて最適な逆歪を形成することができる。
【図面の簡単な説明】
第１図はこの発明の基本的構成のブロック図、第２図は
この発明の一実施例のブロック図、第３図はこの発明の
一実施例の動作説明に用いるタイムチャート、第４図及
び第５図はこの発明の一実施例の効果の説明に用いるグ
ラフ及び波形図、第６図はこの発明の他の実施例のブロ
ック図である。 図面における主要な符号の説明 ｌ：ディジタル信号の入力端子、 ２エランレングス検
出回路、 ６：逆歪発生回路、 ８：出力端子。 代理人 弁理士 杉 浦 正 姉 弟１図 ２５ 第２図 タイ４＋、−ト 第３図
この発明の一実施例のブロック図、第３図はこの発明の
一実施例の動作説明に用いるタイムチャート、第４図及
び第５図はこの発明の一実施例の効果の説明に用いるグ
ラフ及び波形図、第６図はこの発明の他の実施例のブロ
ック図である。 図面における主要な符号の説明 ｌ：ディジタル信号の入力端子、 ２エランレングス検
出回路、 ６：逆歪発生回路、 ８：出力端子。 代理人 弁理士 杉 浦 正 姉 弟１図 ２５ 第２図 タイ４＋、−ト 第３図
Claims (3)
- （１）入力ディジタル信号の一の論理的レベルが続く長
さを検出する検出回路と、上記検出回路からの出力信号
に応じて上記入力ディジタル信号の上記一の論理的レベ
ルに続く他の論理的レベルへの遷移点の位相を制御する
ディジタル回路とからなることを特徴とするディジタル
信号の伝送装置。 - （２）上記ディジタル回路は、上記入力ディジタル信号
をサンプリング信号に同期したクロック信号によりラッ
チする回路と、上記一の論理的レベルの長さに応じて上
記クロック信号の位相を上記入力ディジタル信号に対し
て進めるディジタル位相制御回路とからなることを特徴
とする特許請求の範囲第１項記載のディジタル信号の伝
送装置。 - （３）上記検出回路は、一の論理的レベルが続く長さを
判別する構成とされ、上記ディジタル回路は、上記判別
された長さと対応する位相量の制御を行うことを特徴と
する特許請求の範囲第１項記載のディジタル信号の伝送
装置。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61084609A JP2540805B2 (ja) | 1986-04-12 | 1986-04-12 | ディジタル信号の伝送装置 |
| US07/036,252 US4787094A (en) | 1986-04-12 | 1987-04-09 | Apparatus for transmitting digital signal |
| CA000534375A CA1286399C (en) | 1986-04-12 | 1987-04-10 | Apparatus for transmitting digital signal |
| AU71374/87A AU597960B2 (en) | 1986-04-12 | 1987-04-10 | Apparatus for transmitting digital signal |
| KR870003482A KR870010533A (ko) | 1986-04-12 | 1987-04-11 | 디지탈신호기의 전송장치 |
| EP87303219A EP0242166A3 (en) | 1986-04-12 | 1987-04-13 | Apparatus for transmitting digital signal |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61084609A JP2540805B2 (ja) | 1986-04-12 | 1986-04-12 | ディジタル信号の伝送装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62239743A true JPS62239743A (ja) | 1987-10-20 |
| JP2540805B2 JP2540805B2 (ja) | 1996-10-09 |
Family
ID=13835433
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61084609A Expired - Fee Related JP2540805B2 (ja) | 1986-04-12 | 1986-04-12 | ディジタル信号の伝送装置 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US4787094A (ja) |
| EP (1) | EP0242166A3 (ja) |
| JP (1) | JP2540805B2 (ja) |
| KR (1) | KR870010533A (ja) |
| AU (1) | AU597960B2 (ja) |
| CA (1) | CA1286399C (ja) |
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