JPS6211344A - 高速パケツト交換装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 この発明は、高速パケット交換を利用したデジタル通信
ネットワークの分野に関するものである。

詳しくは、音声パケットを切換えるネットワークにおけ
る遅延を最小にするために適した高速パケットの切換用
回線装置に関するものである。

従来技術 典型的なパケット交換データ通信ネットワークは、第１
図に示されているように相互に連結された多数のノード
からなっている。第１図の単純なネットワークにはノー
ド１Ｏ１１２，１４，１６，１８，２０が含まれている
。各ノードは多数のインプットノード２２．２４．２６
．２８．３０．３２．３４．３６．３８を含んでいる。

各ノードは、またアウトプットポート４０．４２．４４
．４６．４８．５０．５２を含んでいる。ノードは、６
０．６２．６４．６６．６８．７０，７２．７４．７６
のようなワイヤ伝送回線となる複数個のリンクによって
連結されている。このようなネットワークは、技術上周
知のようにデータ情報または音声情報の双方向性の通信
に適している。第１図においては、一方向だけの通信経
路が図示されているが、これは明確化のためであり、対
応するアウトプットポートが各インプットポートに対し
て存在し、逆にインプットポートが各アウトプットポー
トに対し存在する。

このネットワークの各ノードはこのネットワークの一人
またはそれ以上のユーザーに接続されている。このよう
に、ネットワーク内でノードからノードへ流れるパケッ
トは多数のユーザーへ宛てられ、単一のノードにその中
の多数のユーザーを接続することができる。

たとえば、ノード２０宛のパケットが、ノード１０のイ
ンプットポート２２へ入力された場合、ノード１０とノ
ード２０の間を仮想的に接続するために多数の実行可能
な経路を使用することができる。たとえば、そのパケッ
トはノードｌＯからノード１２へ流れ、続いて最終宛先
であるノード２０へ流れる。そのパケットはノードｌＯ
からノード１６．１８．２０へと流れることもできる。

多数の経路を使ってノード１０からノード２０への仮想
回路を完成することができることは明らか上にも、ダイ
ナミックなロード割当を可能にする上でも有効である。

どのルートをそのパケットが採用すべきかを決定するか
については色々な処理方式が知られている。代表的なも
のでは、経路表が、ネットワークの統計的なローディン
グを分析することによって確立される。ネットワークが
故障した場合、経路表を変更し、異った経路を採用して
その故障を回避する。たとえば、もし通常、ノードＩＯ
からノード２０へ宛てられたパケットがノード１２を通
って送られた場合、トランク６２内の故障は、経路表を
変更してパケットをノード１８、その後ノード２０へ送
るようにすることによって処理することができる。経路
表は、ダイナミックロードのバランスを行うために連続
的に変更することができる。もちろん、フラッドルーテ
ィング（ｆｌｏｏｄ　ｒｏｕｔｉｎｇ　）のような他の
経路指定も使用することができる。

通常のパケット交換ネットワークにおいては、各ノード
は個々に送られてくる入力パケットを見転送されるべき
かを決定する。これは、従来の技術を用いた場合時間の
かかるプロセスであった。

パケットがデジタル化された音声を含む場合、その音声
のパケットがノードを通過する際に生ずる遅れは、パケ
ットの最終宛先において受入れがたい音質の低下をもた
らす。それ故特に音声パケットを処理するシステムにお
いては、各ノードで起った遅延を許容範囲内にとどめて
おくことが、不可決である。この遅延が、音声をパケッ
ト交換する際の重要な問題の−っである。

従来のパケット交換システムにおいては、入力パケット
は、次のノードへ送られる前にコンピュータによる分析
のために大きなバッファ内で積み重ねることができる。

この技術は、音声パケットの送信や高速のデータパケッ
ト送信、例えば、ファイバー光学素子のようなメディア
を通してデータの超高速伝送を利用するシステムに用い
ることは不向きである。上述の様な場合、パケットがノ
ードを通過する瞬時にパケット交換を果たす必要がある
。すなわち、パケットが各ノード内で超高速で処理され
なければ、ネットワークの混雑が生じる。１秒当たり数
ギガビット程度の速度で伝送する場合は、パケットを送
るだめの詳細なコンピュータ分析や、伝送速度に遅れが
生ずる技術を全く含まない、単純なハードウェアが好ま
しいことは自明である。この発明の技術およびハードウ
ェアを利用すれば、低コストで前記の問題の解決を図る
ことができる。

発明の要約 この発明の目的は、シリアル伝送データに対する改良さ
れたスイッチング回路の提供にある。

また、他の目的は、パケットへの伝送を最小にする高速
スイッチング回路の提供にある。

また、他の目的は、パケット化された音声に対するスイ
ッチング装置の提供にある。

また、更に他の目的は、高速データパケットネットワー
クに対する低コストのスイッチング装置を提供すること
にある。

この発明の他の目的は、下記の説明に鑑みれば当業者に
とっては明らかとなろう。この発明の一実施例において
、入力シリアルデータを複数個の出力ラインの一つに送
る回路装置が備わっている。入力シリアルデータは、前
記複数個の出力ラインのどの一つから出力されるべきか
を指示するＮビットのアドレスを含むヘッダを有する。

前記回路装置は、Ｎ段階を有するシフトレジスタ、シリ
アルデータを受信するためのインプッと、およびシフト
されたデータを供給するためのアウトプットを含んでい
る。Ｎ段階のそれぞれと並列メモリアウトプットとに連
結された並列アドレスワードインプットは、シフトされ
たアウトプットを受信するためのスイッチング回路に連
結されている。

スイッチングサーキットは並列メモリアウトプットに応
答する。該並列メモリアウトプットは、シフトされたデ
ータの伝送のための複数個の出外ポートの一つを選択す
るためのものである。

以下、添付図に従い、この発明の構成、作用、目的およ
び効果を詳述する。

実施例 ”Ｉｔ　Ｑ　Ｉ＋’７１１−　ＩＪ　＋　！し１．【六
４４ｈ　ｈ　−、、ｔ　ｒ−ｒ　−ｂ　Ｍ　？　Ｍｌ　
ｈｈなノードが示されており、これを数字１００で示し
である。ノード１００には、インプットポート１０２と
、該インプットポート１０２に択一的に接続されるアウ
トプットポート１０４．１０６、・・・ｌＯ８が含まれ
ている。この発明の好ましい実施例においては、どのイ
ンプットも１５個あるアウトポートの何れにも択一的に
連結されるが、ポートの数を増やしたり減らしたりする
ことができるのでこれに限定されるものではない。イン
プットポート１０２に対応するのはアウトプットポート
１１２である。同様にアウトプットポート１１４．１１
Ｂ、・・・　１１８はそれぞれインプットポート１０４
．１０６、・・・　１０８に対応する。当業者にとって
は容易に理解できるように、この発明のスイッチング回
路は１６回重複され、第２図のノードｌＯＯ用の完全な
スイッチングハードウェアが形成さ札る。また、ノード
１００はアウトプットポート　１１２．１１４．１１６
、・・・　１１８のうちの一つまたはそれ以上を通じて
、データをローカルユーザーに供給することも理解する
ことができる。

ノードｌＯＯは、第３図に示されているフォーマットで
、データパケットまたは音声パケットまたは他のタイプ
のパケットをスイッチするために用いられる。総じて、
この発明に関連して用いられるパケットに対して基本的
な要求事項は、各パケットまたはパケットのグループは
、パケットが最終的に宛てられるノードを指示する宛先
アドレスを含むヘッダを有することである。これはパケ
ット化された通信ネットワークのための通常の条件であ
る。ヘッダは、同期シグナル、システムコントロールビ
ットまたはワード、およびソースアドレス等もまた含む
ことができる。超高速ネットワークにおいては、システ
ムの個々の必要性によって決定される短期間あけてパケ
ットを区切ることが望ましく、これにより、パケットが
オーバーラツプするのを防止することができる。第３図
に示すパケットのヘッダ部分には、その一番先頭に同期
信号を含むものとし、又、後続のデータフィールドには
、２進データまたはディジタル化された音声を、パリテ
ィ情報と共に含む。好ましい実施例では、宛先アドレス
は、最高４０９６まで最終宛先を許容する１２ビツトの
２進ワードからなる。

Ｎビットの宛先アドレスは２Ｎの宛先を区別することが
可能であるので、もちろん、この発明は、１２ビツトの
宛先アドレスを用いたシステムに限定されるものではな
い。また、この発明は、前記のように２進に限定される
ものではなく、どんな選択された論理システムにおいて
も実現できる。

第４図には、この発明の構成図が示されている。

インプット１０２はシフトレジスタ１２０に連結される
。該シフトレジスタは、１２ビツトのシリアル−イン・
パラレル−アウトのシフトレジスタであるのが好ましい
。インプット　１０２は、クロック情報を入力データパ
ケットから回復させたり、第４図のネットワーク全体を
同期させるのに用いられる一タイミング回路１２２にも
連結されている。タイミング回路１２２は、タイミング
回路１２２の設計次第によりシフトレジスタ１２０のシ
フトされたアウトプットを受信することが可能である。

タイミング回路１２２はクロック信号をシフトレジスタ
１２０へ送り、シフトレジスタ１２０でのデータシフト
を実行せしめる。タイミング回路１２２は、シフトレジ
スタ１２０の１２ビツトの並列アウトプットに連結され
る１組のラッチ１２４にも連結されている。タイミング
回路１２２は、シフトレジスタ１２０内に宛先アドレス
が完全な形で存在していることを検出し、更にそれを信
号で知らせ、その宛先アドレスをラッチ１２４にラッチ
するためにラッチ１２４をストローブする。タイミング
回路１２２を設ける技術は、公知である。タイミング回
路！２２には、フェーズをロックされたループ技術、お
よびデータからタイミングを抽出する相関技術を用いて
構成することができるが、必ずしもそれらを用いなくて
もよい。好ましい実施例では、ラッチ１２４は、４に×
４のＲＡＭのアドレスインプットに連結されている。

好ましい実施例では、パケットのルーティン）ｆ　／　
　−−、、＋　ニー、、’＋１４ｍ　ｋ−０ａ、ｒ−亦
１丁−ｙｓ”ｂｔ’ｋＡｒ−ＡＶ×４のランダムアクセ
スメモリを利用するが、リードオンリメモリおよび消去
可能なリードオンリメモリのような他の種々のメモリが
この発明の別の変形例での使用に適している場合もある
。また、異ったサイズと形式のメモリによりアプリケー
ションも変わる。たとえば、一度に一つ以上のアウトプ
ットラインが選択された場合は、４に×５ビットのＲＡ
Ｍがより適している。このことは、下記の説明からより
明らかとなるであろう。ラッチ１２４によってアドレス
指定される時は、ＲＡＭの内容の適切なアウトプットの
タイミングを行うために、ＲＡＭ１２６もまたタイミン
グ回路１２２に連結することが望ましい。このことは当
業者にとっては明らかであろう。

好ましい実施例は２進であるが、ＲＡＭ　１２６の４ビ
ツトのアウトプットは、デコーディング回路１２８（ご
連結され、ＲＡＭ１２６の４ビット信号の内容によりデ
コーディング回路１２８の１６個のアウトプットの一つ
から信号が出力される。

これによって、種々の４ビツトのインプットに対し、１
６個のアウトプットポートのうちの一つを稼動するよう
に選択することができる。もちろん、他の実施例におい
ても、このようなアウトプットポートの使用数は限定さ
れないし、またデコーダについても同様である。このよ
うなデコーダは、通常の回路要素であり、当業者には周
知のＭ：ｌのスタンダードなデコーダに類似する。デコ
ーダ１２８の１６ビツトのアウトプットは、スイッチネ
ットワーク１３０内の１６の使用可能なスイッチ出力の
うち、１つまたはそれ以上を、回路のアウトプットとし
て選択する。そのうちの１つばローカルアウトプットと
なり得る。

シフトレジスタ１２０の別のアウトプットは、遅延ネッ
トワーク１３２を介して、スイッチネットワーク１３０
のインプットに連結される。好ましい実施例においては
、２進データのみがネットワークを通過するので、ネッ
トワーク１３０は、ＡＮＤゲートやＯＲゲートの組合せ
からなる単純な回路で構成され、シフトレジスタからの
データを、そのような単純な論理回路に必要な周知の動
作方法に従って選択的に通過させる。

オペレーションにおいては、宛先アドレスを有するシリ
アルデータや他のデータパケットはインプットポート１
０２へ入り、宛先アドレスが完全に入力されるまで、デ
ータはシフトレジスタ１２０において連続的にシフトさ
れる。その時点で、タイミング回路１２２は宛先アドレ
スをラッチ１２４へラッチし、引き続き、ＲＡＭメモリ
１２６へ１２ビツトのＲＡＭアドレスを指定する。ＲＡ
Ｍ１２６の４ビツトのアウトプットは、デコーダ１２８
によってデコードされ、スイッチの１３０の１つ（また
は、可能ならば、異った実施例においては１つ以上）を
選択する。シフトレジスタ１２０のシリアルアウトプッ
トは遅延回路１３２を介して、スイッチネットワーク１
３０のインプットへ加えられ、スイッチネットワーク１
３０の動作によってスイッチ−ネットワーク１３０の、
例えば、アウトプットポート１０４へ選択的に連結され
る。入力パケットのデータおよびフォーマットによって
は、遅延回路１３２を省略することも可能である。

すなわち、低いデータ速度では、遅延は必要でない場合
もある。約５０メガヘルツ以上の高いデータ速度では、
シフトレジスタ１２０、ラッチ１２４、ＲＡＭ１２６、
デコーダ１２８およびスイッチ１３０と関連して生ずる
伝播の遅延等が、ネットワークの変換機能としての全体
の動作スピードにとって重要な要素となる可能性がある
。特にＲＡＭ１２６のアクセスタイムは重要である。か
かる場合、遅延回路１３２はこれらの遅延とバランスを
取るようにしている。また、もしパケットヘッダが、宛
先アドレスに先行する情報を含んでいる場合は、遅延ネ
ットワーク１３２は、宛先アドレスより前でパケットの
長さに匹敵する量だけパケットを遅らせるよう動作する
。こうすれば、スイッチネットワーク【３０の一つのス
イッチがセットされればパケットの最初の部分が直ちに
スイッチ１３０に届くように動作する。

多くの場合、ＲＡＭ１２６に再プログラムする能力を与
えておくことが望ましい。そうすれば、外のスイッチ１
３０とは異ったアウトプットに終局的に接続させること
も可能である。更にこれにより、ノードの故障や他のネ
ットワークの故障が起ってもネットワークを再プログラ
ムでき、また最適化できるか、あるいはシステムの拡大
を容易に行うことができ、またはシステムのローディン
グに変えることも可能である。これを達成するため、コ
ンピュータ１３４は、ラッチ１２４のアウトプッと、デ
ータのアウトプッと、ＲＡＭ　ｌ　２６の書込可能およ
びアドレスラインにアクセスできる様、°構成されてい
る。コンピュータ１３４は、ＲＡＭおよびＲＯＭ等のメ
モリ１３６を有すると共に、ラッチ１２４の１２ビツト
のアウトプットを読むことにより、又はディスクやハー
ドコピーの記憶装置を備えることによりネットワークを
通じてログ作業を行う能力を有する。４０９６個のＲＡ
Ｍのアドレスのうちの一つまたはそれ以上のもの、すな
わち宛先アドレスのいくつかを、ノードにおいて局部的
に使用できるよう別に取って置のネットワークのコント
ロール機能を管理させたりすることも可能である。

ＲＡＭ１２６が再プログラムされる必要がある場合は、
データパケットに適切な宛先アドレスがロードされてい
る。それによりスイッチ１３０が動作し、アウトプット
１３８から出力され、シリアルからパラレルに変換する
機能、および他の機能を含むスピード変換ネットワーク
１４０にアクセスする。このようにして、パケット内の
データはスイッチ１３０を介してコンバータ１４０、更
にコンピュータ１３４へ伝送される。コンピュータ１３
４はその後、ＲＡＭの宛先アドレスおよびスイッチの−
の索引テーブルを変更するためにデのネットワークのコ
ントロール機能を管理させたりすることも可能である。

ＲＡＭ１２６が再プログラムされる必要がある場合は、
データパケットに適切な宛先アドレスがロードされてい
る。それによりスイッチ１３０が動作し、アウトプット
１３８から出力され、シリアルからパラレルに変換する
機能、および他の機能を含むスピード変換ネットワーク
１４０にアクセスする。このようにして、パケット内の
データはスイッチ１３０を介してコンバータ１４０１更
にコンピュータ１３４へ伝送される。コンピュータ１３
４はその後、ＲＡＭの宛先アドレスおよびスイッチの−
の索引テーブルを変更するためにデータを書込むか再書
込を行う。ＲＡＭ１２６はこのようにして完全に修正さ
れるか、初期設定されるか、または選択されたメモリロ
ケーシジンがネットワークの即時の必要性に応じて変更
される。

この発明によれば、データパケットが、ノードを通過す
る際に、超高速のスイッチングが行なわれ、はとんど即
座にシフトされる。たとえば−例として、１ビツトの同
期ビットに続＜１２ビツトの宛先アドレス、１２ビツト
のソースアドレス、７つのシステムコントロールビッと
、９７６ビツトのデータ又はディジタル化された音声フ
ィールド、および１６ビツトのパリティワードんらなる
１、０２４ビツトのパケットを仮想する。これらのパケ
ットが１秒当たり１０メガビツトで伝送された場合、各
ビットの存続期間は１００ｎＳである。シフトレジスタ
１２０、ラッチ１２４、ＲＡＭ１２６、デコーダ１２８
およびスイッチ回路１３０が組込まれた高速の工業用グ
レードのエミッタ連結ロジック（ＥＣＬ）を利用するこ
とによって、宛先アドレスがシフトレジスタ１２０に到
着してから、スイッチ１３０が選択できるまでの遅延の
トータルは約１５ｎＳ以下に保てる。もちろん、より高
いグレードのＥＣＬまたは他の周知の技術を用いて、も
っと早いスピードが得られる。ビット幅が１００ｎＳで
あることを考えれば、この遅延はほとんど無視できる。

１ビツトの同期ビットがスイッチネットワーク１３０に
到着するために必要な遅延は、１００ナノ秒である。そ
れ故、遅延ネットワーク内で遅延されなければならない
トータル時間は約０．１１５マイクロ秒である。他方、
パケットの全長は　１０２．４マイクロ秒である。この
ように秒当たりの伝送速度は、ｌＯメガビットであるこ
の例では、約　１，０２４ビツトバケツトはノードから
出始める。ノードを通じての遅延のトータルは少く、わ
ずか　１．３１５マイクロ秒（１２ビツトのシフトレジ
スタの遅延と１ビツトの同期ビットの遅延の和も加えた
場合）である。

シフトレジスタ１２０、タイミング回路１２０、スイッ
チ回路１３０および遅延サーキット１３２は、少くとも
入力パケットのデータ転送速度で作動すべきである。し
かし、ラッチ１２４、ＲＡＭ１２６、デコーダ１２８、
コンピュータ１３４およびそれ等に連動した回路は実質
的により低いスピードで作動できる。すなわち、パケッ
トの伝送速度またはそれより速いスピードで作動しても
よい。これにより、これらのコンポーネントの低コスト
化が図れる。上記の例では、パケットの伝送速度は約　
ｔｏ、ｏｏｏパケット／秒である。このようにして、コ
ンピュータ１３４やＲＡＭ　１２６等は非常に処理しや
すいスピードで作動できるが、速い（１０ＭＢＳ）デー
タ伝送速度を提供することが可能である。

ト記の例で相定した遅延は−たとえばモトローラ社が登
録商標ＭＥＣＬＩＯＫＨシリーズロジックで販売してい
る典型的な高速エミッタ連結のロジックを用いている。

現在冷却液体および超冷却技術および、またはヒラ化ガ
リウム技術を利用することにより、かなりの高速、例え
ば、ＩＧｈｚを超えるスピードで作動できるが、本発明
は、これ等の場合にも適用可能である。

この発明をヒラ化ガリウムを利用する高速回路に用いる
ことにより、そしてファイバー光学素子を利用すれば、
１抄出たり１ギガビツトを超えるデータ伝送速度を有す
る超スピードのネットワークを得ることができ、それに
より、遅延のトータルをほぼ数ｎＳに縮めることも可能
である。より速いデータ伝送スピード技術が発展にも、
本発明に係る回路はそのまま利用でき、ネットワークを
通過するシリアルデータの遅延は一層小さくすることが
できる。遅延が短縮化されるにつれて、この発明の装置
を利用すれば、音声の質を著しく落とすことなく音声が
パケット化される。

このような高速通信ネットワークにおいて、スイッチン
グスピードは重要な要素である。たとえば、同じ１０２
４ビツトのパケットが　１．０ＧＢＰＳのビット速度で
伝送されると、対応するデータビットの存続期間はわず
か　１．０ナノ秒である。パケットの長さは　１．０２
４マイクロ秒であるので、各パケットをスイッチするの
に必要な使用時間は１マイクロ秒をわずかに超えるだけ
である。この例では、シフトレジスタはＩＧＢＰＳで作
動しなければならないが、回路内の機構のバルクは、わ
ずかＩＭＧＢＰＳ程度の速度で作動すれば充分である。

この発明はパケットスイッチングネットワーク内のノー
ドを通じてパケット化されたデータを迅速にスイッチす
る回路装置を提供するものである。

本発明に係る回路により得られるスピードは、非常に速
く、スピーチ情報を送ってもネットワークでのデータの
遅延はほとんど問題にならないほどである。これにより
、このシステムはパケット化された音声サービスを提供
できると共にパケットスイッチングネットワーク内でデ
ータと音声を混合することが出来、その効果は、当業者
が容易に理解できるものである。

このようにこの発明の装置の目的、効果等は上記より明
らかであろう。この発明は一実施例に関して説明したが
、前記より明らかなように多くの態様変更、修正が可能
なことは当業者にとって自明であろう。それ故、特許請
求の範囲を逸脱しない範囲においては、修正、この発明
は変更をも包含する。

【図面の簡単な説明】

第１図は典型的なパケット交換装置のネットワークの概
略図、第２図は、この発明のパケット交換ネットワーク
における単一ノードの概略図、第３図は、この発明にお
いて使用可能なパケットのフォーマットの説明図、第４
図は、この発明の実施例を示す回路図である。

Claims (1)

1. 【特許請求の範囲】 １、Ｎビットのアドレスを含むヘッダを有する入力シリ
   アルデータを、該アドレスに従って複数のＭ出力ポート
   の少なくとも一つから送り出す高速パケット交換装置で
   あって、 上記シリアルデータを受信するインプット（１０２）と
   シフトされたデータを出力するアウトプットを有するＮ
   段のシフトレジスタ（１２０）と、該シフトレジスタの
   Ｎ段のそれぞれに並列接続され、上記アドレスを受ける
   インプットを有する一方、メモリされたデータを出力す
   るメモリアウトプットを備えたメモリ手段（１２６）、
   および 上記シフトレジスタの出力を受信すると共に、上記メモ
   リ手段の出力に従って上記Ｍ出力ポートの少なくとも一
   つを選択し、該シフトレジスタからの受信信号を、選択
   された出力ポートから出力するスイッチング手段（１３
   ０）を備えたことを特徴とする高速パケット交換装置。 ２、Ｎビットの宛先アドレスを有するパケットを高速に
   交換し、複数のスイッチアウトプットの少なくとも一つ
   から出力する高速パケット交換装置であって、 Ｎビットの素子から成り、上記パケットを受信、送信す
   るためのシリアルインプット（１０２）及びシリアルア
   ウトプットを有すると共に、Ｎビットの並列アウトプッ
   トを有するＮビットシフトレジスタ（１２０）と、 該Ｎビットの並列アウトプットに接続され、上記Ｎビッ
   トアウトプットが上記シフトレジスタを通過する際、該
   ＮビットのアドレスをラッチするＮビットラッチ（１２
   ４）と、 上記シフトレジスタ（１２０）及び該ラッチ（１２４）
   に接続され、該シフトレジスタ内の宛先アドレスの存在
   を検知すると共に、上記Ｎビットアドレスを上記Ｎビッ
   トラッチに保持するよう制御するタイミング手段（１２
   ２）と、 該Ｎビットラッチから上記Ｎビットのアドレスを受信し
   、それに対応する記憶信号を出力するランダムアクセス
   メモリ（１２６）と、 該記憶信号をデコードし、デコード信号を出力するデコ
   ーディング手段（１２８）と、 上記シフトレジスタのシリアルアウトプットに接続され
   、遅延信号を出力する遅延手段（１３２）と、該遅延信
   号を受信すると共に、上記デコード信号に応答して該遅
   延信号を複数のスイッチアウトプット（１０４−１０８
   、１３８）の少なくとも一つから出力するスイッチング
   手段（１３０）、および 上記ランダムアクセスメモリおよび該スイッチアウトプ
   ットの一つ（１３８）に接続され、所定の宛先アドレス
   を有するパケットに応答して上記メモリの内容を変更す
   るコンピュータ（１３４）を備えたことを特徴とする高
   速パケット交換装置。