JPH0229136A - 同期時分割ネットワーク - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明はデータが固定長パケットに分割され高速ベアラ
−を介して送信される非同期時分割ネットワークに関す
る。

［従来の技術］ 公知の回路切替ＴＤＭマルチプレクスにおいて、特定回
路はフレームを課しフレームの始めからスロットをカウ
ントすることにより識別される。これは回路速度が一定
でありベアラ−速度に正確に比例することを意味し、従
ってシステムは非同期的である。このようなシステムで
は、速度の小さな差（プレシオクレナウス動作）はスロ
ット内を運ばれるサンプルを時々削除もしくは繰り返す
か、もしくは同期速度よりも上の公称値のベアラ−を提
供しそれに適合するようにフレームをパッディングして
処理することができる。

米国特許用４．４９１．９４５号で検討されている公知
の非同期分割ネットワークにおいて、行先アドレス回転
技術が使用され、アドレスの最上位２ピツトが常に次に
続くスイッチノードに与えられている。

非同期時分割ネットワークに対しては、フレームはなく
各パケットにはそれ自体の識別が付与され、ベアラ−速
度が充分高くてキューオーバフローによるパケツ（・の
消失確立が非常に低い場合には、非同１９］的関係は必
要ではない。

この種のネットワークでは、例えば８×８の適度のサイ
ズのスイッチ素子を使用することができるが、各スイッ
チ素子人力ポートにキューが必要であるという欠点があ
る。

ネットワークは基本的な２種の仮想回路に対してパケッ
トを運ぶ。これらは従来の回路切替サービスと同等の５
ＴＲＥＡ）４回路、及びバース１−データを運ぶＢＵＩ
ＩＳＴ回路である。模者の場合、（スイッチパケットの
一連群に対応する）“データパケット′を内定応答する
のに埋込プロットコルが設けられており、゛データパケ
ット′の受信が正しくない場合には繰返し機能を与える
と考えることができる。また、この場合には、比較的長
いキューｄ延を許容することができる。ベアラ−及びポ
ートが、例えば、５ＴＲＥ八Ｈトラツフイツクの５５％
までをロードされ５ＴＲＥＡＨパケツトに第１のアクセ
ス優先順位が与えられると、残りの容量を使用してＢＵ
Ｒ３Ｔサービスをアクセスすることができる。このよう
にして、少くとも出力ポートに遥かに高いローディング
を達成することができる。１個の面スイッチに５ＴＨＥ
ＡＨサービスへの第１のアクセス優先順位を与えるとあ
る程度の改善がなされるが、入力ポートにおいて１個の
キューが使用され且つキューの先頭のパケットがＢＩＩ
Ｒ３Ｔパケットであれば、続＜　ＳＴＨＥＡＭパケット
は阻止される。（第１のアクセス優先順位を有する）　
ＳＴＲＥＡＭパケットに対するものとＢＵＲ３Ｔパケッ
トに対するものと２つの入力キューを与えることにより
著しい改善がなされる。

ＢＵＩＩＳＴパケットキューは長くして過渡状態に備え
ることもできる。多段スイッチに対しては、ＳＴＲＥＡ
Ｍ及びＢＵＲ８Ｔデータを別々のスイッチ面へ通すこと
により、さらに適度の改善がなされる。この改善はステ
ージ間ベアラ−へのローディングが実質的に低減される
ためになされる。次に、共通出力ポートベアラ−へのア
クセス点において、殆んど全ての損失が生じる。この場
合には、ＳＴＲＥＡＭサービスの損失も無視できる程小
ざく、殆んで全ての損失がＢＵＲ３Ｔパケット上で生じ
る。

この解決方法は一つよりも多い入力ポートが同時に同じ
出力ポートにパケットを送出したい場合に一つしか成功
せず、キューのさらに掛のパケットはフリー出力ポート
から阻止されるという欠点がある。この問題はスイッチ
マトリックスの各交差点に非常に短いキューを与えるこ
とにより解決することができる。次に、入力キューから
関連する交差点キューへパケットがロードされ、通常出
力ベアラ−はそのベアラ−上へ送信されるのを待機して
いる一つもしくはいくつかのパケットを為している。２
個の面スィッチと２つのパケット交差点キューを組み合
せると、８０％以Ｊ・の、例え１．１７０　％　０）　
５ＴＲＥＡＨ，！＝３０　％　（７）　ＢＵＲ３Ｔ　ド
ア　７　イックをローディングすることがで°きる。

従って、キューの先頭よりも後のパケットの記録をとる
ためのキューアルゴリズムが必要とされる。アルゴリズ
ムが後方を見る程、行先ベアラ−の達成可能な占有度が
高くなる。

従って、従来技術よりも効率的なキュー手段を含む非同
期時分割ネットワークを提供することが本発明の目的で
ある。

本発明に従って、データが固定長バケツｉ〜に分ＩＩさ
れ高速ベアラ−を介して送信される非同期時分割ネット
ワークが提供され、該ネットワークは列配置された複数
個の入力ポートと複数個の出力ポートを有するスイッチ
ングマトリクスからなり、且つ複数の個別にアドレスさ
れるスイッチングノードを介して入力ポートから明示さ
れた出力ポートへ各データパケットを通す手段が設けら
れ、各ノードにはキュー手段が設けられ、スイッチング
マトリクスの各出力列内の各キュー手段がテストされて
一つよりも多いパケットを保持するテストされた最初の
キュー手段に優先順位が与えられる。

［実施例］ ネットワークの接続は、例えばＣＣＩＴＴ　ＩＩＣＬ　
７信号法等のバイパス信号法を使用する仮想回路として
確立される。仮想回路は、各ノードにおけるパケットヘ
ッダーとルー１−に沿ったベアラ−のチャンネル特性の
予測統計的公差の認識により表わされるソースと行先と
の間の非物理的回路である。

スイッチング素子を第１図に示し、それは各交差点（ｘ
１〕丁）に少くとも一つの２パケツトキユー（Ｑ）を有
する８×８７レイである。素子はまた、例えば、１６パ
ケツト入力キユー（ＩＲＱ）も提供する。各入力線はＩ
ｎｐｕｔ　Ｑｕｅｕｅ　Ｆｕｌｌ状態を示す逆方向スロ
ットを考慮している。

素子は各ポートにおいて次の動作を並行実施する。

入力キューステータスのテスト：フルであれば’Ｑｕｅ
ｕｅ　Ｆｕｌｌ’　　（Ｑ　Ｆ　）応答、フルでなけ゛
ればキューロード。

入力キューの先頭パケットによりアドレスされる交差点
キューのテスト：フルでなければパケットを交差点キュ
ーへ転送。

その列内から送信される最終行の後の行から開始するス
イッチマトリクスの各出力行内の交差点キューのテスト
。一つよりも多いパケットを保持するテストされた最初
の交差点キュー、もしくは一つのパケットを保持する最
初の交差点キューに第１擾先順位が与えられる。このプ
ロセスは非常に高速でなければならず、このテス１−を
完了させるために２ビット期間の出力フォーマット内に
ギャップが許容され、従って、それは非同期でな（）れ
ばならない。このギャップは次の段からの’Ｑｕｅｕｅ
　Ｆｕｌｌ’応答に対する期間に対応する。引き続く入
力キューがフルでなければパケットは送信され、出力ポ
ートの３−ビットアドレスがパケットの終りに加えられ
る。

各キューはポーリング論理に３つの表示を与える。

１個のセルの存在 １個よりも多いセルの存在 セル存在せず いずれの場合も、キューに入力されるセルは含まれ、キ
ューから出力されるセルは含まれない。

ポーリングシーケンスは入カポ−１〜の２サイクルまで
である。

ｉｉよりも多いセルの存在をアドレスされる最初のキュ
ーは即座に受は入れられ、ポーリングシーケンスが停止
する。

ポートの１サイクル後、１個のセル存在をアドレスされ
る最初のキューが受は入れられ、ポーリングシーケンス
が停止する。

ポートの２サイクル後、キューが受は入れられない場合
、′貞′表示が新しいスロット内に送信される。

ポーリングシーケンスは最終シーケンスが停止する位置
から開始され、全ポートに対してアクセス品質を保証す
る。

第１図に示すいくつかのスイッチ素子により構成され相
互接続されてスイッチングマトリクスを形成する５１２
ポートスイツチに対する公知の形式の代表的構成を第２
図に示す。

第３図を参照として、ラインターミネータをボし、ここ
でトランスレータがポート入力論理に受信される入パケ
ットのラベルを変換する。ラベルは出パケットの新ラベ
ルへ変換される。トランスレータはまた、アドレス形式
のルーチングデジットを与え、それは引き続くスイッチ
ング段により受容される。トランスレータはまた３つの
スイッチ面の中の一つを選定し、面への接続は各スイッ
チ人力キュー及びアドレスされるスイッチ素子のキュー
フル論理への各出力論理回路を介してなされる。

逆方向において、競合論理はスイッチング面からデータ
を受信し、それは速度整合先入れ先出しバッファへ通さ
れた後ポート出力論理を介して配送される。

５段スイッチに対するシーケンシャルパケットフォーマ
ットを第４図に示す。

入パケツ１−のヘッダー内のＬＡＢＥＬフィールドはＴ
ＲＡＮＳＬＡＴＯＲ第２図をアドレスするのに使用され
、その出力は行先ベアラ−上のバケツ１〜内で使用され
る新しいＬＡＢＥＬ　、及びパケットをスイッチへ通す
一連のアドレスフィールドである。５段スイッチに対し
ては、５つの３ビツトＡＤＤＲＥＳＳフイールド、Ａ１
〜５、が必要である。従来のスイッチ構成を使用して、
Ａ３〜Ａ５フィールドが行先へアラ−をユニークに識別
しＡ１．Ａ２はスイッチを通る仮想回路の代りの経路を
提供する。［ΔＢＥＩ及び＾ＤＤＲＥＳＳフィールドは
仮想回路の確立時に制御システムにより提供される。Ｔ
ＲＡＳＬＡＴＯＩｔはまた、３つのスイッチ面（０，１
，２）′ＩＳ３図の中の一つを識別するフィールドを保
持する。面はトラフィック及び安全の理由で設けられる
。

ポート論理からの出力はスイッチ素子により認識される
標準フォーマットのパケットである。伝送線はスロット
化され、スロットは使用中（ビーシイ）もしくは非使用
中（フリー）とすることができる。従って、ＢＵＳＹ／
　ＦＲＥＥ　（Ｂ　／　Ｆ　）ビットがヘッダーの前面
に必要である。さらに、５ＬＯＴＳＴＡＲＴ　　（ＳＳ
）ビットが設（）られる。このビットは多スロットパタ
ーンを含み、それは独立したスロットｂ１始クロックが
与えられるため同期化に使用されるのではなく特別な予
備策として開始位置を確認するのに使用される。

次（７）　２　ヒ’／　トハＱＵＥＵＥ　ＦＵＬＬ　（
ＱＦ）表示を同じ線上で逆方向に送信するのに使用され
る。従って、これらの線は各終端に双方向ポートを有し
ている。

ＱＩＩＥＵＥ　ＦＵＬＬピッ］〜はいずれかの側へ半ビ
ツトバッファされてタイミング公差に備える。

次の３ビツトはスイッチの第１段の出力ポートに対する
アドレスＡ１を含み、それはＡ２〜Ａ５が続く。次はス
イッチが必要とする１６ビツトＬＡＢＥＬであり、それ
に２ビツト５ＥＱＵＥＮＣＥ　ＮＩＩＨＢＥＲ（ＳＮ）
が続く。連番は端末においてパケットの損失を認識する
のに使用される。これにはアドレスフィールドのＰＡＲ
Ｉ丁Ｙビット（Ｐ）、レーベル及びＳＮが続く。Ｐビッ
トでヘッダーは完了するが、１２８ビツトＤＡＴＡフイ
ールドの後にＡφが加えられる。これは第１段スイッチ
素子の入力ポートであり、Ａ１〜Ａ５と共に、出力ポー
トにおいて入力ポートを識別できるようにする。この情
報を制御システムが使用してスイッチを通る“不当なパ
径路を識別し、ＴＲＡＳＬＡＴＯＲ出力の面値を変化さ
せることができる。パケットの初めのＡ１から終りのＡ
φまでの全データが、キューがフルでない場合に、スイ
ッチ素子の入力パケットキューへ入力される。

前記動作と並行して、スイッチ素子入力キューの先頭パ
ケット内の最初の３ピッ１−（Ａｌ）力舅売み出され、
関連する交差点キューをアドレスするのに使用される。

キューがフルでない場合には、続くフィールド（Ａ２〜
Ａφ）がキューにロードされる。キューステータスフィ
ールドが結果ステータスに従ってセットされ、それはＱ
、ＵＥＵＥ　ＥＨＰＴＶ　。

ＯＮＥ　ＰＡＣＫＥＴ、　＞ＯＮＥ　ＰＡＣＫ［Ｔちり
、　＜　ハＱＵＥＵＥ　Ｆυ［Ｌとすルコトがテキル。

（＞　ＯＮＥ　ＰＡＣＫＥＴがＱｌｌｌｌ：ＵＥ　ＦＵ
ＬＬに対応する２パケツトキユーに対しては、後者が使
用される。） 前記動作と並行に、列内の少くとも一つの交差点キュー
ステータスフィールドがＱＵＥＵＥ　ＥＨＰＴＶでない
場合には、ＢＵＳＹが続くＳＳビットがスイッチ素子出
力ポートへ送信される。次の２ビツト中に、２つの並行
動作が行われる。ＱＦ−ビツト゛出力″ポートから読み
出され、列内の交差点キューステータスビットが同期的
にボールされる。ポーリングは送出される最終行の後の
行から開始され、第１優先順位ｋｔ　＞　ＯＮＥ　ＰＡ
ＣＫＥＴもＬ　＜　ハＱＵＥＵＥ　ＦＵＬＬステータス
を有するキューに与えられる。入ＱＦビットがぜ口であ
れば、選定された交差点キュー内の第１パケツトが送信
され、送信の終りにポートアドレスフィールド（第１段
に対するＡｌ＞が付与される。

前記動作はスイッチ素子の全ての入力及び出力ポートに
おいて同時に生じる。

スイッチ出力ポート論理において、全てのスイッチ面か
ら入力が受信される。面には固定した優先順位が与えら
れ、従って、優先順位の低い面の最終段スイッチ素子は
、この場合高い優先順位からパケットが選定されている
ことを意味する′ＱＦ′表示を受信することができる。

スイッチアドレスフィールドは送信パケットにおいて冗
長であり、従ってこのパケットは短く、インスイッチパ
ケットが高速でクロックされることを意味する。速度整
合はＦＩＦＯ及び、例えば３ビットＳＬＯ丁５ＹＮＣＩ
ＩＲＯＮＩＳＡＴＩＯＮフィールドからなるパケットを
介して行われ、それはスイッチ内の１ピツ１〜とは違っ
て、スロット開始を決定するのに使用される。これには
、リンクの終端において仮想回路を決定するのに使用さ
れる１６ビツトＬＡＢＥＬが続き、さらに２ビットＳＮ
、３ビツトＣＲＣ及び１２８ビツトデータフイールドが
続く。この場合、［＾ＢＥＬフィールド内のオールゼロ
コードによりフリースロツ１−が識別される。

ＳＴＲＥＡＭに＾い優先順位を与えて５ＴＲＥＡＨもし
くはＢＵＲ８Ｔ型板想回路を運ぶのに少くとも２つのス
イッチ内が必要である。２つの面の一方が故障した場合
、全トラフィックを残りの１面に与えることができる。

スイッチの出力ポートにおいて、低下する優先順位の３
面を使用した統合的解決方法が満足な解決方法を提供す
る。（フリースロットを含む）ヘッダーに対するパリテ
ィチエツクを使用して、出力ポート論理内のエラーを検
出することができる。次に、エラーメツセージがソース
ポート及びスイッチを通る径路を識別するフィールドＡ
Ｏ−Ａ５を含む制御器へ送出され°る。次に、入ポート
ＴｒｔＡＮＳＬＡＴＯＲ内のＰＬＡＮＥフィールドを変
えることにより制御判断を行って仮想回路に対する面を
変えることができる。パリティごット及びＣＲＣはヘッ
ダーのみに与えられる。

ヘッダー内のデータのエラーによりパケットは誤った行
先へ送出され、接続に手入な影響を及ぼすことがある。

ＳＴＲＥＡＭ接続に対するデータフィールドのエラーは
パケットの削除はどには性能に影響を及ぼさないかも知
れず、例えば１６のスピーチサンプルに対する１個のエ
ラーは気付かないかも知れないが、１６サンプルが消失
すると゛クリック″が生じる。ＢＵＲ３Ｔ接続の端末プ
ロトコルは埋込ＣＲＣを含む。

パケットがスイッチの内外で直列に送信され、従ってデ
ータフィールドとヘッダーが同じハードウェアを使用す
るものとすれば、性能分析に対してヘッダーのみのチエ
ツクが適切である。

前記説明は本発明の一実施例であり、発明の範囲をｉ、
１１服するものではない。例えば、別の形式の信号法を
使用することができ、異なるキュー技術を使用すること
ができ、異なるスイッチングマトリクスサイズを使用す
ることができることは容易にお判りと思う。

【図面の簡単な説明】

第１図は８×８スイツチング素子、第２図は５１２ポー
トスイツチに対する代表的構成、第３図は非同期時分割
デジタルラインターミネータ、第４図は５段スイッチに
対するシーケンシャルパケットフォーマットを示す図で
ある。

Claims (6)

【特許請求の範囲】
1. （１）データが固定長パケットに分割され高速ベアラー
   を介して送信される非同期時分割ネットワークにおいて
   、該ネットワークは列配置された複数の入力ポートと複
   数の出力ポートを有するスイッチングマトリクスからな
   り、且つ各データパケットを入力ポートから明示された
   出力ポートへ個別にアドレスされる複数のスイッチング
   ノードを介して通す手段が設けられており、各ノードに
   はキュー手段が設けられスイッチングマトリクスの各出
   力列内の各キュー手段がテストされて一つよりも多いパ
   ケットを保持するテストされた最初のキュー手段に優先
   順位が与えられる非同期時分割ネットワーク。
2. （２）請求項１記載の非同期時分割ネットワークにおい
   て、各入力ポートにトランスレータが配置されていてデ
   ータの入パケットに付与されるレーベルをデータの出パ
   ケットに付与される新しいレーベルへ変換する非同期時
   分割ネットワーク。
3. （３）請求項２記載の非同期時分割ネットワークにおい
   て、トランスレータは連続するスイッチ段により受容さ
   れるアドレス形式のルーテイングデジツトを発生する非
   同期時分割ネットワーク。
4. （４）請求項３記載の非同期時分割ネットワークにおい
   て、トランスレータは３つのスイッチ面の中の一つを選
   定するようにされており、面への接続は各出力論理回路
   、各スイッチ入力キユー及びキューフル論理回路を介し
   て行われる非同期時分割ネットワーク。
5. （５）請求項４記載の非同期時分割ネットワークにおい
   て、スイッチング面から受信されるデータは接続論理回
   路及び速度整合先入先出記憶装置を介して各出力ポート
   へ通される非同期時分割ネットワーク。
6. （６）請求項１もしくは５記載の非同期時分割ネットワ
   ークにおいて、各キュー手段にはステータスインジケー
   タが設けられており、それはポールされて一つよりも多
   いデータパケットを有するキューもしくはフルキューに
   優先順位が与えられる非同期時分割ネットワーク。