JPH0388450A - 通信装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、ＬＡＮフレームやパケットフレーム等のバー
スト形の転送情報（又はメツセージ）を８− 単一あるいは複数の固定長パケットに分割し、伝送路上
で複数のパケットを多重化して転送するようにした伝送
システムのための通信装置に関し、特に、受信したパケ
ットを元の転送情報に再組立するための装置構造とリア
センプリング方法に関する。

〔従来の技術〕

端末装置で発生する転送情報あるいはメツセージをＬＡ
Ｎノードで１つ、あるいは複数の固定長のデータブロッ
クに分割（セグメンティング）し、該データブロックを
含む固定長のパケット（以下、セルと言う）伝送路に送
出し、一方、ＬＡＮ伝送路から受信したセルを元のメツ
セージにリアセンプルする技術は、例えば、アイ・イ・
イ・イージャーナル　オン　セレクテッド　エリアズ、
ニス、ニー、シー３，１９８５．８１５頁から８２４頁
（Ｉ　Ｅ　Ｅ　Ｅ　、　Ｊｏｕｒｎａｌ　ｏｎ　５ｅｌ
ｅｃｔｅｄＡｒｅａｓ、　Ｖｏｌ、　５ＡＣ−３，Ｎａ
６．１９８５．　ｐｐ、８１５−８２４）に記載されて
いるようなスロッテドリングＬＡＮにおいて不可欠であ
る。スロッテッドリングＬＡＮは、ＬＡＮ伝送路に接続
されている各ノードに、空き状態にあるスロットの自由
な使用を許容することにより、同時に複数のノード間通
信を可能にする。各ＬＡＮノードは、ＬＡＮ伝送路がら
受信される自ノード宛のセルを、セルに付された送信元
アドレス別に一時的にバッファリングしておき、メツセ
ージの最後のセルが受信された時、バッファリングしで
ある上記最終セルと同一送信元からの複数のセルを１つ
のメツセージにリアセンプルして、これを該ノードに収
容されている端末装置あるいは支線ＬＡＮに送出する。

１つのＬＡＮノードに異なる送信元から送出されたセル
が集中した場合でも正常な通信ができるようにするため
には、各ノードに、リアセンプル動作が完了する迄の間
、全ての受信セルを一時的にストアできるだけの充分な
容量をもつバッファメモリを用意しておく必要がある。

例えば、ｎ個のノードからなるＬＡＮにおいて、各ノー
トが端末装置からの受信メツセージを１メツセージずつ
ＬＡＮに送信動作すると仮定した場合、各ノードが同時
に受信するメツセージの最大個数は（ｎ−１）となる。

〔発明が解決しようとする問題点〕

端末装置から送信されるメツセージの最大炎をＭとする
と、他の全ノードから同時に送信される最大炎メツセー
ジのパケットを漏れなく受信するためには、少なくとも
（ｎ−１）ＸＭのメモリ容量が必要となる。この場合、
各メツセージの先頭のパケットを受信する毎に、長さＭ
のバッファメモリ領域を確保し、同一メツセージを構成
する後続の受信パケットをメツセージ対応のバッファメ
モリ領域に格納する方法を採用すると、１つのメツセー
ジの最後のパケットが受信された後も、上記バッファメ
モリ領域から１メツセ一ジ分の受信パケットの全ての読
出し処理（リアセンプル）が終了するまでは、該バッフ
ァメモリ領域を次のメツセージのパケット受信用に使用
することができない。従って、メツセージ毎に最大炎の
バッファメモリ領域を割当てる方式で；バッファメモリ
からのパケットデータ読出し動作中に受信されるパ″−
＋＼ ノ１１− ケラトも漏れなくバッファメモリに格納するためには、
（ｎ−１）ＸＭＸ２に近いメモリ容量を用意しておく必
要がある。

電子情報通信学会春季全国大会予稿（１９８９年）のＢ
−４８６には、スロッテッドリングＬＡＮに、トークン
による送信権調停方法を採用したデータ通信方式が提案
されている。上記データ通信方式では、ＬＡＮ伝送路上
のマルチフレームに対して、各フレーム毎にトークンと
データ転送領域とを割当て、トークンを獲得したノード
だけがデータ転送領域にデータを送出できるようにして
いる。また、各ツートビは予めユニークなトークン番号
が割当ててあり、送信元ノードは宛先ノードに対応した
特定のトークンを獲得しない限り、通信できないように
しである。従って、各ノードには同時に複数のメツセー
ジが到着することはなく、メツセージのリアセンプルの
ためのバッファメモリの容量が少なくて済む。しかしな
がら、この方式では、各ノードは宛先ノードに対応した
トークンを獲得しない限りデータを送信できない−１２
〜 ため、１つのノードから長いメツセージが送信された場
合、他のノードでの送信待ち時間が長−くなり、実時間
でのデータ送信を必要とする音声や画像などの情報の送
信と、一般のデータの送信とを同一のＬＡＮ上で行なう
マルチメディア通信には最適とは言い難い。

本発明の目的は、受信パケットを格納するためのバッフ
ァメモリを有効に利用でき、メモリ領域不足による受信
パケットの廃棄が発生しないようにした受信パケットを
メツセージにリアセンプルするための通信装置を提供す
ることにある。

本発明の他の目的は、各通信装置が送信メツセージを固
定長のパケット（セル）の形で宛先装置に送信し、宛先
装置では混在して到達する送信元の異なる複数のセルを
順次に受信してメツセージに再組立するようにしたネッ
トワークに適した受信セルのメツセージへの再組立装置
を提供することにある。

〔問題点を解決するための手段〕

上記目的を達成するために、本発明では、各通信装置（
以下、単にノードと言う）が、各受信セルの全体データ
、または、該受信セルの１部であるメツセージ情報ブロ
ックを含む領域（以下、メツセージ情報領域という）を
、バッファメモリ内の空き状態にある１つのメモリブロ
ックに格納する。上記メモリブロックには、同一メツセ
ージの次の情報ブロックをメツセージ情報領域に含むセ
ルのデータが格納されるべきメモリブロックを指すアド
レスを、次アドレスポインタとして記憶しておく。バッ
ファメモリ内の空きメモリブロックを指すアドレスは、
例えば、ＦＩＦ○形式の第１のメモリに記憶してあり、
メツセージの先頭の情報ブロックを含むセル（ＦＩＲ８
Ｔセル）、あるいはメツセージの全体情報を含むセル （ＳＩＮＯＬＥセル）が受信された時は、上記第１メモ
リから読み出されたアドレスが指すメモリブロックにセ
ルデータが格納される。後続セルをもたないＳ　ＩＮＧ
ＬＥセルのデータが格納されているメモリブロックには
、次アドレスポインタの書込みは不要である。ＦＩＲ８
Ｔセルのデータが格納されるメモリブロックには、セル
データの次のメモリ領域に、上記第１メモリから読み出
したもう１つのアドレスが次アドレスポインタとして書
込まれる。

本発明では、上記アドレスポインタとして用いられたア
ドレスをメツセージ対応に記憶しておくための第２のメ
モリと、ＦＩＲ８Ｔセルのデータを格納したメモリブロ
ックを指すアドレスをメツセージ対応に記憶するための
第３のメモリと、再組立が可能となったメツセージの最
初のセルデータが格納されているメモリブロックを指す
アドレスを登録するための第４のメモリとを用いる。セ
ルとメツセージとの対応関係は、各セルに含まれる送信
元ノードアドレスにより判断できる。１つのメツセージ
の最後の情報ブロックを含むセル（ＬＡＳＴセル）、あ
るいは、１つのメツセージの最初の情報ブロックから最
後の情報ブロックまでの間にあるいずれかの情報ブロッ
クを含むセル（ＮＥＸＴセル）が受信された時は、上記
第２のメモリから読み出したポインタアドレスが指すメ
１５− モリブロックにセルデータが格納される。受信セルがＮ
ＥＸＴセルの場合は、ＦＩＲ８Ｔセルの場合と同様に、
第１メモリから読み出した１つのアドレスが、次ポイン
タアドレスとして、上記メモリブロックおよび第２のメ
モリに記憶される。受信セルがＬＡＳＴセルの場合は、
ＦＩＲ８Ｔセルの場合と同様、メモリブロックと第２メ
モリへの次アドレスポインタの記憶は不賞である。

ＬＡＳＴセルが受信された時、このＬＡＳＴセルと対応
したＦＩＲ８Ｔセルのデータを格納しているメモリブロ
ックを指すアドレスが第３メモリから第４メモリに移さ
れる。５ＩＮＯＬＥセルが受信された時は、第１メモリ
から読出されたアドレスが直接、あるいは、第３メモリ
を介して上記第４メモリに移される。

〔作用〕

上述した次アドレスポインタの利用により、バッファメ
モリ上では、１つのメツセージの構成要素となる情報ブ
ロックを記憶した複数のメモリブロックが、次アドレス
ポインタにより連鎖された６ 形となる。

本発明では、受信セルのデータをバッファメモリに書込
む動作期間と、バッファメモリからのセルデータの読出
し動作期間とを交互に設ける。第４メモリにアドレスが
登録されていれば、第１メモリから読出した１つのアド
レスに基づいて、バッファメモリ内の１のメモリブロッ
クからセルデータと次アドレスポインタを読み出す。読
出されセルデータが５ＩＮＧＬセルあるいはＬＡＳＴセ
ルのものであれば、次の読出しサイクルは、再び第４メ
モリから読出したアドレスに基づいてバッファメモリが
アクセスされる。バッファメモリから読出したセルデー
タが、ＦＩＲ８ＴセルあるいはＮＥＸＴセルのものであ
れば、バッファメモリから読出された次のアドレスポイ
ンタが指すメモリブロックに対して、次の読出しサイク
ルでのセルデータの読出しが行なわれる。これらの各続
出しサイクルにおいて、セルデータの読出しが終ったメ
モリブロックは他のセルデータの書込みのために解放さ
れ、上記メモリブロックを指すアドレスが第１のメモリ
に登録される。

本発明によれば、１つのメツセージを構成する全てのセ
ルデータの読出しが完了する前に、読出し動作の完了し
たメモリブロックをセル単位で解放するようにしている
ためメモリ領域を効率よく使うことができる。例えば、
各ノードが端末装置、あるいは支線ＬＡＮからの受信メ
ツセージを１メツセージずつ送信処理した場合、宛先ノ
ードでは、１つの送信元ノードにつき、最大値をもつ１
メツセ一ジ分（必要個数の次アドレスポインタを含む）
のメモリ容量を用意すればよい。なぜなら、ｌっの送信
元ノードから送出された次のメツセージについてのセル
の受信と並行してバッファメモリからは前のメツセージ
のセルデータの読出しが行なわれることになるため、次
々と生れる空きブロックに受信セルのデータを格納する
ことができる。

〔実施例〕

以下、本発明の実施例について図面を参照して詳細に説
明する。

第１図は、本発明を適用するデータ伝送システムの１例
を示す図であり、伝送路１００と、該伝送路１００によ
りリング状に接続された複数のノード（通信装置）２０
０Ａ〜２００Ｆにより基幹ＬＡＮが構成される。基幹Ｌ
ＡＮでは、リング周回遅延／１２５μｓｅｃで決まる個
数のフレームＦが周回しており、各ノードは上記フレー
ムＦを利用して互いに通信する。この実施例では、１つ
のノード、例えば２００Ａがマスタノードとして機能し
、他のノード２００Ｂ〜２００Ｆがスレーブノードとし
て機能する。各ノードは、例えば支線ＬＡＮ２１０　（
２１０Ｄ〜２１０Ｆ）や、通信制御装置２２０　（２２
０Ｂ〜２２０Ｇ）や、構内交換機ＰＢＸ２３０　（２３
０Ａ〜２３０Ｃ）などの外部装置を接続するための１つ
、あるいは複数の接続ポートを備える。２１１〜２１６
は支線ＡＬＮ２１０Ｄ〜２１０Ｆに接続された端末装置
である。成る支線ＬＡＮに収容されている端末装置が、
他の支線ＬＡＮに収容されている他の端末装置、あるい
は通信制御装置２００に接続されているホスト計算機２
２１〜２２２と通信する場合は、通信データを伝送路１
００上でパケット多重するパケット交換方式により、デ
ータが伝送される。各ＰＢＸ２３０は電話機や低速のデ
ータ端末を収容しており、これらの装置からの送信デー
タ（音声情報）は、回線交換方式により、伝送路１００
上で時分割多重される。

本実施例では、基幹ＬＡＮの伝送路１００における情報
伝送速度を、公衆網におけるＣＣＩ　ＴＴ（国際電信電
話諮問委員会）の標準伝送速度である１　５５　、５２
’Ｍｂｐｓと、Ａ　Ｎ　Ｓ　Ｉ　（ＡｍｅｒｊｃａｎＮ
ａｔｉｏｎａｌ　５ｔａｎｄａｒｔ　Ｉｎ５ｔｊｔｕｔ
ｅ）　準拠の丁、ＡＮの伝送速度である１　００Ｍｂｐ
ｓとの公倍数に近い１５５．５２Ｘｎ　（ｎは偶数）に
設計し、例えば、１２５μｓｅｃの期間毎に、第２図に
示す２７０バイト×９カラムからなる１６個の５ＯＮＥ
Ｔ（Ｓｙｎｃｈｒｏ’ｎｏｕｓ　０ｐｔｉｃａｌ　ＮＥ
Ｔ−Ｗｏｒｋ）フレームＦを１バイト単位で多重化する
ことにより、１５５．５２ＭｂｐｓＸ　１６の伝送速度
とする。この場合、物理的１本の伝送路１００上に、論
理的な１６本の伝送路が形成され、各伝送路」二に１２
５０ μｓｅｃに１個の割合で５ＯＮＥＴフレームＦが伝送さ
れることになる。

５ＯＮＥＴフレームＦは、各カラムが、９バイトのセク
ション・オーバヘッド（ＳＯＨ）領域１１と、２６１バ
イトのバーチセル・コンテナ４（ＶＣ−４）領域１２と
からなる。上記ＳＯＨ領域１１は、例えば、フレーム同
期パターンや、１５５．５２Ｍｂｐｓ単位の識別子（Ｓ
ＯＮＥＴフレームＩＤ）や、各ノードが送信する情報が
実際に位置する領域であるコンテナの先頭位置を示すＡ
Ｕポインタなどのノード間通信制御情報を含んでいる。

ＣＣＩＴＴ勧告草案Ｇ、７０７〜７０９に記載されてい
る５ＯＮＥＴ形式によれば、上記ＶＣ−４領域１２には
、公衆網の多重化装置で用いる制御情報を記憶するため
の１バイトのパスオーバヘッド（ＰＯＨ）領域１２′が
割り当てられているが、この実施例では、上記ＰＯＨ領
域を含むＶＣ二４領域の全体を固定長パケット（セル）
転送のための領域として利用する。

この実施例では、各セルは６９バイトの長さを有し、１
つの５ＯＮＥＴフレーＡ（７）ＶＣ−４領域１２に合計
３４個のセル（ＣＥＬＬ−１〜ＣＥＬＬ−３４）が配置
され、残余の領域１３は無効領域となる。また、各セル
は５バイトのセルヘッダ１４と、６４バイトの情報部と
からなり、上記情報部は、２バイトのアダブチ−ジョン
ヘッダ（ＡＨ）領域１５と、６０バイトのユーザ情報領
域（ＩＮＦＯ）１６と、２バイトの情報チエツクシーケ
ンス（ＩＣ８）領域１７とからなっている。ＩＮＦ□領
域１６の長さは、セルの長さに応じて変わる。

ヘッダ１４は、例えばｌバイトのアクセスコントロール
領域（ＡＣＦ）１４Ａと、４バイトのアドレス領域１４
Ｂとからなり、上記ＡＣＦ１４Ａの最上位の１ビツト（
Ｂ）１４１はセルが使用中（Ｂ＝”１”）か未使用中（
Ｂ＝”Ｏ”）かを示し、次の２ビツト（Ｓ）１４２は上
記情報部に書き込まれている情報の種別を示す。例えば
、Ｓが”　ｏ　ｏ　’″の場合は時分割多重を要求する
情報、ＩＩ　１０　ＩＩはパケット多重を要求する情報
であることを示している。各ノードは、Ｂビットが“０
”の未使用セルを用いて情報ブロックを転送し、Ｂビッ
トが１”に書き替えられている上記セルがリング伝送Ｗ
＆１００を１巡して戻って来た時、上記Ｂビットを“Ｏ
”に戻す、というスロッテドリングで従来一般に用いら
れてきたアクセス方法で情報の送受信を行なう。

ＡＣＦ１４Ａの第４ビツト（ｐ）１４３は、使用中の状
態となっているセルがリング伝送路を異常周回している
ことを検知するためのモニタビットであり、ＡＣＦの残
余のビット１４４はリザーブ（予備）領域となっている
。マスタノード２０ＯＡは、伝送路上を流れるＢビット
＝１１１”の全てのセルについて、Ｍビットを１”に書
き替える。送信元の各ノードは、自分が使用したセルが
リングを１周して戻ってきた時、該セルのＭビットをＩ
Ｉ　ＯＩＩに書き替える。

マスタノードと送信元の各ノードとが正常に動作してい
る限り、マスタノードを通過する全てのセルはＭ＝”Ｏ
”となっているはずであり、送信２３− 元ノ・−ドにはＭ＝“１″のセルが戻って来るはずであ
る。マスタノードは、（Ｂ、Ｍ）＝　（１，１）のセル
を受信すると、発信元のノードに異常が生じたものと判
断し、上記受信セルのＢ、Ｍビットをそれぞれ１１０″
″にリセットする。一方、各発信元ノードは、自分が使
用したセルが（Ｂ、Ｍ）＝（１，０）の状態で戻って来
た場合、マスタノードの動作に異常があったと判断する
。この場合、各発信元ノードは、マスタノード異常動作
の継続時間をモニタし、これが成る閾値時間を越して継
続した時、マスタノードを交代するための手順を実行す
る。

ヘッダ１４のアドレス領域１４Ａは、セルの宛先となる
ノードのアドレス（ＤＡ）を示す領域１４５と、セルの
送信元ノードのアドレス（ＳＡ）を示す領域１４６と、
ヘッダの誤りを検出するためのへラダチエツクシーケン
ス（ＨＣ３）を示す領域１４７とからなっている。また
、情報部のヘッダであるＡＨ１５は、ＩＮＦＯ領域１６
に含まれる情報ブロックが送信メツセージのどの位置の
＝２４− 分割ブロックに相当しているかを示す２ビツトの分割位
置情報（ＳＴ）１５Ａと、リザーブ領域１５Ｂとからな
っている。送信メツセージの長さが６０バイト以内の場
合は、該メツセージは単１のセルで送信を完了できる。

送信メツセージの長さが６０バイトを超える場合は、６
０バイト単位の複数の情報ブロックに分割して送信され
る。

Ｓ　Ｔ　’１５　Ａには、例えばＩＮＦＯ領域１６に含
まれる情報が複数に分割されたメツセージの先頭の情報
ブロック（ＦＩＲ８Ｔ）の場合は“１０”最後の情報ブ
ロック（Ｌ　Ａ　Ｓ　Ｔ）の場合は“０１”途中の情報
ブロック（ＮＥＸＴ）の場合は、“００”、単１の情報
ブロック（ＳＩＮＧＬＥ）の場合は’１１”がセットさ
れる。

第３図は、通信制御装置２２０に接続されたＣＰＵ２２
１〜２２２、あるいは支線 ＬＡＮ２１０に接続された端末装置２１１〜２１６が送
出するメツセージフレーム３０のフォーマットの１例を
示す。このメツセージフレームは、ＩＥＥＥのＬＡＮ標
準化委員会制定の８０２．５に準拠したものであり、プ
リアンプルく 領域３１．開始プリワタ（ＳＤ）領域３２、フレーム制
御（ＦＣ）領域３３、宛先装置アドレス（ＤＡ）領域３
４、発信元装置アドレス（ＳＡ）領域３５、情報領域３
６、フレームチエツクシーケンス（ＦＣ８）領域３７．
終了ブリフタ（ＥＤ）領域３８、およびフレームステー
タス（ＦＳ）領域３９からなる。上記メツセージフレー
ム３０のうち、幹線ＬＡＮ１００で転送すべき情報は、
ＦＣ領域３３からＦＣ８領域３７までの情報であり、そ
の長さは情報領域３６によって異なり、膜内には、最大
で４にバイト、平均で２００バイト程度である。

第１図に示したネットワークにおいて、通信制御装置２
２０を介してホスト計算機を収容しているノード２００
Ｂと２０００、および支線ＬＡＮ２１０Ｄ〜２１０Ｆを
介して端末装置２１１〜２１６を収容しているノード２
００Ｄ〜２００Ｆは、支線ＬＡＮあるいは通信制御装置
から受信したメツセージ３０が他のノードに属する装置
宛となっている場合、これらのメツセージを後述する送
信フレームバッファに一旦バッファリングした後、これ
を６０バイト単位の情報ブロックに分割（セグメンテー
ション）する。これらの情報ブロックは、セルへラダ１
４、アダブチ−ジョンヘッダ１５およびＩＣ８１７を追
加して所定フォーマットのセルに変換された後、５ＯＮ
ＥＴフレーム中の空きセル領域を利用して、パケット多
重で幹線リング伝送路１００に送出される。

方、伝送路１００から受信された５ＯＮＥＴフレーム中
のセル情報は、宛先ノードアドレスＤＡ１４５により白
ノードで受信処理（リアセンプリング）すべきものか否
かを判断し、もし自ノード宛のセルであれば、該セルに
含まれる送信元ノードアドレスＳ　Ａ　１４．６に対応
させた形でバッファリングを行なう。すなわち、■つの
ノード宛に他の複数のノードが同時にメツセージを送信
した場合、宛先ノードには異なる５Ａ１４６をもつセル
が混在して次々と受信されるため、各ノードは、受信セ
ルのＳＡに基づいて、受信セルがどの／ ＝２７− メツセージの構成要素かを判断しながら、受信セルのバ
ッファリングを行ない、１つのメツセージを構成する全
ての情報ブロックの受信が完了した時点で、メツセージ
の組立てと、組立てられたメツセージの支線ＬＡＮある
いは通信制御装置への転送動作を行なう。

尚、各ノードが、支線ＬＡＮあるいは通信制御装置から
の受信メツセージを、その受信順序に従って、１メツセ
ージずつセグメンテーション処理した場合、宛先ノード
では、上述したように、受信セルの発信元アドレスＳＡ
だけでメツセージの同一性を判断できる。しかしながら
、もし送信元のノードが、２以上のメツセージを並列的
にセグメンテーション処理し、異なるメツセージに属す
るセルを混在させて幹線ＬＡＮへの送出動作を行なうよ
うにした場合、各セルには５Ａ１４５の他にメツセージ
識別のための特定のＩＤ（ＭＩＤ）を付しておく必要が
ある。この場合、ＭＩＤを、第２図に示したアダブチ−
ジョンヘッダＡＨにあるリザーブ領域１５Ｂに設定し、
宛先ノードで、詔− 受信セルに含まれる５Ａ１４６とＭＩＤの組み合せによ
り、該受信セルがどのメツセージの構成要素となるかを
判断するようにすればよい。

ＰＢＸを収容しているノード２００Ａ〜２００Ｃは、５
ＯＮＥＴフレーム中のＳビット＝ＩＩ　Ｏ（）　Ｉ＋の
セルを利用して、時分割多重でＰＢＸ間通信のための情
報の送受信動作を行なう。Ｓビットへの“ＯＯ”の設定
は、マスタノード２０ＯＡが、ＰＢＸ間通信に必要とな
る伝送帯域に応じた個数のセルについて、予め行なって
おく。

これによって、幹線ＬＡＮの５ＯＮＥＴフレームを時分
割多重とパケット多重の両方に共用した通信ができる。

第４図は、上述した５ＯＮＥＴフレームを利用して時分
割多重通信とパケット多重通信の両機能を備えたノード
２００の構成の１例を示す。ノード２００は、幹線ＬＡ
Ｎ伝送路２００から受信される１　５５．５２　Ｘ　１
６Ｍｂｐｓの信号を１６チヤネルに分離し、各チャネル
毎に再生される５ＯＮＥＴフレームから抽出したセル情
報を信号線Ｃｌ−１〜ＣＩ　１６を介してスイッチユニ
ット２０に送り込むための分離ユニット２１と、スイッ
チユニット２０から信号線Ｃ０−１−Ｃｏ−１６に出力
されたセル情報をチャネル毎の５ＯＮＥＴフレームに組
み立てると共に、１６個の５ＯＮＥＴフレームの構成情
報を１バイト単位で時分割多重して伝送路ｌＯＯに送出
する多重化ユニット２２と、ＰＢＸ２３０に代表される
同期系装置を収容するための同期ボート２７と、支線Ｌ
ＡＮ２１０に代表される非同期システムを収容するため
の非同期ポート２８と、１５５．５２Ｍ　Ｈｚ±３２０
ｐｐｍの基本クロックを発生するパルス発信器３５とか
ら構成される。

スイッチユニット２０は、信号線Ｃｌ−１〜Ｃｌ−１６
から入力されるセルのうち、自ノード宛の時分割多重セ
ル（Ｓ＝”００”）は信号線２５Ａを介して同期ポート
２７に、自ノード宛のパケット多重セル（Ｓ＝’ＪＯ”
）は信号線２６Ａを介して非同期ボート２８に出力し、
それ以外のセルは入力信号線Ｃｌ−１〜Ｃｌ−１６と対
応した出力信号線Ｃｏ−１〜ＧＯ−１６に出力する。ま
た、同期ポート２７から信号線２５Ｂを介して入力され
た同期情報セル、および非同期ボート２８から信号線２
６Ｂを介して入力された非同期情報セルを、それぞれ宛
先ノードに応じた出力信号線Ｃ０−１〜ＧＯ−１６に出
力する。尚、２５Ｃ，２６Ｃはそれぞれスイッチユニッ
ト２０とボート２７．２８との間のデータ送受信制御の
ための信号線、９０は非同期ボートに接続された支線Ｌ
ＡＮアクセス用のインタフェース・ユニットを示す。

上記第４図に示したノードの構造と動作についての詳細
は、本出願人による特願昭６３−２１８３１０号、およ
び特願平１−１３９１０号の明細書に記述しであるため
、ここでの詳細説明は省略する。

第５図は、同期ポート２８の構成を示すブロック図であ
る。同期ポートは、スイッチユニット２０から信号線２
６Ａを介して入力される受信セルをメツセージに組み立
てるためのリアセンプルユニット５１と、上記リアセン
プルユニットから１− 出力される受信メツセージを一時的にストアする受信フ
レームバッファζ、支線ＬＡＮアクセスユニット９０か
ら入力される送信フレームを一時的にストアする送信フ
レームバッファ５３と、上記送信フレームバッファから
順次に取り出した送信メツセージを６０バイト単位に分
割し、第２図に示したフォーマットのセルを形成して信
号線３６Ｂに出力するためのセグメンテーションユニッ
ト５４とからなる。

第６図に、本発明によるリアセンプルユニットの１実施
例を示す。

スイッチユニット２０から８ビット単位で送り出される
セルデータは、信号線２６Ａを介してセル受信ユニット
に順次に入力された後、パス幅変換回路６２と、ヘッダ
処理ユニット６３に入力される。上記セル受信ユニット
６１は、セルデータの入力に同期して、制御信号Ｒ／Ｗ
、ＣＬ、Ｔ、。

〜Ｔ、□５およびＥＮを発生する。制御信号ＥＮは。

ＩＮＦＯ領域１６を構成するセルデータがパス幅変換回
路６２に供給されている間に１１１”となる２− 信号であり、パス幅変換回路６２は、上記制御信号ＥＮ
が“１”の期間に供給される８ビツト（１バイト）のセ
ルデータを取り込み、４バイト（３２ビツト）単位のセ
ルデータをファーストイン・ファーストアウト（ＦＩＦ
Ｏ）／＜ッファ６４に送り込む。ヘッダ処理ユニット６
３は、入力されたセルデータから、ＳＡ領域１４６とＳ
Ｔ領域１５Ａとを抽出し、送信元ノードアドレスＳＡと
と、情報ブロックの位置を示す信号Ｓ　（Ｓｉｎｇｌｅ
）、Ｆ　（Ｆｉｒｓｔ）　、Ｎ　（Ｎｅｘｔ）　、　Ｌ
（Ｌａｓｔ）を発生する。

ＰＩＦＯ６４に格納されたセルデータは、バッファメモ
リ６６のリードサイクル（Ｒ−“１”の期間）に順次に
読出され、Ｒ／Ｗ信号で制御されるスイッチ６５を介し
てバッファメモリ６６に書込まれる。

上記バッファメモリ６６は、例えば第７Ａ図に示す如く
、ブロックアドレスＢ、〜Ｂｎで指定される３２ビツト
幅のｎ個のブロック６６−１〜６６−ｎに分割され、各
ブロックは、第７Ｂ図に示す如く、ブロック内アドレス
Ａ。（１−Ａ　１５をもつ１６個の記憶領域６６００〜
６６１５からなっている。

ここで、先頭のブロック内アドレスＡ。０は、任意のブ
ロックアドレスＢｉと同一の記憶領域６６００を指して
いる。

本実施例では、１つのメツセージから分割された情報ブ
ロックを含むセルを受信した時、該受信セルのデータを
記憶するバッファメモリ内の１つのブロックの最後の記
憶領域６６１５に、上記メツセージから分割された次の
情報ブロックを含む次の受信セルのデータを記憶するた
めの空きブロックを示す次アドレスポインタ（ブロック
アドレス）を記憶しておくことを特徴とする。バッファ
メモリ６６の書込みアドレスは書込みアドレス発生回路
７０から与えられ、バッファメモリの読出しアドレスは
読出しアドレス発生回路７１から与えられ、これらのア
ドレスの切替えは、Ｒ／Ｗ信号で制御されるスイッチ６
９により行なわれる。

上述したメツセージ対応の次アドレスポインタの管理を
行なうために、本実施例では、セル発信元のノードアド
レスＳＡに対応して次アドレスポインクとなるブロック
アドレスを記憶しておくためのレジスタ（ＳＡ−ＴＡＢ
Ｌ　　レジスタ）８０と、上記ノードアドレスＳＡに対
応して、メツセージの先頭のセルが格納されているブロ
ックアドレスを記憶しておくためのレジスタ（ＦＡ−Ｔ
Ａ）３Ｌレジスタ）８１と、バッファメモリ６６内の空
き状態にあるブロックアドレスを記憶しておくためのメ
モリ（Ｖ−ＣＨＡＩＮメモリ）８３と、バッファメモリ
６６への全てのセルデータの格納が完了し、リアセンプ
リングのための読出が可能となったメツセージの先頭セ
ルが格納されているブロックのアドレスを記憶しておく
ためのメモリ（ＲＡ−ＱＵＥＵＥ　　メモリ）８４とを
用いる。上記メモリ８３と８４は、ＦＩＦＯ形式で空き
アドレスまたは読出しアドレスを記憶している。

メモリバッファ６６へのセルデータの書込み動作は次の
ようにして行なわれる。

スイッチングユニット２０から、１つのセルを構成する
セルデータが８ビット単位でリアセンプルユニット５１
に順次に供給されると、このうちのＩＮＦＯ領域１６を
構成するセルデータが、パス幅変換回路６２を介してＦ
ＩＦＯに入力される。

また、受信セルのＳＡ領域１４６および８丁領域１５Ａ
が、ヘッダ処理ユニットによりデコードされ、メツセー
ジ中で上記受信セルのＩＮＦＯ領域に含まれる情報ブロ
ックが占める位置に応した制御信号Ｓ、Ｆ、Ｎ、または
Ｌと、送信元ノードアドレス信号ＳＡが出力される。

受信セルが５ＩＮＧＬまたはＦＴＲ８Ｔの情報ブロック
を含む場合（以下、単に５ＩＮＧＬセル、ＦＩＲ８Ｔセ
ルと言う）制御信号ＦまたはＳがＩＩ　Ｉ　ＩＩとなり
、書込みサイクルの最初に発生する制御パルスＴ　１１
０のタイミングでＶ−ＣＨＡＩＮメモリ８３から空きア
ドレスＢｉが読出される。ゲート８５〜８７からなる回
路は、Ｖ−ＣＨＡＩＮメモリの読出し制御回路である。

上記空きアドレスＢｉは、ＡＮＤゲート９１を介して書
込みアドレス発生回路７０に入力されると共に、ＦＡ−
ＴＡＢＩＪレジスタ８１内のＳＡ３６− に対応したエントリに記憶される。上記書込みアドレス
発生回路７０は、書込みサイクルにおいて、上記アドレ
スＢｉを初期値として、バッファメモリ６６の書込みア
ドレスＷＡとなる前述のブロック内アドレスＡ。０−Ａ
　ｉｇを、クロックＣＬに同期して順次に発生する。書
込みアドレスＷＡと、制御信号Ｒ／Ｗ、ＣＬ、Ｔｗｏの
関係は、第８図のようになっている。

受信セルがＦＩＲ８Ｔセルの場合は、内部アドレスＡ１
５の発生と同期したパルスＴｗよ、のタイミングで、Ｖ
−ＣＨＡＩＮメモリ８３から次アドレスポインタとなる
べき空アドレスが読み出され、ＡＮＤゲート９３を介し
て５Ａ−ＴＡＢＬレジスタ８０内のＳＡに対応したエン
トリーに記憶される。また、上記次アドレスポインタは
、ＡＮＤゲート９４とスイッチ６５を介して、バッファ
メモリ６６のデータ入力線に供給され、ブロックＢｉの
最後の記憶領域に書込まれる。Ｖ−ＣＨＡ　Ｉ　Ｎメモ
リ８３から読出した次アドレスポインタのバッファメモ
リ６６への書込み動作と、５Ａ−ＴＡＢＬ＄レジスタ８
０への記憶動作は、受信セルがＮＥＸＴセルの場合も上
記と同様に行なわれる。受信セルが、次のセルへのチエ
インを必要としない５ＩＮＯＬＥセル、またはＬＡＳＴ
セルの場合は、Ｖ−ＣＨＡＩＮメモリ８３がらの次アド
レスポインタの読出しは行なわれず、その代りに、零ア
ドレス発生回路９８から発生した零アドレス値がＡＮＤ
ゲート９５を介してバッファメモリ６６に入力され、ア
ドレスＡ　１５のメモリ領域に書込まれる。また、受信
セルが５ＩＮＯＬＥセル、またはＬＡＳＴセルの場合、
パルスＴｗ□、のタイミングで、ＦＡ−ＴＡＢＬゲメモ
リ８１内のＳＡに対応したエントリーから、セルデータ
の書出し開始位置を示すアドレスが読み出され、ＲＡ−
ＱＵＥＵＥメモリ８４に登録される。

受信セルがＮＥＸＴセル、またはＬＡＳＴセルの場合、
セルデータを書込むべきブロックのアドレスは、既に５
Ａ−ＴＡＢＬｆｆレジスタ８ｏに記憶されている。従っ
て、この場合はパルスＴ　ｗｏのタイミングで５Ａ−Ｔ
ＡＢＬ、ｉｌｌ’ｌｌ法タ８ｏがら読出された次アドレ
スポインタの値が、ブロックアドレスＢｉとして書込み
アドレス発生回路７０に入力され、該ブロックアドレス
Ｂｉを初期値としたブロック内アドレスＡ　ｌｌ。”−
Ａ　１５が順次に発生する。

バッファメモリ６６からのセルデータの読出しは、読出
しサイクル（Ｒ＝”１’″の期間）において次のように
行なわれる。

受信メツセージの全てのセルデータがバッファメモリ６
６に格納済の状態、即ち、５ＩＮＧＬセルまたはＬＡＳ
Ｔセルのセルデータがバッファメモリに格納済みであれ
ば、上記メツセージの先頭のセルデータのアドレスＢｉ
はＲＡ−ＱＵＥＵＥメモリに登録されている。ＡＮＤゲ
ート９７はＲＡ−ＱＵＥＵＥメモリの読出し制御を行な
う。

読出しサイクルで、制御信号７４が“Ｏ”、且つＲＡ−
ＱＵＥＵＥメモリにデータ（アドレスＢｉ）が存在する
場合、ＦＩＦＯ形式でアドレスＢｉが読出され、読み出
され、読出しアドレス発生回路ワ′ｊに入力される。ま
た、該アドレスＢｉは、その後のセルデータの書込み動
作に使用できるようにＶ−ＣＨＡＩＮメモリ８３に登録
される。

読出しアドレス発生回路７１は、書込みアドレス発生回
路７０と同様に、読出しサイクルの期間中に、ブロック
アドレスＢ、＋を初期値として、読出しアドレスＷＡと
なるブロック内アドレスＡ。０〜Ａ　１５を順次に発生
する。従って、読出しサイクルでは、バッファメモリ６
６内のアドレスＡ。０〜Ａ１５で指定されるメモリ領域
の内容が順次に信号線６７に読み出され、パス幅変換回
路７２と次アドレス抽出回路７３に入力される。パス幅
変換回路７２は、Ｔｗｏ〜Ｔｗ１４の期間（信号Ｒ１で
は指示される）に入力される３２ビツトの各セルデータ
を８ビット単位で次々と受信フレームバッファ５２に出
力する。次アドレス抽出回路７３は、読出しサイクル（
Ｒ＝”１”）で信号線６７に出力されるデータを監視し
ており、パルスＴ　ｗ　ｘ　ｓのタイミングで入力され
る次アドレスポインタの値が零アドレスでない場合、Ｒ
Ａ−ＱＵＥＵＥメモリ８４からのアドレスＢＪの読み出
しを禁止する４０− ための制御信号を信号線７４に出力すると共に、上記次
アドレスポインタの値を、読出しアドレス発生回路７１
とＶ−ＣＨＡＩＮメモリ８３に入力する。上記構成によ
り、次の読出しサイクルでは、次アドレスポインタが示
すブロックからセルデータが読み出される。１つのメツ
セージの最後のデータ（Ｓ　ｌＮ０ＬＥセル、またはＬ
ＡＳＴセル）を格納しているメモリブロックの読出しサ
イクルでは、次アドレスポインタの値が零となっている
。

この場合、次アドレス抽出回路７３は、信号線７４に、
ＲＡ−ＱＵＥＵＥメモリ８４の読出しを可能にする信号
を出力するから、次の読出しサイクルでは、ＲＡ−ＱＵ
ＥＵＥメモリ８４から読出された新たなブロックアドレ
スＢａに基づいて、次のメツセージを構成するセルデー
タの読出し動作が繰り返されることになる。

上記の実施例では、バッファメモリ６６のメモリ容量を
利用するために、各セルの構成要素のうちＩＮＦＯ領域
１６だけをバッファメモリに格納したが、セルへラダ１
４、アダブチ−ジョンヘッダ１５、あるいはＩＣ８１７
など、ＩＮＦＯ領域以外のセルデータもバッファメモリ
６６に一旦格納しておき、これらを読出した時点で不要
なセルデータを除去するようにしてもよい。また、上記
実施例では読出しサイクルで５ＩＮＯＬＥセルとＬＡＳ
Ｔセルを他のセル（ＦＩＲ８Ｔセル、ＮＥＸＴセル）と
識別するために、５ＬＮＧ、ＬＥセルまたはＬＡＳＴセ
ルを格納するメモリブロックの次アドレスポインタ領域
に零アドレスを書き込むようにしたが、各受信セルに含
まれているＳＴ領域１５ＡをＩＮＦＯ領域１６と共にバ
ッファメモリ６６に格納しておき、読出しサイクルで上
記ＳＴ領領域値により１つのメツセージの最後のデータ
ブロックか否かを判断するようにしてもよい。

第９図は本発明によるリアセンブルユニツ１〜５１の他
の実施例を示す図である。

この実施例は、セルが受信されている都度、該セルを書
込むためのメモリブロックの空アドレスＢｉをＶ−ＣＨ
ＡＩＮメモリ８３から取り出し、該アドレスＢｉを、既
にバッファメモリにセルデータが書込み済みとなってい
る先行セルのメモリブロックに次アドレスポインタとし
て追加するようにした点に特徴がある。

この実施例では、ＦＩＲ８Ｔセル、または５ＩＮＯＬＥ
セルが受信された時点では、メモリブロックにセルデー
タのみを書込み、次アドレスポインタ領域には何も書込
まない。メモリブロックのアドレスＢｊは、５ＩＮＧＬ
Ｅ、ＦＩＩＲ８Ｔ。

ＮＥＸＴ、ＬＡＳＴのいずれの場合も、Ｖ−ＣＨＡＩＮ
メモリ８３から読み出した空きアドレスを用いる。受信
セルが、ＦＩＲ８ＴセルまたはＮＥＸＴセルの場合は、
後続するＮＥＸＴセルまたはＬＡＳＴセルの受信時に、
該後続セルのブロックアドレスを次アドレスポインタと
して追加書込みする。本実施例では、５Ａ−ＴＡＢＬレ
ジスタ８０が、上記次アドレスポインタを書込むべきバ
ッファメモリ上のアドレスを記憶するために用いられる
。すなわち、ＦＩＲ８Ｔセルまたは４３ ＮＥＸＴセルが受信された時、Ｖ−ＣＨＡＩＮメモリ８
３から読み出されたメモリブロックアドレスＢｉが、Ａ
ＮＤゲート９３を介して、定数加算回路９８に入力され
る。定数加算回数９８の出力は、上記メモリブロック内
の次アドレスポインタ格納領域のアドレス（Ａ、、）と
なっており、これが５Ａ−ＴＡＢＬ、Ｐ″８０内のＳＡ
に対応したエントリーに記憶される。但し、５Ａ−ＴＡ
ＢＬ、Ｆレジスタ８０にブロックアドレスＢｉをそのま
ま記憶しておき、該レジスタから読み出されたアドレス
値に定数を加算するようにしてもよい。

バッファメモリ６６の書込みアドレスＷＡは、第６図の
実施例と同様に、書込みアドレス発生回路から出力され
るが、受信セルがＮＥＸＴセル、またはＬＡＳＴセルの
場合、次アドレスポインタを先行セルのメモリブロック
に追加書込みするために、セルデータの書込みが終了し
た時点（Ｔｗ□５）で、５Ａ−ＴＡＢＬ＠８０から上記
先行セルのアドレス（Ａ、５）を読出し、書込みアドレ
ス発生回路７０に入力する。セル受信時に■４４ −ＣＨＡＩＮメモリから読み出されたアドレスＢｉは、
ラッチ回路９９に保持してあり、書込みアドレス発生回
路７０からアドレスＡ　ｉｇが出力される時点で、上記
ラッチ回路９９のアドレスＢｉがＡＮＤゲート９４を介
してバッファメモリ６６に入力される。

この実施例では、セルデータ読出しサイクルにおけるメ
ツセージの最終データブロックの判定のために、ＳＴコ
ードを利用する。すなわち、セルデータ受信ユニット６
１に、ＡＨ領域１５とＩＮＦＯ領域１６のデータ受信期
間に制御信号ＥＮ’を“１”にさせることにより、ＳＴ
コードを含むＡＨ領域１５のセルデータとＩＮＦＯ領域
■領域上６データとがバッファメモリ６６に格納される
ようにする。この場合、各セルのＩ　ＮＦＯ領域１６の
長さを、第１実施例の場合よりＡＨ領領域長さ（２バイ
ト）だけを短かい５８バイトにすると、ブロック内アド
レスの発生は第１実施例と同一でよく、メモリ空間を無
駄なく利用できる。

但し、ブロックアドレスＥｉの複雑化や、各ブロック内
におけるメモリ領域の多少の無駄使いを許容すれば、各
セルの上記ＩＮＦＯ領域のサイズは任意に設定できる。

セルデータの読出しサイクル（Ｒ二“１”期間）でバッ
ファメモリ６６から信号線６７に読出された３２ビツト
のデータはパス幅変換回路７２により８ビット幅に変換
された後、領域抽出回路７５に入力され、先頭の２バイ
トのセルデータ（ＡＨ領領域が除去され、その後に入力
される５８バイトのセルデータ（ＩＮＦＯ領域）が受信
フレームバッファ５２に送られる。一方、信号線６７上
の３２ビツトデータは次アドレス抽出回路７３′にも入
力される。上記次アドレス抽出回路７３′は、リードサ
イクルの最初に入力されるデータに含まれるＳＴコード
がＦＩＲ８ＴセルまたはＮＥ　ＸＴセルを示す場合は、
信号線７４をオンにし、５ＩＮＧＬセルまたはＬＡＳＴ
セルを示す場合は信号線７４をオフにする。次アドレス
抽出回路７３′のその他の機能は第１実施例と同様であ
る。

以上の説明から明らかな如く、本発明によれば、バッフ
ァメモリ６６の空きメモリブロックにセルデータを次々
と格納するようにし、各メモリブロックに、同一のメツ
セージに属する後続セルデータが格納されるブロックア
ドレスを示す次アドレスポインタを記憶すると共に、各
メツセージ毎に先頭セルのデータが格納されているブロ
ックアドレスをＦＡ−ＴＡＢＬ、Ｅレジスタに記憶して
おき、１つのメツセージの最後のセルのデータがバッフ
ァメモリに格納された後は、該メツセージの先頭セルデ
ータを格納しているメモリブロックアドレスを読出しア
ドレス・キュー（ＲＡ−ＱＵＥＵＥ）に登録するように
している。また、１セル分のセルデータのバッファメモ
リへの書込みサイクルと、１セル分のセルデータの読出
しサイクルとを交互に設け、１つのメツセージについて
のセルデータの読出しは、最初のサテクルではＲＡ−Ｑ
ＵＥＵＥから読出したアドレスに基づいてセルデータを
読出し、それ以後のサイクルでは、バッファメモリから
前続出サイクルで読出された次アドレスポインタに基づ
いてセルデータを読出すようし、セル４７− データが読出されたメモリブロックを示すアドレスは、
空きアドレスとしてその後に受信されるセルデータの書
込み動作用に解放するようにしている。

〔効果〕

本発明によれば、１つのメモリブロックのデータ読出し
が終る毎に、これを次の書込みサイクルで利用すること
ができるため、メモリバッファのメモリ容量を、（最大
炎メツセージに要するメモリブロック数）×（セル送信
元ノード数）に設計しておけば、メモリ領域不足による
受信セルの廃棄を起すことなく、メツセージのリアセン
プルを行なうことができる。

また、バッファメリ６６のメモリ容量を上記計算値より
も大きく設計しておけば、バッファメモリ６６からのセ
ルデータの読出しを、支線ＬＡＮアクセス装置９０から
の読出し要求に応じて行なわせることができ、これによ
り、受信フレームバッファ５２のメモリ容量を小さくす
ることが可能となる。

４８−

【図面の簡単な説明】

第１図は本発明を適用するネットワークシステムの１例
を示す図、第Ａ、上記ネットワークシステムにおける幹
線ＬＡＮ伝送路上の通信フレームの形式とセル（固定長
パケット）のフォーマットの１例を説明するための図、
第３図は、上記ネットワークシステムにおける支線ＬＡ
Ｎ上の通信フレーム（メツセージ）のフォーマットの１
例を説明するための図、第４図は第１図におけるノード
２００の構成の１例を示す図、第５図は、第４図におけ
る非同期ボート２８の構成の１例を示す図、第６図は、
本発明を適用した第５図におけるリアセンプル・ユニッ
ト５１の構成の１例を示す図、第７Ａ図と第７Ｂ図は、
第６図におけるバッファメモリ６６のアドレスと、記憶
内容を説明するための図、第８図は、上記バッファメモ
リ６６をアクセスするための主要な制御信号を説明する
ための図、第９図は、本発明を適用したリアセンプル・
ユニット５■の他の実施例を示す図である。 符号の説明 ２００　（２００Ａ〜２００Ｆ）・・通信装置（ノード
）、２１・・・分離ユニット、２２・多重化ユニット、
２０・・・スイッチユニット、２７・・・同期ポート、
２８・・・非同期ボーｌ〜、５１・・・リアセンプルユ
ニット、５２・・・受信フレームバッファ、５３・・・
送信フレームバッファ、５４・・・セグメンテーション
ユニット、６６・・・バッファメモリ、７０・・・書込
みアドレス発生回路、７エ・・・読出しアドレス発生回
路、８０　・Ｓ　Ａ　−Ｔ　Ａ　Ｂ　Ｌ　Ｌ／ジスタ、
８１−　Ｆ　Ａ−ＴＡＢＬレジスタ、８３・・・Ｖ−Ｃ
ＨＡＩＮメモリ、８４・・・ＲＡ−ＱＵＥＵＥメモリ。 （ ３２ ）

Claims (1)

1. 【特許請求の範囲】 １、複数の送信元装置から送信され、それぞれが送信元
   アドレスを含むヘッダ領域と、メッセージを分割して得
   られた情報ブロックの１つを含むメッセージ情報領域と
   を有する複数の固定長パケットを受信し、同一送信元ア
   ドレスをもつ、複数のパケットから通信メッセージを再
   組立てするための通信装置であって、 パケットデータを格納するための複数のメモリブロック
   に分割されたバッファメモリ（６６）と、 上記バッファメモリの空きメモリブロックを指すアドレ
   スを記憶するための第１のメモリ手段（８３）と、 送信元アドレス対応に、次に受信されるパケットのパケ
   ットデータを格納すべきメモリブロックを指す次アドレ
   スポインタを記憶するための第２のメモリ手段（８０）
   と、 送信元アドレス対応に、メッセージの先頭の情報ブロッ
   クを含むパケットデータが格納されているメモリブロッ
   クを指すアドレスを記憶するための第３のメモリ手段（
   ８１）と、再組立が可能となったメッセージの最初の情
   報ブロックを含むパケットデータが格納されているメモ
   リブロックを指すアドレスを記憶するための第４のメモ
   リ手段（８４）と、 複数の情報ブロックに分割して送信されたメッセージの
   最初の情報ブロックを含むパケットが受信された時、上
   記第１のメモリ手段から読み出した１つのアドレスを上
   記第３のメモリに記憶すると共に、該アドレスが指す空
   きメモリブロックに受信パケットのデータを格納し、上
   記第１のメモリ手段から読み出したもう１つのアドレス
   を、上記第２のメモリ手段と、上記パケットデータが格
   納されたメモリブロックとに記憶し、 上記メッセージの２番目以降の情報ブロックを含むパケ
   ットが受信された時、上記第２のメモリ手段から読み出
   したアドレスが指すメモリブロックに受信パケットのデ
   ータを格納すると共に、もし上記受信パケットが上記メ
   ッセージの最後の情報ブロックを含むものでなければ、
   上記第１のメモリ手段から読み出した１つのアドレスを
   、上記第２のメモリ手段と、上記受信パケットのデータ
   が格納されたメモリブロックとに記憶し、もし上記受信
   パケットが上記メッセージの最後の情報ブロックを含む
   ものであれば、上記第３のメモリ手段から読み出したア
   ドレスを上記第４のメモリに記憶する書込み制御手段と
   、 上記第４のメモリ手段から読み出したアドレスが指すメ
   モリブロックからメッセージの最初の情報ブロックを読
   み出し、各メモリブロックから読み出された次アドレス
   ポインタに基づいて、メッセージの第２番目以降の情報
   ブロックを次々と読み出す読出し制御手段と、 を備えたことを特徴とする通信装置。 ２、前記書込み制御手段と前記読出し制御手段とが所定
   の動作サイクルで交互にバッファメモリをアクセスし、
   各動作サイクルで１つのメモリブロック分のパケットデ
   ータが処理されることを特徴とする第１請求項記載の通
   信装置。 ３、第１請求項記載の通信装置において、更に、各受信
   パケットから前記メッセージ情報領域を抽出する手段を
   有し、該メッセージ情報領域の内容が、前記パケットデ
   ータとしてバッファメモリの各メモリブロックに格納さ
   れることを特徴とする通信装置。 ４、第１請求項記載の通信装置において、前記書込み制
   御手段が、受信されたパケットメッセージ全体の情報を
   含むものであった時、前記第１のメモリ手段から読み出
   した１つのアドレスを直接、または前記第３のメモリを
   介して前記第４のメモリに登録し、上記アドレスが指す
   メモリブロックに上記受信パケットのデータを格納する
   手段を有することを特徴とする通信装置。 ５、複数の送信元装置から送信され、それぞれが送信元
   アドレスを含むヘッダ領域と、メッセージを分割して得
   られた情報ブロックの１つを含むメッセージ情報領域と
   、メッセージ内での情報ブロックの位置を示すコード領
   域とを有する複数の固定長パケットを受信し、同一送信
   元アドレスをもつ複数のパケットから通信メッセージを
   再組立てするための通信装置であって、パケットデータ
   を格納するための複数のメモリブロックに分割されたバ
   ッファメモリ（６６）と、 上記バッファメモリの空きメモリブロックを指すアドレ
   スを記憶するための第１のメモリ手段（８３）と、 送信元アドレス対応に、前回受信されたパケットのパケ
   ットデータが格納されているメモリブロックを指すアド
   レスを記憶するための第２のメモリ手段（８０）と、 送信元アドレス対応に、メッセージの先頭の情報ブロッ
   クを含むパケットデータが格納されているメモリブロッ
   クを指すアドレスを記憶するための第３のメモリ手段（
   ８１）と、再組立が可能となったメッセージの最初の情
   報ブロックを含むパケットデータが格納されているメモ
   リブロックを指すアドレスを記憶するための第４のメモ
   リ手段（８４）と、 複数の情報ブロックに分割して送信されたメッセージの
   最初の情報ブロックを含むパケットが受信された時、上
   記第１のメモリ手段から読み出した１つのアドレスを上
   記第２、第３のメモリに記憶すると共に、該アドレスが
   指す空きメモリブロックに受信パケットのデータを格納
   し、 上記メッセージの２番目以降の情報ブロックを含むパケ
   ットが受信された時、上記第１のメモリ手段から読み出
   したアドレスが指す空きメモリブロックに受信パケット
   のデータを格納すると共に上記アドレスを上記第２のメ
   モリ手段から読み出したアドレスが指すメモリブロック
   内の所定のメモリ領域に次アドレスポインタとして記憶
   し、もし上記受信パケットが上記メッセージの最初の情
   報ブロックを含むものであれば、上記第３のメモリ手段
   から読み出したアドレスを上記第４のメモリに記憶する
   書込み制御手段と、 上記第４のメモリ手段から読み出したアドレスが指すメ
   モリブロックからメッセージの最初の情報ブロックを読
   み出し、各メモリブロックから読み出された次アドレス
   ポインタに基づいて、メッセージの第２番目以降の情報
   ブロックを次々と読み出す読出し制御手段と、 を備えたことを特徴とする通信装置。 ６、第５請求項記載の通信装置において、前記書込み制
   御手段は、前記第１のメモリ手段から読み出されたアド
   レスに定数を加算する手段を有し、メッセージの最初の
   情報ブロックを含むパケットが受信された時、該加算手
   段から出力されたアドレスが前記第２のメモリ手段に記
   憶され、メッセージの第２番目以降の情報ブロックを含
   むパケットが受信された時、上記第２のメモリ手段から
   読み出されたアドレスが指すバッファメモリの記憶領域
   に前記次アドレスポインタとなるアドレスが記憶される
   ようにしたことを特徴とする通信装置。 ７、第５請求項記載の通信装置において、前記書込み制
   御手段と前記読出し制御手段とが所定の動作サイクルで
   交互にバッファメモリをアクセスし、各動作サイクルで
   １つのメモリブロック分のパケットデータが処理される
   ことを特徴とする通信装置。 ８、第５請求項記載の通信装置において、各メモリブロ
   ックには、少なくとも、受信パケットに含まれるメッセ
   ージ情報領域の内容と、位置コード領域の内容とが格納
   され、前記読出し制御手段が、各メモリブロックから読
   み出される位置コードから、各メッセージの最後を判断
   するようにしたことを特徴とする通信装置。