JPS6148251A - 自己同期形デスクランブラ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は特許請求の範囲１の上位概念による自己同期形
デスクランブラに関する。

従来技術 デジタル信号伝送の場合、妨害直流成分を有したり、ま
たは所定の離散的（個別）周波数のもとで特に高いエネ
ルギ成分を有するパルスパターンが生じ得る。このパル
スパターンを回避するため、伝送すべきデジタル信号が
、モジュロ２加算器により擬似ランダム列で、送信側に
てスクランブルされる。受信側では別のモジュロ２加算
により、既に送信側にて用いられた擬似ランダム列でデ
スクランブルが行なわれる。送信側及び受信側で用いら
れた擬似ランダム発生器の、その際必要な同期動作を、
自由振動する、所謂乗算的ないし自己同期形スクランブ
ラ及びデスクランブラの使用により行なわないでも済む
。

発明が解決しようとする問題点 デ、ジタル通信網の−、層の拡張と共に当該通信網の中
央ポイント間で著しく高いステップ速度の信号に対する
伝送装置が必要となる。これにより著しく高いクロック
周波数のデジタル信号に対するスクランブラ及びデスク
ランブラを構成する必要がある。

シーメンス研究及び開発レボ、−ト第６巻（，１９７７
年）Ａ１、第１〜５頁から高いクロック周波数のデジタ
ル信号に対す７ｑスクランプンを構成する手段が既に公
知である。その場合デジタル信号は複数のパラレルチャ
ネルで相応に比較的に低いビット繰返周波数でスクラン
ブルされ、生じた信号が多重化によってまとめられろ。

受信側は同様に構成されており、１つのデマルチプレク
サにはパラレルのデスクランブルの複数のチャネルがつ
づいている。それにより高いコストのほかに、マルチプ
レクサ及びデマルチプレクサを相互に同期する必要が生
じろ。

郵政当局により、デジタル遠隔通信網の個々の階層的（
ハイアラーキ）構成に対するスクランブルが規格化され
ている。例えば国際的郵政当局によりＣＣＩＴＴ勧告に
てＶ２７〜にて１２７ビツトのスクランブラ周期を有す
るスクランブラ及び相応のデスクランブラが規定されて
いる。

本発明の課題は高いビット繰返周波数のデジタル信号の
伝送にも適したデスクランブラであって、比較的わずか
なコストもとでマルチプレクス装置を省き且当該デスク
ランブラ周期が動作速度に無関係に選択可能であるデス
クランブラを提供することである。さらに不都合な短周
期の抑圧を高いコストをかけずに行ない得るよう匠する
のである。

問題点を解決する手段 上記課題は本発明によれば冒頭にのべた形式の自己同期
形デスクランブラにおいて、特微小項にて規定された構
成要件により解決される。

次に図示の実施例を用いて本発明を説明する。

実施例 第１図に示すデスクランブラ段はｎ段のデスクランブラ
の一部である。この第１．第２モジュロ２加算器ＡＩ、
Ａ２と、第１及び場合により第２のシフトレジスタ段Ｓ
Ｒ１，ＳＲ２を有する。デスクランブラ段はデジタル信
号のＰ番目のビットのデスクランブルのために用いられ
、その結果第１シフトレジスタ段ＳＲ１の出力側からは
相応のスクランブルされたビットＩ）ｓｘ　ｐが送出さ
れ、また第２シフトレジスタ段ＳＲ２の出力側からは１
クロック周期分遅れて、スクランブルされたピッ）　Ｄ
ｓｘ−２１）が送出され、一方デスクランブラ段の出力
信号ＤＯは第２モジユロ２加算器Ａ２の出力側から取出
可能である。

従って第１シフトレジスク段ＳＲ１は入力側ＤＳにおけ
る信号に関してデスクランブラ全体の２番目シフトレジ
７２段に相応する。夫々のデスクランブラ段はｎ番目デ
スクランブラ段の出力信号Ｉ）ｓｘ　”及びｍ番目のデ
スクランブラ段の出力信号ＤＳＸ−１に対する１つの入
力側を有する。

両入力側は同時に第１モジユロ２加算器Ａ１の入力側で
あり、この加算器Ａ１の出力側は第２モジユロ２加算器
Ａ２の一方の入力側に接続され、この第２加算器Ａ２の
他方の入力側は当該段にてデスクランブルすべき入力信
号Ｄｓに対する入力側と接続されている。第２モジユロ
２加算器Ａ２の出力端子は当該スクランブラ段のデスク
ランブルされた出力信号Ｄｏに対する出力端子でありデ
スクランブルすべき信号ＤＳに対する入力側は第１シフ
トレジスタ段５Ｒ１０入力側と接続されでいる。この第
１シフトレジスタ段は第２シフトレジスタ段と同様にク
ロック制御Ｄフリツゾフロツプから成り、その第１シフ
トレジスタ段の出力側は第２シフトレジスタ段ＳＲ２の
Ｄ入力側と接続され得る。

その場合シフトレジスタ段に対するクロック信号Ｔの周
波数はパラレルビットクロック、すなわちデスクランブ
ラのパラレル入力側の数Ｐで割ったデジタル信号のビッ
トクロックに相応する。その場合ｎはデスクランブラの
シフトレジスタ段数を表わし、ｍ番目のシフトレジスタ
段とはその出力信号がｎ番目段の出力信号と共に入力側
に帰還されるシフトレジスタ段のことである。その際ｍ
はｎより少なくとも１だけ小さい。

公知の自己同期形石列デスクランブラではｍ番目段の出
力側及びｎ番目段の出力側が少なくとも１つのモジュロ
２加算器を介して第１シフトレジスタ段の入力側と接続
されている。本例では１つ又は複数のシフトレジスタ段
を有する各デスクランブラ段が並列に設けられており、
その場合Ｐ個のデスクランブラ段の各々が１つの入力側
を有し、それら入力側は例えば、Ｐのパラレルビットを
有するデジタル信号の源としく１６） でシリアル−パラレル変換器のパラレル出力側と接続さ
れている。ｎのデスクランブラ段を有するデスクランブ
ラの構成には各々２つのシフトレジスタ段を有するｎ−
ｐのデスクランブラ段、及び、各々１つのシフトレジス
タ段を有する２、ｐ−ｎのデスクランブラ段を要する。

その場合先ず２つのシフトレジスタ段を有するｎ−ｐの
デスクランブラ段がシフト方向で見て順次膜けられ、そ
れにつづいて、唯１のシフトレジスタ段を有する２ｐ−
ｎのデスクランブラ段が設けられている。次いで左から
右へのシフト方向の際考察されろデスクランブラ段の左
の第１デスクランブラ段は２つのシフトレジスタ段を有
するデスクランブラ段の場合出力信号Ｄｓｘ＋１゜Ｄｓ
ｘ］ＩＩ’　、　Ｄｓｘ−１−２１：ｌ　、を有し、考
察されるデスクランブラの右の第１の後続デスクランブ
ラ段は出力信号Ｄｓｘ−１，Ｄｓｘ＝ｌ−ｐ、　Ｄｓｘ
　”　”ｐを有する。同様にして、考察される段の左の
第２デスクランブラ段は出力信号Ｄｓｘ２．　Ｄｓｘ２
１）　。

Ｄｓｘ”−”ｐを有し、一方、考察される段の右の第２
のデスクランブラ段は出力信号］）ｓｘ　”　。

Ｉ）ｓｘ−２１’　、　Ｉ）ｓｘ−２”ｐを有する。

第２図に示すのは第１図のデスクランブラ段を４つ合成
接続して形成される１つのデスクランブラが示してあり
、このデスクランブラは第６、第７番目のシフトレジス
タの後帰還を有する７つのシフトレジスタ段を備火且つ
４つのパラレル入力側を備える。要するに第１図に相応
してｐ二４．ｎ＝７．ｍ＝６であり、信号ＤＳに対する
４つの入力側、ＤＯに対する４つの出力側が並列に接続
されている。要するに、直列（シリアル）伝送のために
はデスクランブラに１つの４段のシリアル−パラレル（
直−並列）変換器が前置接続され、１つの４段パラレル
−シリアル（並−直列）変換器が後置接続されるべきで
ある。シリアル−パラレル変換器及び相応するパラレル
−シリアル変換は変換器の記憶特性のためビット同期し
て行なう必要もなければ、送信側スクランブラと受信側
スクランブラ（デスクランブラ）との間の語同期も必要
でなｌｖ）。

第２図のデスクランブラは４つのデスクランブラ段Ｅ　
ｓ、　１・・・・・・ＥＳ４を有しこれらはデスクラン
ブルすべきデジタル信号の４ビツトの並列入力のための
各々１つの入力側ＤＳ１・・・ＤＳ４と、１つの出力側
ＤＯ１・・・・・・Ｄｏ　４を有する。全部でｎニアの
シフトレジスタ段の場合２７−１＝１２７ビツトの同期
が生じる。

前述の規則に相応して、シフト方向で先ず、２つのシフ
トレジスタ段を有するｎ−ｐ＝３のスクランブラ段が、
それにつづ゛いて唯１つのシフトレジスタ段を有するデ
スクランブラ段が２ｐ−ｎ＝１つ設けられでいる。従っ
て、第１デスクランブラ段ｇｓ１はたんに１つのシフト
レジスタＳＲ１を有する。その他のテ曵クランプラ段Ｅ
Ｓ　２〜ＢＳ４は各２つのシフトレジスタ段ＳＲ２，１
，ＳＲ２，２，ＳＲ３，１，ＳＲ３゜２、ＳＲ４，１，
ＳＲ４，２を有し、これらは第１図に示すように相互に
接続されさらに１つの共通のクロック源Ｔと接続されて
いる。第１〜第６デスクランブラ段の第１のモジュロ２
加算器Ａ１．１．Ａ２．１．Ａ３．１．の第２入力側は
夫々先行のデスクランブラ段の第２シフトレジスタ段の
出力側、すなわちシフトレジスタ段ＳＲ２，２，ＳＲ３
，２，５Ｆｔ４，２と接続されている。第４デスクラン
ブラ段ＥＥ１４の第１モジュロ２加算器Ａ４．１の相応
の入力側は第１デスクランブラ段ＥＳ１の第１の唯１つ
のシフトレジスタ段ＳＲ１の出力側と接続されている。

第１．第２デスクランブラ段Ｅｅ１゜ＥＳ２の第１モジ
ュロ２加算器Ａ１．１．、Ａ２゜１の第１入力側は夫々
、先行する各々第２番目のデスクランブラ段ＥＳ３．Ｅ
、Ｓ４の第２のシフトレジスタ段ＳＲ３，２，ＳＲ４，
２の出力側に接続されている。すなわちモジュロ２加算
器Ａ１．１の第１入力側はシフトレジスタ段ＳＲ３，２
の出力側に接続され、モジュロ２加算器Ａ２．１の第１
入力側はシフトレジスタ段ＳＲ４，２の出力側に接続さ
れている。第３゜第４デスクランブラ段ＥＳ３．ＥＳ４
に関して（２Ｄ） 変更が可能である。それというのは相応のサイクリック
の入れ替えに鑑みて夫々第１のモジュロ２加算器Ａ３．
１．Ａ４．１の２つの第１の入力側が相互に接続され、
且第１デスクランブラ段の第１の唯１つのシフトレジス
タ段ＳＲ１の出力側に接続されているからである。デス
クランブルされた信号は当該の段の入力信号ＤＳと、考
察されるデスクランブラ段の右の第６、第７番目段の出
力信号Ｄｓｘ−６３びＩ）ｓｘ’とから得られる。

公知デスクランブラでは所定の入力信号パターンのもと
でデスクランブラ同期の所定の状態をジャンプし比較的
短い持続時間の同期的出力信号列の生じることが入力信
号パターンに依存して起こり得る。この理由により、実
際に用いられるデスクランブラは付加的にさらにシフト
レジスト段を有する。ＣＣＴＴ勧告ではｖ２７゜Ｖ２７
〜では７段のスクランブラ及びデスクランブラが記載さ
れており、これらは短固期の回避のためさらに５つのシ
フトレジスタ段補充されて１２段に構成される。ＣＣＩ
ＴＴ勧告Ｖ２７〜によるデスクランブラの場合段８，９
．１２の内容がそのつどシフトレジスタカスケードの入
力側におけるロジック状態と比較される。比較される各
対の１つが少なくともろろビットの期間中連続的に相互
に一致する場合、次に続く入力ビツトが反転され、その
結果１〜４，６．８゜９．１２のビット同期期間を有す
る比較的に長い周期的な出力信号列が抑圧される。従っ
て、前述の付加コストをかけても５，１０．１１のビッ
ト円期期間を有する周期的出方信号列を抑圧できず、こ
れらの短周期をも抑圧しようとするとコストはさらに一
層増大せしめられることになり、その結果この種デスク
ランブラの開発の際は適用例に応じた妥協的手段が必要
である。

このような手段は比較的高い伝送速度の場合にてデスク
ランブラの適用に鑑みても必要である。

それというのはシフトレジスタカスケードの延長をする
と比較的高い伝送速度の際の適用可能性が制限されるか
らである。

第２図のパラレルデスクランブラの場合及び第１図ｆ（
示すスクランブラ段をパラレル動作で使用する他のデス
クランブラの場合にもデスクランブラを、各シフトレジ
スタ段を直列回路で含む公知のシリアル（直列）デスク
ランブラとコンパチブルにしようとするならばすべての
デスクランブラ段を短周期の発生について監視しなけれ
ばならない。

不都合な短周期の抑圧が、基本的に、一致するビット（
これらは抑圧すべき短周期の間隔をおいて現われる）に
対する、本来のデスクランブラに接続された語数装置を
用いて行なわれる。

計数装置は一致するビットのプリセットされた数を超過
するとパルスを送出し、このパルスはデスクランブラ段
に伝送される。

要するに計数装置は短周期抑圧のための装置の主要部分
を形成し、多白りランブラ段を計数装置と接続するため
第３ａ図、第３ｂ図のデスクランブラ段は別のモジュロ
２加算器５４゜４４．３４，２４．１４で補充されてい
る。この加算器は第１図の第１．第２モジュロ加算器Ａ
、１．Ａ２間に挿入されており、この挿入接続は次のよ
うになされている、即ち第６モジユロ２加算器の一方の
入力側が、第１モジユロ２加算器の出力側と接続され、
第６モジユロ２加算器の第２入力側が短周期抑圧装置の
所属の出力側と接続され、さらに第３モジユロ加算器の
出力側に、これまで第１モジユロ２加算器の出力側と接
続されていた、第２モジユロ２加算器の入力側が接続さ
れているようにするのである。

第６ａ図、第３ｂ図にはそのように拡大された５つのス
クランブラ段Ｅ１・・・・・・Ｅ５から成るデスクラン
ブラが示してあり、合せて１つの回路を成す回路図の左
部分がフ＼クランプラ段Ｅ３〜Ｅ５を有する第３ａ図で
あり、右部分がデスクランブラ段Ｅ１．に２を有する第
６ｂ図である。

両回路部分は線ｓ１．ｓ２で相互に分けられている。第
３ａ図、第３ｂ図のデスクランブラは５つのパラレル入
力側を有し、その結果ｐ二５であり、さらに２’−１＝
１２７ビツトのシフト周期期間の形成のかめｎ−＝７の
シフトレジスタ段が用いられており、その際ｍ二６．η
−７番目段の後で帰還が行なわれろ。それ故既述の規則
に従って先ず夫々２つのシフトレジスタ段５１．５２及
び４１．４２を有するｎニア−５＝２のデスクランブラ
段Ｅ５．Ｅ４が設けられており、これにつづいて、夫々
１つのシフトレジスタ段３２．２２．１２を有する２　
ｐ−ｎ　＝１０−７二乙のデスクランブラ段Ｅ３．　　
Ｅ２゜Ｅｌが設けられている。

デスクランブラ段Ｂｌ、Ｅ２．Ｅ３にて付加的に設けら
れたシフトレジスタ３１，２１．１１はしたがってデス
クランブラの機能には必要でなく、単に短周期抑圧装置
の一部である。この装置には夫々３つのモジュロ２加算
器から成る５つの群が属し、これら加算器の出力側は各
１つのナントゲート１１４〜５１４を介してまとめられ
ている。このろ−加算器一群の各々は１つのスクランブ
ラ段に配属されており、その際各モジュロ２加算器１１
１，１１２，１１３゜２１１、　２１２．　２１３；３
１１．　３１２゜３１３．　４１１．　４１２．　４１
３．　５１１゜５１２．５１３の第１入力側は相互匠接
続され且所属のデスクランブラ段の第１シフトレジスタ
段のＤ入力側と接続されでいろ。５つの群の両モジュロ
２加算器の第２入力側は個々のシフトレジスタ段の出力
側と接続されており、その接続は次のようになされてい
る、即ち各ろ一加算器一群においてそのつど、１つのデ
スクランブラ段の第１シフトレジスタ段の入力側に加わ
るビットが、第８．９．１２の記憶されたビットと比較
されるように接続されでいる。デスクランブラ段は全部
でたん＋Ｃ１０のシフトレジスタ段を含みもってたんに
１０ビツトしか記憶され得ないので、付加的にＤフリッ
プフロップ１１８．２１８が設けられており、これらの
フリップフロップは第１、第２の３−加算器一群の第１
モジュロ２加算器１１３．２１３の第２入力側に前置接
続されている。それらフリップフロップはチックランブ
ラ段のシフトレジスタ段と同じクロック源Ｔに接続され
、またそれのＤ入力側は第４．第５デスクランブラ段の
第２シフトレジスタ段の出力側と接続されている。Ｋ番
目のデスクランブラ段の第１シフトレジスタ段の入力側
に加わるビットと、記憶されたピット第８．９．１２ピ
ツトの１つと一致すると相応のに番目のナントゲート１
１４，２１４゜３１４．４１４．５１４の出力側にその
つどロジックルベルが生じ、□これはそれぞれ反転入力
側を介してナントゲート６０に送出され、その結果この
ナントゲートはその反転出力側を介して分周カスケード
６１〜６４をトリガする。

分周カスケードはインバータ６５を介してデジタル信号
の語クロックＴに対する源に接続されており、２゛１の
分周比を有する第１分周器６１と２つのＪＫフリツプフ
ロツゾを有する。

さらに短周期抑圧装置は５つの入力側の容筒１の群を有
する５つのアントゲ−）１１５゜１２５．１３５，１４
５．１５５（これらは別個にナントゲート１１４，２１
４，３１４゜４１４．５１４の出力側と接続されている
）と各４つの入力側の第２の群とを有する。この第２群
のそれら４つの入力側の各々はＤフリップフロップ１１
６，２１６，３１６，４１６゜５１６のうちの１つの反
転入力側に接続されており、このＤフリップフロップの
Ｄ入力側は９つの入力側を有するアンドゲートのうちの
１つの出力側に接続されている。これらのフリップフロ
ップの反転出力側は夫々ゲートのうちの次のような１つ
のゲートの入力側と接続されている、即ち当該ゲート出
力側にＤフリップフロップが接続されていない１つのゲ
ートの入力側と接続されている。Ｄフリップフロップの
非反転入力側は別のアンドデー）１１７，２１７゜３１
７．４１７，５１７を介して各スクランブラ段Ｅ１・・
・・・・ｌ８８５の第３のモジュロ２加算器の第２入力
側と接続されている。第６〜第５デスクランブラ段に接
続されたアンドゲートの第２入力側は分周カスケードに
設けられているＪＫフリップフロップ６３の出力側と接
続されておす、このＪＫフリツプフロツゾには別のＪＫ
フリッゾフロッゾ６４が後置接続されており、このＪＫ
フリツゾフロツゾ６４の出力側はアントゲ−）１１７，
２１７の第２入力側と接続されており、これらアンドゲ
ートは出力側が第１゜第２デスクランブラ段と接続され
ている。

分周器カスケード６１〜６４の上述のようなトリガによ
って、トリガされるアンｌ−″ｌデート１１７．２１７
，３１７，４１７，５１７及び付加的な第６のモジュロ
加算器を介してデスクランブラ段Ｅ１〜Ｅ５の１つにて
ビットが反転されそれにより生ずる１つの短周期が終了
されるようになる。１つの短周期に相応するパルスパタ
ーンのはじめての検出時点から各々の後続のビットに対
する周期性が検出され（入カバターンが維持されている
間）、もって遅くとも５ピツトに相応するパラレルクロ
ック周期の後、すべてのアンドゲート１１４，２１４，
３１４゜４１４．５１４はロジック７レベルになる。新
たな入力側１１５，２１５，３１５，４１５゜５１５を
有するアンドゲートは後置接続のＤフリップフロップ１
１６，２１６，３１６，４１６゜５１６と共に次のこと
がらについての情報の記憶のために用いられる、即ち遅
延段の第１のシフトレジスタの入力側に加わるどのビッ
トにてはじめて１つの短周期が検出されたのかについて
の情報の記憶に用いられる。１つのデスクランブラ段の
シフトレジスタ段の入力側に加わるビットのロジック値
の変化が短周期基準信号のはじめての検出後直ちに行な
われない。本例ではケ’−）１１４．　２１４．　　３
１４．　４１４゜５１４の出力側の、アンドゲート１１
５．２１５゜３１５．４１５．５１５への対応ははじめ
ての検出後３３番目ビットがそのつど反転されるように
行なわれろ。本例では第１のデスクランブラ段に対応づ
けられたアンドゲート１１４の出力側がロジック値７に
なることにより検出が例えばはじめで行なわれると、６
×５＝３０ビットクロック時間の後置６のデスクランブ
ラ段に対応づけられたアンドゲート３１５、後置接続の
Ｄフリップフロップ３１６、それと接続されたアンドｒ
　−）　３１７を介して、第６のデスクランブラＥ３の
第３モジユロ２加算器３４にで１つのビットが反転され
る。

アンドデート６０の入力側はアンドゲート１１４・・・
５１４の出力側と接続されずに、Ｄフリップフロップ１
１６・・・５１６の非反転入力側と接続されてもよい。

この場合そのＤフリップフロップの付加的分周作用によ
って分周器６１の分周比が５：１から４：１に減少され
得、それによってアンドデート６０の出力側と分闇器段
６Ｌ　　６２のリセット入力側との間の接続線路上の不
都合なパルスピークの抑圧が可能になる。

発明の効果 本発明の手段により得られる特に有利な利点とは、比較
的長い構成長のデスクランブラの場合にも純然たるデジ
タル素子から成るすっきりした簡明なデスクランブラ装
置構成が実現されこの装置構成により統合化が著しく簡
単化され得ることである。さらに不都合な短周期を高い
コストを要さずに抑圧しうるという効果も得られる。

【図面の簡単な説明】

第１図は単一デスクランブラ段の実施例の回路略図、第
２図は４つのパラレル入力側と７つのシフトレジスタ段
を備え１２７ビツト周期を有するスクランブラの実施例
の回路図、第３ａ図、第６ｂ図は５つのパラレルスクラ
ンブラ段を有し１２７ビツトのデスクランブラ同期を有
するデスクランブラの実施例を短周期抑圧装置と共に示
す回路図である。

Claims (1)

1. 【特許請求の範囲】 １、２＾ｎ＾−＾１ビットの周期を有する信号のデスク
   ランブルのためｎのクロック制御されるシフトレジスタ
   段を有する自己同期形デスクランブラであって、少なく
   とも１つのシフトレジスタ段の出力側がモジュロ−２−
   加算器の入力側と接続されているものにおいて、スクラ
   ンブルされたデジタル信号（ＤＳ）のＰの並列ビットの
   各々に対してＰの並列の入力側を設け、各入力側は到来
   ビットの列に相応して、第１入力側にてＰ番目のビット
   が加えられ次の入力側にて後続ビットが加えられるよう
   に配列されておりかつ夫々１つのデスクランブラ段と接
   続され該デスクランブラ段は少なくとも１つのシフトレ
   ジスタ段と少なくとも１つのモジュロ２加算器とを有し
   ており、パラレル入力側の個数Ｐはデスクランブラ段中
   に設けられているクロック制御されるシフトレジスタ段
   の個数ｎより少なくとも１だけ小さい数であり、更にシ
   フト方向において先ず２つのクロック制御されるシフト
   レジスタ段を有するｎ−ｐのデスクランブラ段が、それ
   につづいて、たんに１つのシフトレジスタ段を有する２
   ｐ−ｎのデスクランブラ段が設けられており、前記デス
   クランブラ段は第１、第２モジュロ２加算器（Ａ１、Ａ
   ２）を有し、第１モジュロ２加算器の出力側は第２モジ
   ュロ２加算器の一方の入力側と接続されており、第２モ
   ジュロ２加算器の他方の入力側はデスクランブルすべき
   信号に対するＰのパラレル入力側のうちの１つと接続さ
   れており、更に第２モジュロ２加算器の出力側からはデ
   スクランブルされた信号が取出可能でありさらにスクラ
   ンブルされた信号に対する入力側が、第１のクロック制
   御されるシフトレジスタ段 （ＳＲ１）の入力側と接続されており、該第１シフトレ
   ジスタ段の出力側からは１クロック周期だけ遅れたスク
   ランブルされたデジタル信号（Ｄｓ＾ｘ＾−＾ｐ）が取
   出可能であり、第１シフトレジスタ段の出力側には別の
   クロック制御されるシフトレジスタ段（ＳＲ２）の入力
   側が接続されており、該別のクロック制御されるシフト
   レジスタ段のクロック入力側は第１シフトレジスタ段の
   クロック入力側に並列接続されており、前記別のシフト
   レジスタ段の出力側からは２クロック周期だけ遅延した
   スクランブルされたデジタル信号（Ｄｓ＾−＾２＾ｐ）
   が取出可能であり、前記シフトレジスタ段に供給される
   クロック信号（Ｔ）のクロック周波数はデスクランブル
   すべきデジタル信号のクロック周波数をデスクランブラ
   段数Ｐで割ったものに相応しており、第１モジュロ２加
   算器（Ａ１）の一方の入力側はデスクランブルされたデ
   ジタル信号のｎ番目の先行ビットの現われるデスクラン
   ブラ段の出力側と接続されており、第１モジュロ２加算
   器の他方の入力側はデスクランブルされたデジタル信号
   のｍ番目の先行ビットの現われるデスクランブラ段と接
   続されており、但しｍ＜ｎの関係が成立ちｍとｎは整数
   であることを特徴とする自己同期形デスクランブラ。 ２、４ビットのパラレル処理のための４つのデスクラン
   ブラ段（ＥＳ１・・・・・・ＥＳ４）を設け該デスクラ
   ンブラ段はデスクランブルすべきデジタル信号の４ビッ
   トのパラレル入力のため各１つの入力側（ＤＳ１・・・
   ・・・ＤＳ４）を有し、さらに、第１デスクランブラ段
   （ＥＳ１）は第１モジュロ２加算器（Ａ１、１）を有し
   、該第１モジュロ２加算器の出力側を第２モジュロ２加
   算器（Ａ１、２）の一方の入力側と接続し、該第２モジ
   ュロ加算器はその他方の入力側が第１デスクランブラ段
   の入力側（Ｄｓ１）と接続されかつその出力側が第１シ
   フトレジスタ段（ＳＲ１）の入力側と接続されると共に
   デスクランブルされたデジタル信号に対する出力側（Ｄ
   Ｏ１）と接続されており、更に第１シフトレジスタ段（
   ＳＲ１）のクロック入力側が、第１クロック信号（Ｔ）
   の源と接続されており、該第１クロック信号は４：１の
   比で分周によって、デスクランブルすべきデジタル信号
   のクロック信号から生ぜしめられたものであり、第１デ
   スクランブラ段（ＥＳ１）の第１モジュロ２加算器（Ａ
   １、１）の第１入力側が、第２デスクランブラ段（ＥＳ
   ２）の第１モジュロ加算器（Ａ２、１）の第２入力側と
   接続されており、 該加算器（Ａ２、１）の出力側が第２モジュロ２加算器
   （Ａ２、２）の第１入力側と接続されており、該加算器
   （Ａ２、２）の第２入力側が第２デスクランブラ段（Ｅ
   Ｓ２）の入力側（Ｄ＿ｓ２）と接続されており、更に第
   ２モジュロ２加算器（Ａ２、２）の出力側は第２デスク
   ランブラ段（ＥＳ２）の出力側（Ｄｏ２）と接続され第
   ２デスクランブラ段の入力側（Ｄｓ２）は第２デスクラ
   ンブラ段（ＥＳ２）の第１シフトレジスタ段（ＳＲ２、
   １）の入力側に接続されており、該第１シフトレジスタ
   段（ＳＲ２、１）の出力側は同第２デスクランブラ段（
   ＥＳ２）の第２シフトレジスタ段（ＳＲ２、２）の入力
   側と、さらに第４デスクランブラ段（ＥＳ４）の第１モ
   ジュロ２加算器（Ａ４、１）の第１入力側とに接続され
   ており第２デスクランブラ段（ＥＳ２）の第２シフトレ
   ジスタ段（ＳＲ２、２）の出力側が、第１デスクランブ
   ラ段（ＥＳ１）の第１モジュロ２加算器（Ａ１、１）の
   第２入力側に接続されており、 また第２デスクランブラ段（ＥＳ２）の第１モジュロ２
   加算器（Ａ２、１）の第１入力側が、第３デスクランブ
   ラ段（ＥＳ３）の第１モジュロ２加算器（Ａ３、１）の
   第２入力側と接続され該加算器（Ａ３、１）の出力側は
   同第３デスクランブラ段の第２モジュロ２加算器（Ａ３
   、２）の一方の入力側と接続され、 さらに該第２加算器（Ａ３、２）の他方の入力側は第３
   デスクランブラ段（ＥＳ３）の入力側（Ｄｓ３）と接続
   されさらにそれの第１シフトレジスタ段（ＳＲ３、１）
   の入力側の１つと接続され前記第２加算器（Ａ３、２）
   の出力側には第３デスクランブラ段（ＥＳ３）の出力側
   （Ｄｏ３）が接続され第３デスクランブラ段（ＥＳ３）
   の第１シフトレジスタ段（ＳＲ３、１）の出力側が、同
   スクランブラ段の第２シフトレジスタ段（ＳＲ３、２）
   の入力側と接続され、該第２シフトレジスタ段（ＳＲ３
   、２）の出力側が、第２デスクランブラ段（ＥＳ２）の
   第１モジュロ２加算器（Ａ２、１）の第２入力側と接続
   され、さらに第３デスクランブラ段の第１モジュロ２加
   算器（Ａ３、１）の第１入力側が、第４デスクランブラ
   段の第１モジュロ２加算器（Ａ４、１）の第２入力側と
   接続され該第１モジュロ２加算器（Ａ４、１）の出力側
   が第４デスクランブラ段（ＥＳ４）の第２モジュロ２加
   算器（Ａ４、２）の一方の入力側と接続され、該加算器
   の第２入力側は第４デスクランブラ段の入力側（ＤＳ４
   ）と接続されており、 更に前記第２モジュロ２加算器（Ａ４、２）の出力側が
   、第４デスクランブラ段の出力側（Ｄｏ４）と接続され
   第４デスクランブラ段（ＥＳ４）の入力側（ＤＳ４）は
   第４デスクランブラ段（ＥＳ４）の第１シフトレジスタ
   段（ＳＲ４、１）の入力側に接続され、さらに前記第１
   シフトレジスタ段（ＳＲ４、１）の出力側が、第４デス
   クランブラ段（ＥＳ４）の第２シフトレジスタ段（ＳＲ
   ４、２）の入力側と接続され、さらに該第２シフトレジ
   スタ段（ＳＲ４、２）の出力側は第３デスクランブラ段
   （ＥＳ３）の第１モジュロ２加算器（Ａ３、１）の第２
   入力側と接続され、また、すべてのシフトレジスタ段の
   クロック入力側は相互に接続され且クロック信号（Ｔ）
   に対する源と接続されている特許請求の範囲第１項記載
   のデスクランブラ。 ３、２＾ｎ＾−＾１ビットの周期を有する信号のデスク
   ランブルのためｎのクロック制御されるシフトレジスタ
   段を有する自己同期形デスクランブラであって、少なく
   とも１つのシフトレジスタ段の出力側がモジュロ−２−
   加算器の入力側と接続されているものにおいて、スクラ
   ンブルされたデジタル信号（ＤＳ）のＰの並列ビットの
   各々に対してＰの並列の入力側を設け、各入力側は到来
   ビットの列に相応して、第１入力側にてＰ番目のビット
   が加えられ次の入力側にて後続ビットが加えられるよう
   に配列されておりかつ夫々１つのデスクランブラ段と接
   続され該デスクランブラ段は少なくとも１つのシフトレ
   ジスタ段と少なくとも１つのモジュロ２加算器とを有し
   ており、パラレル入力側の個数Ｐはデスクランブラ段中
   に設けられているクロック制御されるシフトレジスタ段
   の個数ｎより少なくとも１だけ小さい数であり、更にシ
   フト方向において先ず２つのクロック制御されるシフト
   レジスタ段を有するｎ−ｐのデスクランブラ段が、それ
   につづいて、たんに１つのシフトレジスタ段を有する２
   ｐ−ｎのデスクランブラ段が設けられており、前記デス
   クランブラ段は第１、第２モジュロ２加算器（Ａ１、Ａ
   ２）を有し、第１モジュロ２加算器の出力側は第２モジ
   ュロ２加算器の一方の入力側と接続されており、第２モ
   ジュロ２加算器の他方の入力側はデスクランブルすべき
   信号に対するＰのパラレル入力側のうちの１つと接続さ
   れており、更に第２モジュロ２加算器の出力側からはデ
   スクランブルされた信号が取出可能でありさらにスクラ
   ンブルされた信号に対する入力側が、 第１のクロック制御されるシフトレジスタ段（ＳＲ１）
   の入力側と接続されており、該第１シフトレジスタ段の
   出力側からは１クロック周期だけ遅れたスクランブルさ
   れたデジタル信号（Ｄｓ＾ｘ＾−＾ｐ）が取出可能であ
   り、第１シフトレジスタ段の出力側には別のクロック制
   御されるシフトレジスタ段（ＳＲ２）の入力側が接続さ
   れており、該別のクロック制御されるシフトレジスタ段
   のクロック入力側は第１シフトレジスタ段のクロック入
   力側に並列接続されており、前記別のシフトレジスタ段
   の出力側からは２クロック周期だけ遅延したスクランブ
   ルされたデジタル信号（Ｄｓ＾−＾２＾ｐ）が取出可能
   であり、前記シフトレジスタ段に供給されるクロック信
   号（Ｔ）のクロック周波数はデスクランブルすべきデジ
   タル信号のクロック周波数をデスクランブラ段数Ｐで割
   ったものに相応しており、第１モジュロ２加算器（Ａ１
   ）の一方の入力側はデスクランブルされたデジタル信号
   のｎ番目の先行ビットの現われるデスクランブラ段の出
   力側と接続されており、第１モジュロ２加算器の他方の
   入力側はデスクランブルされたデジタル信号のｍ番目の
   先行ビットの現われるデスクランブラ段と接続されてお
   り、 但しｍ＜ｎの関係が成立ちｍとｎは整数であり、さらに
   短周期の抑圧を行なうため少なくとも１つのデスクラン
   ブラ段にて第１と第２モジュロ加算器間に第３のモジュ
   ロ２加算器（１４、２４、３４、４４、５４）を設け、
   該第３加算器はその一方の入力側が、第１モジュロ加算
   器の出力側と接続され、その出力側が第２モジュロ２加
   算器の入力側に接続され、またその第２入力側が、抑圧
   すべき短周期の間隔をおいて現われる一致する各ビット
   に対する計数装置の出力側に接続され、その際計数装置
   は一致する各ビットのプリセットされた数を超過の際１
   つのパルスを出すようにしたことを特徴とする自己同期
   形デスクランブラ。