JPS61290753A - 相補形ｍｉｓ半導体集積回路装置 - Google Patents
相補形ｍｉｓ半導体集積回路装置Info
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、放射線耐性の高い相補形ＭＩＳ（Ｍｅｔａｌ
−Ｉｎ５ｕｌａｔｏｒ −Ｓｅｍ１ｃｏｎｄｕｃｔｏ
ｒ）半導体集積回路に関するものである。
−Ｉｎ５ｕｌａｔｏｒ −Ｓｅｍ１ｃｏｎｄｕｃｔｏ
ｒ）半導体集積回路に関するものである。
従来、この種の半導体集積回路においては、厚いフィー
ルド酸化膜を用い、て素子間分離を行なっていた。
ルド酸化膜を用い、て素子間分離を行なっていた。
ところが、このような装置に電子線などの放射線が照射
された場合には、放射線照射によって発生する酸化膜中
の電荷や酸化膜−半導体基板の界面準位によってフラッ
トバンド電圧が顕著に変動し、素子間分離の機能が著し
く損なわれ、そのためいわゆるトータル・ドーズ耐量が
低くなるという欠点があった。
された場合には、放射線照射によって発生する酸化膜中
の電荷や酸化膜−半導体基板の界面準位によってフラッ
トバンド電圧が顕著に変動し、素子間分離の機能が著し
く損なわれ、そのためいわゆるトータル・ドーズ耐量が
低くなるという欠点があった。
さらに、宇宙環境下においては、高エネルギーの重粒子
が存在し、その重粒子が半導体集積回路に入射した際に
半導体領域内に多量の電子−正孔対を発生させるが、相
補形ＭＩＳ半導体集積回路においては、この発生電荷が
トリガとなってラッチアップが生じ、そのため回路機能
が失われたり。
が存在し、その重粒子が半導体集積回路に入射した際に
半導体領域内に多量の電子−正孔対を発生させるが、相
補形ＭＩＳ半導体集積回路においては、この発生電荷が
トリガとなってラッチアップが生じ、そのため回路機能
が失われたり。
素子が破損したりするという問題がある。
上記のラッチアップを防止するには、拡散層とウェル間
隔を充分離す必要があり、そのため、ラッチアップ耐性
を高くすると集積密度を大きくすることが困難になり、
従ってラッチアップ耐性が高く、しかも高集積密度の半
導体集積回路を実現することは困難であった。
隔を充分離す必要があり、そのため、ラッチアップ耐性
を高くすると集積密度を大きくすることが困難になり、
従ってラッチアップ耐性が高く、しかも高集積密度の半
導体集積回路を実現することは困難であった。
また、この解決策として低抵抗基板とその上に成長させ
たエピタキシャル層とを利用し、寄生抵抗を低くするこ
とによってラッチアップ耐性を向上させる方法も考えら
れるが、その効果は充分ではなく、またこの方法を用い
たとしても厚いフィールド酸化膜を用いている従来の素
子間分離技術では、トータル・ドーズ耐量は依然として
低いという問題があった。
たエピタキシャル層とを利用し、寄生抵抗を低くするこ
とによってラッチアップ耐性を向上させる方法も考えら
れるが、その効果は充分ではなく、またこの方法を用い
たとしても厚いフィールド酸化膜を用いている従来の素
子間分離技術では、トータル・ドーズ耐量は依然として
低いという問題があった。
本発明は、上記のごとき従来技術の問題点を解決するた
めになされたものであり、トータル・ドーズ耐量とラッ
チアップ耐性との両者を向上させた相補形ＭＩＳ半導体
集積回路を提供することを目的とするものである。
めになされたものであり、トータル・ドーズ耐量とラッ
チアップ耐性との両者を向上させた相補形ＭＩＳ半導体
集積回路を提供することを目的とするものである。
上記の目的を達成するため本発明においては、相補形Ｍ
ＩＳ半導体集積回路において、第１の導電形の半導体素
子形成領域上に形成されたＭＩＳ構造の第２の導電形の
ゲート電極と、上記第１の導電形の半導体素子形成領域
上の素子分離領域に形成され、かつ第１の所定電圧が印
加されたＭＩＳ構造の第２の導電形のシールド・プレー
ト電極と、第２の導電形の半導体素子形成領域上に形成
されたＭＩＳ構造の第２の導電形のゲート電極と、上記
第２の導電形の半導体素子形成領域上の素子分離領域に
形成され、かつ第２の所定電圧が印加されたＭＩＳ構造
の第２の導電形のシールド・プレート電極と、上記半導
体素子形成領域内の素子分離領域の所定部分に形成され
た溝と、上記溝の内壁面に設けられた絶縁膜と、上記絶
縁膜の内部に配設され、かつ上記第２の導電形のシール
ド・プレート電極と電気的に接続されたＭＩＳ構造の第
２の導電形の溝電極と、上記ｓ１の導電形及び第２の導
電形の半導体素子形成領域の少なくとも一方の領域内で
かつ上記溝の開口部周辺の所定領域に形成された第２の
導電形の拡散層とを備え、かつ第１の導電形及び第２の
導電形の半導体素子形成領域の少なくとも一方の領域内
に形成した上記拡散層のいずれか一方もしくは両方と上
記第２の導電形のシールド・プレート電極とを電気的に
接続した構造を有する。
ＩＳ半導体集積回路において、第１の導電形の半導体素
子形成領域上に形成されたＭＩＳ構造の第２の導電形の
ゲート電極と、上記第１の導電形の半導体素子形成領域
上の素子分離領域に形成され、かつ第１の所定電圧が印
加されたＭＩＳ構造の第２の導電形のシールド・プレー
ト電極と、第２の導電形の半導体素子形成領域上に形成
されたＭＩＳ構造の第２の導電形のゲート電極と、上記
第２の導電形の半導体素子形成領域上の素子分離領域に
形成され、かつ第２の所定電圧が印加されたＭＩＳ構造
の第２の導電形のシールド・プレート電極と、上記半導
体素子形成領域内の素子分離領域の所定部分に形成され
た溝と、上記溝の内壁面に設けられた絶縁膜と、上記絶
縁膜の内部に配設され、かつ上記第２の導電形のシール
ド・プレート電極と電気的に接続されたＭＩＳ構造の第
２の導電形の溝電極と、上記ｓ１の導電形及び第２の導
電形の半導体素子形成領域の少なくとも一方の領域内で
かつ上記溝の開口部周辺の所定領域に形成された第２の
導電形の拡散層とを備え、かつ第１の導電形及び第２の
導電形の半導体素子形成領域の少なくとも一方の領域内
に形成した上記拡散層のいずれか一方もしくは両方と上
記第２の導電形のシールド・プレート電極とを電気的に
接続した構造を有する。
上記のように構成することにより、上記半導体素子形成
領域上の素子分離領域に形成されたＭＩＳ構造のシール
ド・プレート電極によってトータル・ドーズ耐量が向上
すると共に、各素子と素子間に形成される寄生トランジ
スタとの間が上記の溝で遮られ、寄生トランジスタ間の
正帰還作用が妨げられるため、ラッチアップ耐性を向上
させることができる。
領域上の素子分離領域に形成されたＭＩＳ構造のシール
ド・プレート電極によってトータル・ドーズ耐量が向上
すると共に、各素子と素子間に形成される寄生トランジ
スタとの間が上記の溝で遮られ、寄生トランジスタ間の
正帰還作用が妨げられるため、ラッチアップ耐性を向上
させることができる。
また、上記の溝電極と拡散層とが同電位になるため、絶
縁膜の絶縁耐性に起因する問題が防止され、さらに、電
子線等の放射線照射によって絶縁膜内に正電荷が発生し
、この電荷によって溝周囲に反転層が形成された場合に
、この反転層と上記の拡散層とが同電位になるため９反
転層と溝電極とに挟まれた絶縁膜に電位差が生じること
がなく。
縁膜の絶縁耐性に起因する問題が防止され、さらに、電
子線等の放射線照射によって絶縁膜内に正電荷が発生し
、この電荷によって溝周囲に反転層が形成された場合に
、この反転層と上記の拡散層とが同電位になるため９反
転層と溝電極とに挟まれた絶縁膜に電位差が生じること
がなく。
この部分の絶縁膜の絶縁耐性に起因する問題も防止され
るという効果が得られる。
るという効果が得られる。
以下に、図面を用いて詳細に説明する。
第１図は、本発明の第１の実施例の断面図であるや
第１図において、１はｐ形シリコンの半導体素子形成領
域、２はｎ形シリコンの半導体素子形成領域、３はゲー
ト酸化膜、４と５はｎ形ポリシリコンのシールド・プレ
ート電極、６と７はｎ形ポリシリコンのゲート電極、８
はシリコン酸化膜、９はｎ形ポリシリコンの導電極、
１０．１１及び１２はｎ＋拡散層、１３はｐ＋拡散層で
あり、ｖｌ、■２及びＶ２′は各々所定の電圧である。
域、２はｎ形シリコンの半導体素子形成領域、３はゲー
ト酸化膜、４と５はｎ形ポリシリコンのシールド・プレ
ート電極、６と７はｎ形ポリシリコンのゲート電極、８
はシリコン酸化膜、９はｎ形ポリシリコンの導電極、
１０．１１及び１２はｎ＋拡散層、１３はｐ＋拡散層で
あり、ｖｌ、■２及びＶ２′は各々所定の電圧である。
第１＠に示すように、素子分離領域がｎ形ポリシリコン
で形成されたシールド・プレート電極４及び５を含むＭ
ＩＳ構造によって構成されており、該電極４には所定電
圧ｖ２が印加され、該電極５には所定電圧Ｖ□が印加さ
れている。該ＭＩＳ構造によりｐ形の半導体領域及びｎ
形の半導体領域が反転層６を形成するのを防止できるの
で、酸化膜３は数１００Å以下にまで薄くすることが可
能であるため、放射線に対するトータル・ドーズ耐量を
向上させることができる。
で形成されたシールド・プレート電極４及び５を含むＭ
ＩＳ構造によって構成されており、該電極４には所定電
圧ｖ２が印加され、該電極５には所定電圧Ｖ□が印加さ
れている。該ＭＩＳ構造によりｐ形の半導体領域及びｎ
形の半導体領域が反転層６を形成するのを防止できるの
で、酸化膜３は数１００Å以下にまで薄くすることが可
能であるため、放射線に対するトータル・ドーズ耐量を
向上させることができる。
また、第１図の構成においては、ｎ形シリコンの半導体
素子形成領域２とｐ形シリコンの半導体素子形成領域１
の境界を含むように溝が形成され、該溝の内壁面に絶縁
膜としてシリコン酸化膜８が形成され、さらに、該シリ
コン酸化膜８の内部がｎ形ポリシリコン９で埋め込まれ
、ｎ形ポリシリコンのシールド・プレート電極５と電気
的に接続され、所定電圧Ｖ□が印加されている。この場
合、高エネルギー重粒子照射によるラッチ・アップ問題
については、ｎ＋拡散層１２、ｐ形シリコンの半導体素
子形成領域１、ｎ形シリコンの半導体素子形成領域２で
形成される寄生の横型ｎｐｎトランジスタと、ｐ＋拡散
層１３、ｎ形シリコンの半導体素子形成領域２＋ ｐ形
シリコンの半導体素子形成領域１で形成される寄生の縦
型ｐｎｐトランジスタとの間が、上記溝で遮られるため
、両トランジスタの正帰還作用が妨げられ、ラッチ・ア
ップ耐性を向上させることができる。
素子形成領域２とｐ形シリコンの半導体素子形成領域１
の境界を含むように溝が形成され、該溝の内壁面に絶縁
膜としてシリコン酸化膜８が形成され、さらに、該シリ
コン酸化膜８の内部がｎ形ポリシリコン９で埋め込まれ
、ｎ形ポリシリコンのシールド・プレート電極５と電気
的に接続され、所定電圧Ｖ□が印加されている。この場
合、高エネルギー重粒子照射によるラッチ・アップ問題
については、ｎ＋拡散層１２、ｐ形シリコンの半導体素
子形成領域１、ｎ形シリコンの半導体素子形成領域２で
形成される寄生の横型ｎｐｎトランジスタと、ｐ＋拡散
層１３、ｎ形シリコンの半導体素子形成領域２＋ ｐ形
シリコンの半導体素子形成領域１で形成される寄生の縦
型ｐｎｐトランジスタとの間が、上記溝で遮られるため
、両トランジスタの正帰還作用が妨げられ、ラッチ・ア
ップ耐性を向上させることができる。
さらに、第１図の構成では、ｎ形シリコンの半導体素子
形成領域２内で溝の開口部周辺に形成されたｎ形の拡散
層１１と、ｐ形シリコンの半導体素子形成領域１内で溝
の開口部周辺に形成されたｎ形の拡散層１０が、溝内面
のＭＩＳ構造の導電極９及びｎ形シリコンの半導体素子
形成領域２上の素子分離領域を構成しているＭＩＳｐ造
のｎ形ポリシリコンのシールド・プレート電極５と電気
的に接続され、所定電圧ｖ１が印加されている。本実施
例では、ｎ＋拡散層１０及び１１はイオン注入など特別
なプロセスを追加することなく、ｎ形ポリシリコンで構
成される。すなわち、シールド・プレート電極５を形成
する前に所定の領域のゲート酸化膜３の一部を除去して
おけば、シールド・プレート電極５の形成後、例えばソ
ース・ドレイン層の形成工程に含まれる熱処理工程によ
ってシールド・プレート電極５のｎ形ポリシリコンから
ｎ形不純物が半導体素子形成領域１及び２に拡散されて
形成される。ｎ＋拡散層１０及び１１を有することによ
り、ｎ１拡散層１０及び１１と、ｎ形の半導体素子形成
領域２及び導電極９が同電位になるため、導電極９とｎ
＋拡散層１０に挟まれた酸化膜８及び導電極９とｎ形シ
リコン領域２及びｎ＋拡散層１１に挟まれた酸化膜８に
は電圧差が生じないため、この部分の酸化膜の絶縁耐性
に起因する問題が防止される。また、電子線などの放射
線照射によって酸化膜８内に正電荷が発生するが、この
電荷によって、ｐ形の半導体素子形成領域１の溝周囲に
反転層が形成された場合には、この反転層とｐ形の半導
体素子形成領域１内のｎ＋拡散層１０は同電位になるた
め、反転層と導電極９に挟まれた酸化膜８には電位差が
生じないため、この部分の酸化膜の絶縁耐性に起因する
問題も防止される。
形成領域２内で溝の開口部周辺に形成されたｎ形の拡散
層１１と、ｐ形シリコンの半導体素子形成領域１内で溝
の開口部周辺に形成されたｎ形の拡散層１０が、溝内面
のＭＩＳ構造の導電極９及びｎ形シリコンの半導体素子
形成領域２上の素子分離領域を構成しているＭＩＳｐ造
のｎ形ポリシリコンのシールド・プレート電極５と電気
的に接続され、所定電圧ｖ１が印加されている。本実施
例では、ｎ＋拡散層１０及び１１はイオン注入など特別
なプロセスを追加することなく、ｎ形ポリシリコンで構
成される。すなわち、シールド・プレート電極５を形成
する前に所定の領域のゲート酸化膜３の一部を除去して
おけば、シールド・プレート電極５の形成後、例えばソ
ース・ドレイン層の形成工程に含まれる熱処理工程によ
ってシールド・プレート電極５のｎ形ポリシリコンから
ｎ形不純物が半導体素子形成領域１及び２に拡散されて
形成される。ｎ＋拡散層１０及び１１を有することによ
り、ｎ１拡散層１０及び１１と、ｎ形の半導体素子形成
領域２及び導電極９が同電位になるため、導電極９とｎ
＋拡散層１０に挟まれた酸化膜８及び導電極９とｎ形シ
リコン領域２及びｎ＋拡散層１１に挟まれた酸化膜８に
は電圧差が生じないため、この部分の酸化膜の絶縁耐性
に起因する問題が防止される。また、電子線などの放射
線照射によって酸化膜８内に正電荷が発生するが、この
電荷によって、ｐ形の半導体素子形成領域１の溝周囲に
反転層が形成された場合には、この反転層とｐ形の半導
体素子形成領域１内のｎ＋拡散層１０は同電位になるた
め、反転層と導電極９に挟まれた酸化膜８には電位差が
生じないため、この部分の酸化膜の絶縁耐性に起因する
問題も防止される。
第２図は本発明の第２の実施例を示す断面図である。
第２図において、１４はｐ形の低抵抗シリコン基板、１
５はｐ形のエピタキシ゛ヤル・シリコン層である。
５はｐ形のエピタキシ゛ヤル・シリコン層である。
本実施例は、本発明をｐ＋＋形基板上に成長させたｐ形
エピタキシャル層を半導体素子形成領域として、適用し
た場合である。この場合には、低抵抗基板１４の効果に
よって、寄生抵抗が減少するため、前記第１の実施例に
おいて説明した溝分離の効果とあいまって、ラッチ・ア
ップ耐性がさらに向上する。この向上効果は、溝の深さ
に依存し、プロセス中の熱処理による抵抗抗基板１４か
らエピタキシャル成長層１５への不純物拡散を考慮する
と、溝の深さは、エピタキシャル成長層の厚さの４割以
上深くすることが必要である。
エピタキシャル層を半導体素子形成領域として、適用し
た場合である。この場合には、低抵抗基板１４の効果に
よって、寄生抵抗が減少するため、前記第１の実施例に
おいて説明した溝分離の効果とあいまって、ラッチ・ア
ップ耐性がさらに向上する。この向上効果は、溝の深さ
に依存し、プロセス中の熱処理による抵抗抗基板１４か
らエピタキシャル成長層１５への不純物拡散を考慮する
と、溝の深さは、エピタキシャル成長層の厚さの４割以
上深くすることが必要である。
第３図は本発明の第３の実施例を示す断面図であり１本
実施例の構成においては、第２図におけるｎ＋拡散層１
０が省略されている。すなねち、溝内壁の酸化膜８の耐
圧上の問題がなければ、第２図におけるｎ＋拡散層１０
は第３図のように省略することが可能であり、これによ
り高密度の集積回路を形成することができる。
実施例の構成においては、第２図におけるｎ＋拡散層１
０が省略されている。すなねち、溝内壁の酸化膜８の耐
圧上の問題がなければ、第２図におけるｎ＋拡散層１０
は第３図のように省略することが可能であり、これによ
り高密度の集積回路を形成することができる。
第４図は本発明の第４の実施例を示す断面図である。こ
れまで内壁に酸化膜８を有し、ｎ形のポリシリコン９で
埋め込まれた溝が、ｐ形シリコンの半導体素子形成領域
１とｎ形シリコンの半導体素子形成領域２の境界を含む
ように配置されていたが、第４図では、さらに、他のシ
ールド・プレート電極下に配置されており、溝内部のｎ
形ポリシリコン電極９は、ｎ形ポリシリコンのシールド
・プレート電極４と電気的に接続され、所定電圧ｖ２が
印加されている。このように、溝分離を多用することに
より、ラッチ・アップ耐性はより向上する。また、第４
図に示すように、本実施例においても、このような溝分
離がｎ形シリコンの半導体素子形成領域２内でシールド
・プレート電極５の下に設けてあり、導電極９をシール
ド・プレート電極５と電気的に接続し、所定電圧Ｖ工を
印加しであるので、これによってもラッチ・アップ耐性
が向上することはいうまでもない。
れまで内壁に酸化膜８を有し、ｎ形のポリシリコン９で
埋め込まれた溝が、ｐ形シリコンの半導体素子形成領域
１とｎ形シリコンの半導体素子形成領域２の境界を含む
ように配置されていたが、第４図では、さらに、他のシ
ールド・プレート電極下に配置されており、溝内部のｎ
形ポリシリコン電極９は、ｎ形ポリシリコンのシールド
・プレート電極４と電気的に接続され、所定電圧ｖ２が
印加されている。このように、溝分離を多用することに
より、ラッチ・アップ耐性はより向上する。また、第４
図に示すように、本実施例においても、このような溝分
離がｎ形シリコンの半導体素子形成領域２内でシールド
・プレート電極５の下に設けてあり、導電極９をシール
ド・プレート電極５と電気的に接続し、所定電圧Ｖ工を
印加しであるので、これによってもラッチ・アップ耐性
が向上することはいうまでもない。
なお、これまでｎウェルを用いた構造で、本発明の実施
例を示したが、ｐウェルを用いた構造、あるいは両ウェ
ルを用いた構造にも、本発明が実施できることはいうま
でもない。また、低抵抗の半導体領域１４はｎ形でもｐ
形でも本発明は実施されうる。さらに、ＭＯＳＦＥＴの
ゲート電極及びシールド・プレート電極の、材料は低抵
抗化のため。
例を示したが、ｐウェルを用いた構造、あるいは両ウェ
ルを用いた構造にも、本発明が実施できることはいうま
でもない。また、低抵抗の半導体領域１４はｎ形でもｐ
形でも本発明は実施されうる。さらに、ＭＯＳＦＥＴの
ゲート電極及びシールド・プレート電極の、材料は低抵
抗化のため。
ポリシリコン上に金属材料をはり合わせた、いわゆるポ
リサイド構造にすることもできる。
リサイド構造にすることもできる。
以上説明したように本発明によれば、シールド・プレー
ト電極を設けたことにより酸化膜を薄くすることができ
、放射線照射によるトータル・ドーズ耐量を向上させる
ことができ、かつ、素子分離領域に溝を設けることによ
りラッチ・アップ耐性を向上させることができる。
ト電極を設けたことにより酸化膜を薄くすることができ
、放射線照射によるトータル・ドーズ耐量を向上させる
ことができ、かつ、素子分離領域に溝を設けることによ
りラッチ・アップ耐性を向上させることができる。
また、溝周囲の半導体素子形成領域表面上のゲート酸化
膜を一部除去しておき、シールド・プレート電極部材か
ら不純物を拡散させることにより半導体素子形成領域表
面と高不純物濃度層を設けることによって、溝内部の酸
化膜の耐性を向上させることができる。
膜を一部除去しておき、シールド・プレート電極部材か
ら不純物を拡散させることにより半導体素子形成領域表
面と高不純物濃度層を設けることによって、溝内部の酸
化膜の耐性を向上させることができる。
さらに、シールド・プレート電極とゲート電極の導電形
が同一なので電極材料への不純物導入工程が簡略である
効果もある。
が同一なので電極材料への不純物導入工程が簡略である
効果もある。
第１図から第４図はそれぞれ本発明の実施例を示す断面
図である。 １・・・ｐ形シリコンの半導体素子形成領域２・・・ｎ
形シリコンの半導体素子形成領域３・・・ゲート酸化膜 ４．５・・・ｎ形ポリシリコンのシールド・プレート電
極 ６．７・・・ｎ形ポリシリコンのゲート電極８・・・シ
リコン酸化膜 ９・・・ｎ形ポリシリコンの導電極 １０．１１．１２− ｎ＋拡散層 １３・・・Ｐ＋拡散層
図である。 １・・・ｐ形シリコンの半導体素子形成領域２・・・ｎ
形シリコンの半導体素子形成領域３・・・ゲート酸化膜 ４．５・・・ｎ形ポリシリコンのシールド・プレート電
極 ６．７・・・ｎ形ポリシリコンのゲート電極８・・・シ
リコン酸化膜 ９・・・ｎ形ポリシリコンの導電極 １０．１１．１２− ｎ＋拡散層 １３・・・Ｐ＋拡散層
Claims (1)
- 相補形ＭＩＳ半導体集積回路において、第１の導電形
の半導体素子形成領域上に形成されたＭＩＳ構造の第２
の導電形のゲート電極と、上記第１の導電形の半導体素
子形成領域上の素子分離領域に形成され、かつ第１の所
定電圧が印加されたＭＩＳ構造の第２の導電形のシール
ド・プレート電極と、第２の導電形の半導体素子形成領
域上に形成されたＭＩＳ構造の第２の導電形のゲート電
極と、上記第２の導電形の半導体素子形成領域上の素子
分離領域に形成され、かつ第２の所定電圧が印加された
ＭＩＳ構造の第２の導電形のシールド・プレート電極と
、上記半導体素子形成領域内の素子分離領域の所定部分
に形成された溝と、上記溝の内壁面に設けられた絶縁膜
と、上記絶縁膜の内部に配設され、かつ上記第２の導電
形のシールド・プレート電極と電気的に接続されたＭＩ
Ｓ構造の第２の導電形の溝電極と、上記第１の導電形及
び第２の導電形の半導体素子形成領域の少なくとも一方
の領域内でかつ上記溝の開口部周辺の所定領域に形成さ
れた第２の導電形の拡散層とを備え、かつ第１の導電形
及び第２の導電形の半導体素子形成領域内の少なくとも
一方の領域に形成した上記拡散層のいずれか一方もしく
は両方と上記第２の導電形のシールド・プレート電極と
を電気的に接続した構造を有する相補形ＭＩＳ半導体集
積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60131920A JPH0770686B2 (ja) | 1985-06-19 | 1985-06-19 | 相補形ｍｉｓ半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60131920A JPH0770686B2 (ja) | 1985-06-19 | 1985-06-19 | 相補形ｍｉｓ半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61290753A true JPS61290753A (ja) | 1986-12-20 |
| JPH0770686B2 JPH0770686B2 (ja) | 1995-07-31 |
Family
ID=15069284
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60131920A Expired - Lifetime JPH0770686B2 (ja) | 1985-06-19 | 1985-06-19 | 相補形ｍｉｓ半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0770686B2 (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3932445A1 (de) * | 1988-09-29 | 1990-04-05 | Mitsubishi Electric Corp | Komplementaere halbleitereinrichtung mit verbessertem isolationsbereich |
| DE3942171A1 (de) * | 1988-12-21 | 1990-06-28 | Mitsubishi Electric Corp | Elektronische integrationsschaltung mit einer elektrodenschicht zum isolieren von bausteinen |
| US5040043A (en) * | 1988-10-12 | 1991-08-13 | Nippon Telegraph And Telephone Corporation | Power semiconductor device |
| US5557135A (en) * | 1991-10-17 | 1996-09-17 | Nippon Steel Semiconductor Corporation | Semiconductor device with field shield isolation structure and a method of manufacturing the same |
| DE19716102A1 (de) * | 1997-04-17 | 1998-10-22 | Siemens Ag | Integrierte Schaltungsanordnung mit mehreren Bauelementen und Verfahren zu deren Herstellung |
| US5859466A (en) * | 1995-06-07 | 1999-01-12 | Nippon Steel Semiconductor Corporation | Semiconductor device having a field-shield device isolation structure and method for making thereof |
| JP2007201220A (ja) * | 2006-01-27 | 2007-08-09 | Mitsubishi Electric Corp | 半導体装置 |
| JP2008016863A (ja) * | 2007-08-31 | 2008-01-24 | Denso Corp | 縦型ホール素子 |
-
1985
- 1985-06-19 JP JP60131920A patent/JPH0770686B2/ja not_active Expired - Lifetime
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3932445A1 (de) * | 1988-09-29 | 1990-04-05 | Mitsubishi Electric Corp | Komplementaere halbleitereinrichtung mit verbessertem isolationsbereich |
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| US6274919B1 (en) | 1995-06-07 | 2001-08-14 | Nippon Steel Semiconductor Corporation | Semiconductor device having a field-shield device isolation structure |
| DE19716102A1 (de) * | 1997-04-17 | 1998-10-22 | Siemens Ag | Integrierte Schaltungsanordnung mit mehreren Bauelementen und Verfahren zu deren Herstellung |
| US6597053B1 (en) | 1997-04-17 | 2003-07-22 | Siemens Aktiengesellschaft | Integrated circuit arrangement with a number of structural elements and method for the production thereof |
| DE19716102C2 (de) * | 1997-04-17 | 2003-09-25 | Infineon Technologies Ag | Integrierte Schaltungsanordnung mit mehreren Bauelementen und Verfahren zu deren Herstellung |
| JP2007201220A (ja) * | 2006-01-27 | 2007-08-09 | Mitsubishi Electric Corp | 半導体装置 |
| JP2008016863A (ja) * | 2007-08-31 | 2008-01-24 | Denso Corp | 縦型ホール素子 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0770686B2 (ja) | 1995-07-31 |
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Legal Events
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|---|---|---|---|
| EXPY | Cancellation because of completion of term |