DE3932445A1

DE3932445A1 - Komplementaere halbleitereinrichtung mit verbessertem isolationsbereich

Info

Publication number: DE3932445A1
Application number: DE3932445A
Authority: DE
Inventors: Takahisa Eimori; Wataru Wakamiya; Hiroji Ozaki; Yoshinori Tanaka; Shinichi Satoh
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1988-09-29
Filing date: 1989-09-28
Publication date: 1990-04-05
Anticipated expiration: 2009-09-29
Also published as: JPH02168666A; DE3932445C2; US5097310A

Description

Die Erfindung bezieht sich auf eine komplementäre Halbleiterein richtung und insbesondere auf eine komplementäre Halbleiterein richtung bei der ein Feldeffekttransistor einen Bereich von P-Typ einer Halbleitereinrichtung und einen Bereich vom N-Typ einer Halbleitereinrichtung voneinander isoliert.

Isolation von Halbleitereinrichtungen wird durch eine LOCOS-Methode (Local Oxidation of Silicon = Lokale Oxidation von Silizium) durchgeführt, wie z. B. in der japanischen Offenlegungs schrift 1 90 869/1987 beschrieben. Isolation zwischen einem Bereich vom P-Typ einer Halbleitereinrichtung und einem Bereich vom N-Typ einer Halbleitereinrichtung eines integrierten Schaltkreises ist ebenfalls unter Verwendung der LOCOS-Methode durchgeführt worden.

Die Fig. 3A bis 3C zeigen eine Methode, um Schritt für Schritt einen isolierenden Film mit der LOCOS-Methode zu bilden. Wie in Fig. 3A gezeigt, wird ein Siliziumoxidfilm 112 auf der Hauptober fläche eines Siliziumsubstrates vom P-Typ gebildet. Dann wird ein Siliziumnitridfilm 111 innerhalb desjenigen Bereiches gebildet, innerhalb dessen eine aktive Zone gebildet werden soll (der Bereich ist durch l ₀ in Fig. 3A angegeben). Wenn das Substrat 1 einem thermischen Oxidationsprozeß in diesem Stadium ausgesetzt wird, wird ein dicker, die Einheiten isolierender Film 12 im Bereich, wo kein Siliziumnitridfilm gebildet wurde, wie in Fig. 3B gezeigt, erzeugt, da die vor Oxidation schützende Wirkung des Siliziumnitridfilms groß ist. Dann werden der Siliziumnitridfilm 111 und der Siliziumoxidfilm 112 von der Hauptoberfläche des Substrates 1 entfernt. Wie in Fig. 3C gezeigt, wird dadurch eine aktive Zone (in Fig. 3C durch l angegeben) gebildet.

Falls ein Einheiten isolierender Film 12 durch die LOCOS-Methode gebildet wird, bildet sich ein auf die aktive Zone übergreifender und Vogelschnabel (bird's beak) genannten Bereich (der Bereich C in den Figuren) im Endteil des Isolierfilmes. Daher ist die tatsächlich erreichte Länge l der aktiven Zoe erheblich kleiner als die ursprünglich gewünschte Länge l ₀. Daher ist es bei Ausführung der Einheitenisolation durch die LOCOS-Methode schwierig, die Einheit zu verkleinern. Falls die Dicke des Isolierfilms zur Beherrschung des Vogelschnabels klein ist, wird zusätzlich die Fähigkeit des Isolierfilms, Einheiten zu isolieren, verschlechtert.

Um mit der Miniaturisierung der Einheiten fertigzuwerden, ist eine Methode zur Isolierung von Einheiten mit Feldabschirmisolation z. B. in der japanische Offenlegungsschrift 47 437/1985 beschrieben. Ein Beispiel, bei dem eine Vertiefung und ein Substrat durch die Feldabschirmmethode isoliert sind, ist in der japanischen Offenlegungsschrift 79 740/1985 beschrieben. Die Fig. 3D ist ein schematischer Querschnitt einer Halbleitereinrichtung, bei der eine Vertiefung und ein Substrat mit Hilfe der Feldabschirm elektrode, die in derselben Schrift gezeigt ist, voneinander isoliert sind. In der Fig. 3D umfaßt eine Halbleitereinrichtung mit einem isolierden Bereich, für den eine für die herkömmliche Miniaturisierung ausreichende LOCOS-Methode benutzt wird, ein Substrat 11 vom N-Typ, eine vertiefte Schicht 17 vom P-Typ, einen Isolierfilm 12 in Kontakt mit der vertieften Schicht 17 vom P-Typ auf dem Siliziumsubstrat 11 und eine Abschirmelektrode 19 auf dem die Einheiten isolierenden Film 12. Eine Leiterbahnelektrode 16 ist auf der Abschirmelektrode 19 über einem dazwischen liegenden Isolierfilm 15 gebildet. Ein N-Kanal MOSFET 14 ist auf der vertieften Schicht 17 (im weiteren Well genann) und ein P-Kanal MOSFET 13 ist auf dem Siliziumsubstrat 11 vom N-Typ gebildet. Der N-Kanal MOSFET umfaßt einSource/Drain-Gebiet 22 vom N-Typ und eine Gate-Elektrode 21, die zwischen den Source/Drain-Gebieten über eine Gateoxidfilm 20 gebildet ist. Der P-Kanal MOSFET 13 22 umfaßt ein Source/Drain-Gebiet 18 vom P-Typ und eine Gate- Elektrode 21, die zwischen den Source/Drain-Gebieten 18 über einem Gateoxidfilm 20 gebildet ist. Wenn die Einrichtung miniaturisiert wird, ist es wahrscheinlich, daß eine Verarmungszone zwischen der vertieften Schicht 17 vom P-Typ (im weiteren P-Well genannt) und der Source/Drain-Region 18 vom P-Typ des P-Kanal MOSFET 13, die auf der Hauptoberfläche des Siliziumsubstrates vom N-Typ gebildet sind, diese verbindet. Um diese Verbindung zu vermeiden, ist eine Abschirmelektrode 19 auf dem die Einheiten isolierenden Film 12 gebildet, und die Abschirmelektrode 19 ist, z. B. auf das Potential Vcc gelegt.

Da die Abschirmelektrode 19 auf einem dicken Gateoxidfilm, der durch die herkömmliche LOCOS-Methode erzeugt wurde, gebildet ist, ist es in Übereinstimmung mit dieser Einheiten isolierenden Methode notwendg, den Widerstand durch den Gateoxidfilm mittels Photolithographie abzugleichen. Da die Erhöhung durch den Feld oxidfilm groß ist, kann dies zu einem Bruch einer obenliegenden Leiterbahn führen. Da die Dicke des die Einheiten isolierenden Filmes 12 groß ist, wird ein Feldeffekt der Abschirmelektrode 19 nur ungenügend erreicht. Daher ist diese Einheiten isolierende Methode nicht für die Miniaturisierung von Einheiten geeignet.

Um die oben beschriebenen Probleme zu lösen, ist eine Methode zur Herstellung einer Feldabschirmelektrode zur Isolierung von Wells und ihres Oxidfilmes auf derselben Schicht wie einer Gate- Elektrode in der japanischen Offenlegungsschrift 1 69 163/1985 beschrieben. Fig. 4 ist ein Querschnitt der dort gezeigten Halbleitereinrichtung. In Fig. 4 sind ein P-Kanal MOSFET 13, der auf der Hauptoberfläche eines Siliziumsubstrates 11 vom N-Typ, und ein N-Kanal MOSFET 14, der auf der Hauptoberfläche einer P-Well 17 aufgebracht ist, voneinander durch einen Feldeffekttransistor 220 isoliert. Der P-Kanal MOSFET 13 umfaßt ein Source/Drain-Gebiet 18 vom P-Typ und ein Gate 204 aus Polysilizium zwischen den Source/ Drain-Gebieten 18 vom P-Typ, das hiervon durch einen Gateoxidfilm 206 isoliert ist. Der N-Kanal MOSFET 14 umfaßt ein Source/Drain- Gebiet 22 vom N-Typ und ein Gate 205 aus Polysilizium zwischen diesen Source/Drain-Gebieten 22 vom N-Typ, das hiervon durch einen Gateoxidfilm 206 isoliert ist. Der Feldeffekttransistor 220 zur Isolation besteht aus einem der Gebiete 18 der Source/Drain- Regionen vom P-Typ, die auf der Hauptoberfläche des Silizium substrates 11 gebildet sind, einem der Gebiete 22 der Source/ Drain-Regionen vom N-Typ, die auf der Hauptoberfläche der P-Well 17 gebildet sind und einer Schicht 207 aus Polysilizium, die, durch einen Gateoxidfilm 219 abgetrennt, über der Verbindungsstelle zwischen dem Siliziumsubstrat 11 vom N-Typ und der P-Well 17 auf der Hauptoberfläche des Siliziumsubstrates 11 vom N-Typ gebildet ist. Ein Gate 204 aus Polysilizium, das als Gateelektrode für den P-Kanal MOSFET 13 wirkt, ein Gate 205 aus Polysilizium, das als Gateelektrode für den N-Kanal MOSFET 14 wirkt, und eine Schicht 207 aus Polysilizium, die als Gateelektrode für den Feldeffekt transistor 220 zur Isolierung von Einheiten, werden aus derselben Schicht von Polysilizium gebildet. Eines der Gebiete 22 der Source/Drain-Regionen vom N-Typ des N-Kanal MOSFET 14 und eines der Gebiete 18 der Source/Drain-Regionen vom P-Typ des P-Kanal MOSFET 13 sind durch den metallischen Leiter 214 verbunden. Die Isolierung der Well in dieser Struktur ist jedoch nicht perfekt. Der Grund dafür wird im folgenden beschrieben.

Die Fig. 5A stellt einen schematischen Querschnitt für den Fall der Isolation der Wells einer zweifachen Struktur von Wells auf einem Substrat vom P-Typ durch eine Abschirmelektrode dar, wie sie oftmals in einem DRAM (dynamischen RAM) Verwendung findet. Normalerweise wird eine N-Well 302 auf Versorlgungsspannung Vcc (positives Potential) gelegt. Eine P-Well 303 und ein Substrat 301 vom P-Typ werden auf ein Substratpotential V _BB (negatives Potential) gelegt. Falls die Abschirmelektrode 306 auf Versorgungsspannung Vcc gelegt wird, bilden sich eine Speicherschicht im Bereich A der Substratoberfläche der N-Well 302 unterhalb der Abschirmelektrode 306 und eine Inversionsschicht im Bereich B der Substratoberfläche der P-Well 303. In diesem Fall besteht kein Problem im Bereich A der Substratoberfläche, aber es taucht das folgende Problem auf, wenn eine Diffusionsschicht 304 vom N-Typ im Bereich B der Substratoberfläche auf das Massepotential Vss gelegt wird. Falls der Transistor, der die N-Well 302 als seine Drain, die Diffusionsschicht 304 vom N-Typ als seine Source und die Abschirmelektrode 306 als sein Gate besitzt, leitend wird, bedeutet dies, daß ein Leckpfad zwischen der Diffusionsschicht 304 vom N-Typ und der N-Well 302 gebildet wird. Ein ähnlicher Leckpfad wird im Bereich A der Substratoberfläche nach dem gleichen Prinzip gebildet, wenn die Abschirmelektrode auf das Substratpotential V _BB gelegt wird.

Fig. 5B ist eine graphische Darstellung, die schematisch den Zusammenhang zwischen einem Potential V _F der Abschirmelektrode 306 und einem Leckstrom I _D zeigt. Die Abszisse zeigt ein Potential der Abschirmelektrode 306 und die Ordinate zeigt den Wert eines Leckstromes, wenn die Substratoberfläche A oder die Substratober fläche B als Kanal wirkt. Falls die Abschirmelektrode 306 auf Massenpotential Vss gelegt ist, fließt kein Leckstrom über die Substratoberfläche A oder die Substratoberfläche B. Das Potential der Abschirmelektrode schwankt aber tatsächlich aufgrund kapazitiver Kopplung mit Diffusionsbereichen, die auf gegenüberliegenden Seiten gebildet sind, wie z. B. eine darüberliegende Leiterbahn oder ähnliches. Wenn das fluktuierende Potential die Schwellenspannung V _thP oder V _thN des auf der Substratoberfläche A oder der Substrat oberfläche B gebildeten Feldeffekttransistors überschreitet, fließt der Leckstrom erneut. Um zu verhindern, daß sich der Leckstrom entwickelt, müssen die Absolutwerte der Schwellenspannung V _thP auf der Seite des P-Kanals und der Schwellenspannung V _thN auf der Seite des N-Kanals groß gemacht werden. Daher ist es schwierig, einen Prozeßparameter zu bestimmen, der die Schwellenspannung festlegt und es wird schwierig, die Länge der Abschirmelektrode 306 und die Breite der die Einheiten isolierenden Region, die die Abschirm elektrode und die Diffusionsschicht enthält, zu diesem Zeitpunkt festzulegen. Das oben erwähnte Problem tritt immer dann auf, wenn die Isolierung der vertieften Schicht durch eine Abschirmelektrode erfolgt. Da die Gateelektrode für die Feldabschirmung zur Isolierung und die Gateelektrode des P-Kanals MOSFET und des N-Kanal MOSFET auf derselben Schicht gebildet werden, ist deren Gestaltung bei dieser Methode beschränkt.

Fig. 6 stellt einen schematischen Querschnitt dar, der die Isolierung der Well sowohl durch Feldabschirmung als auch durch Grabenabschirmung wie in der japanischen Offenlegungsschrift 2 90 753/1986 beschrieben, zeigt. In Fig. 6 sind ein N-Kanal MOSFET 14, der auf der Hauptoberfläche eines Siliziumsubstrates 401 des P-Types gebildet ist, und ein P-Kanal MOSFET 13, der auf der Hauptoberfläche einer N-Well 402, durch Abschirmelektroden 404 und 405 und einen Graben 409 voneinander isoliert. Die Abschirmelektrode 405 wird auf ein erstes Potential V ₁ und die Abschirmelektrode 404 wird auf ein zweites Potential V ₂ gelegt. Da die in Fig. 6 gezeigte Methode der Isolierung von Wells sowohl Feldabschirmungsisolierung als auch Grabenisolierung verwendet, ist die Fähigkeit zur Isolierung von Einheiten groß, aber es ist notwendig, einen Graben zu bilden, und der Herstellungsprozeß wird schwierig. Zusätzlich entsteht das Problem, daß der Platzbedarf der Gräben die Zone der aktiven Region verkleinert.

Eine Aufgabe der Erfindung ist es, die Fähigkeit zur Isolierung von Einheiten in einem komplementären Halbleiterspeicherbaustein zu verbessern.

Eine andere Aufgabe der Erfindung ist es, die Fähigkeit zur Isolierung von Einheiten durch wirksames Ausnutzen von Feldeffekten in komplementären Halbleitereinrichtungen zu verbessern.

Eine weitere Aufgabe der Erfindung ist die Erhöhung der Fähigkeit zur Isolierung von Einheiten ohne den Integrationsgrad in einer komplementären Halbleitereinrichtung zu verringern.

Die oben beschriebene Aufgabe der Erfindung kann gelöst werden, wenn eine komplementäre Halbleitereinrichtung die folgenden Struktur merkmale aufweist. Diese sind: eine komplementäre Halbleiterein richtung in Übereinstimmung mit der Erfindung mit einem ersten Gebiet eines ersten Leitfähigkeitstypes, das auf der Hauptoberfläche eines Substrates gebildet ist und benachbart zu diesem ersten Gebiet des ersten Leitfähigkeitstypes ein erstes Gebiet eines zweiten Leitfähigkeitstypes, der verschieden ist vom ersten Leitfähigkeitstyp weist ein zweites Gebiet eines zweiten Leitfähig keitstypes, das im ersten Bereich des ersten Leitfähigkeitstypes gebildet ist, auf; ein zweites Gebiet des ersten Leitfähigkeitstypes ist gebildet auf dem ersten Gebiet des zweiten Leitfähigkeitstypes; eine erste Einrichtung zur Steuerung der Leitfähigkeit ist auf dem ersten Gebiet des ersten Leitfähigkeitstypes gebildet und benutzt einen Feldeffekt, um eine leitende Verbindung zwischen dem ersten Gebiet des zweiten Leitfähigkeitstypes und dem zweiten Gebiet des zweiten Leitfähigkeitstypes zu verhindern; eine zweite Einrichtung zur Steuerung der Leitfähigkeit benutzt einen Feldeffekt, um eine leitende Verbindung zwischen dem ersten Gebiet des ersten Leit fähigkeitstypes und dem zweiten Gebiet des ersten Leitfähigkeitstypes zu verhindern.

Da die komplementäre Halbleitereinrichtung die oben beschriebenen Besonderheiten im Aufbau aufweist, treten eine leitende Verbindung zwischen dem ersten Gebiet des ersten Leitfähigkeitstypes und dem zweiten Gebiet des ersten Leitfähigkeitstypes und eine leitende Verbindung zwischen dem ersten Gebiet des zweiten Leitfähigkeits gebietes und dem zweiten Gebiet des zweiten Leitfähigkeitstypes nicht auf. Daher kann eine komplementäre Halbleitereinrichtung mit verbesserter Isolationseigenschaft geschaffen werden.

In Übereinstimmung mit einer anderen Ausgestaltung der vorliegenden Erfindung weist die komplementäre Halbleitereinrichtung einen dritten Bereich des zweiten Leitfähigkeitstypes auf, der an der Kontaktstelle zwischen dem ersten Bereich des ersten Leitfähig keitstypes und dem ersten Bereich des zweiten Leitfähigkeitstypes auf der Hauptoberfläche des Substrates gebildet ist.

Die erste Einrichtung zur Steuerung der Leitfähigkeit umfaßt den zweiten Bereich vom zweiten Leitfähigkeitstyp, den dritten Bereich vom zweiten Leitfähigkeitstyp und eine erste leitende Schicht, die zwischen dem zweiten Bereich des zweiten Leitfähigkeitstypes und dem dritten Bereich des zweiten Leitfähigkeitstypes, getrennt durch einen Isolierfilm, auf der Hauptoberfläche des Substrates gebildet ist. Die erste Einrichtung zur Steuerung der Leitfähigkeit umfaßt damit eine Einrichtung mit Feldeffekt.

Da die komplementäre Halbleitereinrichtung die oben genannten Besonderheiten im Aufbau aufweist, wird die Isolierung der Einheiten durch Benutzung der Feldeffekteinheiten ausgeführt. Daher wird eine komplementäre Halbleitereinrichtung geschaffen, bei der die Fähigkeit zur Isolierung von Einheiten durch effektive Benutzung des Feld effektes verbessert wird.

In Übereinstimmung mit einer anderen Ausgestaltung der vorliegenden Erfindung weist die Feldeffekteinrichtung einen Feldeffekttransistor auf. Die zweite Einrichtung zur Steuerung der Leitfähigkeit umfaßt den dritten Bereich des zweiten Leitfähigkeitstypes, den zweiten Bereich des ersten Leitfähigkeitstypes und eine zweite leitende Schicht, die im Gebiet zwischen dem dritten Bereich des zweiten Leitfähigkeitstypes und dem zweiten Bereich des ersten Leitfähig keitstypes, getrennt durch einen Isolierfilm, auf der Hauptoberfläche des Substrates gebildet ist. Die erste leitende Schicht ist auf ein erstes Potential gelegt und der dritte Bereich des zweiten Leitfähigkeitstypes und die zweite leitende Schicht sind mit einem zweiten Potential verbunden.

Da die komplementäre Halbleitereinrichtung die oben beschriebenen Besonderheiten im Aufbau aufweist, wird das Gebiet zwischen dem ersten Bereich des ersten Leitfähigkeitstypes und dem zweiten Bereich des ersten Leitfähigkeitstypes durch den Feldeffekttransistor nicht leitend geschaltet und der Feldeffekttransistor zwischen dem ersten Bereich des zweiten Leitfähigkeitstypes und dem zweiten Bereich des zweiten Leitfähigkeitstypes wird nicht gebildet. Die Isolierung der Einheiten wird unter Benutzung des Feldeffekt transistors und der Einheit, die dieselbe Konfiguration wie der Transistor besitzt, ausgeführt. Daher wird eine komplementäre Halbleitereinrichtung geschaffen, bei der die Fähigkeit zur Isolierung von Einheiten verbessert werden kann, ohne einen hohen Grad der Integration zu verschlechtern.

In Übereinstimmung mit noch einer weiteren Ausgestaltung der vorliegenden Erfindung, umfaßt die komplementäre Halbleiterein richtung eine dritte Einheit zur Steuerung der Leitfähigkeit, die im Kontaktbereich zwischen dem ersten Bereich des ersten Leitfähig keitstypes und dem zweiten Bereich des zweiten Leitfähigkeitstypes auf dem Substrat gebildet ist.

Da die komplementäre Halbleitereinrichtung die oben beschriebenen Besonderheiten im Aufbau aufweist, wird die Isolierung der Einheiten durch drei Einrichtungen zur Steuerung der Leitfähigkeit ausgeführt. Damit wird eine komplementäre Halbleitereinrichtung mit erhöhter Fähigkeit zur Isolierung von Einheiten geschaffen.

Weitere Merkmale und Zweckmäßigkeiten der Erfindung ergeben sich aus der Beschreibung von Ausführungsbeispielen anhand der Figuren. Von den Figuren zeigt

Fig. 1A einen Querschnitt einer komplementären Halbleiter einrichtung in Übereinstimmung mit einer ersten Ausführung der Erfindung;

Fig. 1B einen Querschnitt einer komplementären Halbleiter einrichtung in Übereinstimmung mit einer zweiten Ausführung der Erfindung;

Fig. 2 einen Querschnitt einer komplementären Halbleiter einrichtung in Übereinstimmung mit einer dritten Ausführung der Erfindung;

Fig. 3A bis 3C Querschnitte einer Einheit in verschiedenen Phasen eines Herstellungsverfahrens eines Einheiten islierenden Filmes mit herkömmlicher LOCOS-Methode;

Fig. 3D einen Querschnitt eines Einheiten isolierenden Bereiches, der sowohl unter Benutzung der konventionellen LOCOS-Methode, als auch der Methode einer Isolierung durch eine Abschirmelektrode gebildet wird;

Fig. 4 einen Querschnitt eines Einheiten isolierenden Bereiches unter Verwendung einer herkömmlichen Abschirmelektrode;

Fig. 5A einen Querschnitt eines Einheiten isolierenden Bereiches im Falle einer Anwendung der herkömmlichen Abschirmelektrode auf die Isolierung von vertieften Schichten (Wells) in einer Struktur aus zwei vertieften Schichten;

Fig. 5B eine graphische Darstellung, die den Zusammenhang zwischen einem Potential der Abschirmelektrode und einem Leckstrom zeigt; und

Fig. 6 einen Querschnitt eines Einheiten isolierenden Bereiches, der unter Verwendung von herkömmlicher Isolierung durch Abschirmelektroden zusammen mit Grabenisolierung gebildet wird.

Im folgenden wird ein Ausführungsbeispiel anhand der Fig. 1 beschrieben. Fig. 1A zeigt einen Querschnitt einer komplementären Halbleitereinrichtung in Übereinstimmung mit einer ersten Ausgestaltung der Erfindung. In Bezug auf die Fig. 1A umfaßt die komplementäre Halbleitereinrichtung in Übereinstimmung mit der Erfindung eine Einrichtung 101 auf einer P-Well, die auf der Hauptoberfläche einer P-Well 3 gebildet ist und eine Einrichtung 102 auf einer N-Well, die auf der Hauptoberfläche einer N-Well 2 gebildet ist. Die P-Well 3 und die N-Well 2 sind einander benachbart auf der Hauptoberfläche des Siliziumsubstrates vom P-Typ gebildet. Die Einrichtung 101 auf der P-Well umfaßt ein Diffusionsgebiet 8 vom N-Typ, das auf der Hauptoberfläche der P-Well 3 gebildet ist, ein Diffusiosgebiet 71 vom N-Typ, das auf der Hauptoberfläche der Kontaktstelle der P-Well 3 und der N-Well 2 gebildet ist, und eine Abschirmelektrode 52 zwischen der Diffusionszone 71 vom N-Typ und der Diffusionszone 8 vom N-Typ auf der Hauptoberfläche, abgetrennt durch einen Gateoxidfilm 4. Die Abschirmelektrode 52 ist auf ein vorgewähltes Potential (im weiteren Bias-Potential genannt) V _BB oder das Massepotential Vss gelegt.

Die Einrichtung 102 auf der N-Well umfaßt eine Diffusionszone 9 vom P-Typ, die auf der Hauptoberfläche einer N-Well 2 gebildet ist, eine Diffusionszone 71 vom N-Typ (die auch von der Einrichtung auf der P-Well benutzt wird), die auf der Hauptoberfläche der Kontakt stelle der P-Well 3 und der N-Well 2 gebildet ist, und eine Abschirmelektrode 51 zwischen dem Diffusionsbereich 9 vom P-Typ und der Diffusionszone 71 vom N-Typ auf der Hauptoberfläche, abgetrennt durch einen Gateoxidfilm. Die Abschirmelektrode 51 und die Diffusionszone 71 vom N-Typ sind auf das Potential der Spannungs versorgung Vcc gelegt.

Da die Abschirmelektrode 52 auf der P-Well 3 auf das Potential V _BB oder Vss gelegt ist, bildet sich eine Speicherschicht unterhalb der Abschirmelektrode 52. Daher ist ein Feldeffekttransistor 101 (diejenige Einheit auf der P-Well) mit dem Diffusionszonen 8 und 71 vom N-Typ als Source/Drain stets in einem sperrenden Zustand. Obwohl Diffusionsbereiche 9 vom P-Typ und 71 vom N-Typ, die Störstellen schichten verschiedener Typen darstellen, auf gegenüberliegenden Seiten der Abschirmelektrode 51 auf der N-Well existieren, wird kein Feldeffekttransistor gebildet, da die Arten der Diffusionsgebiete verschieden sind. Daher wird ein Leckpfad nicht erzeugt. Die Schwellenspannung der Abschirmelektrode 52 kann im voraus bestimmt werden. Falls das Massepotential Vss, das zu keiner Speicherschicht führt, ausgewählt wird, wird der Leckpfad daher nicht erzeugt.

Zusätzlich kann die Abmessung des die Einheit isolierenden Bereiches (der durch "a" bezeichnete Abschnitt in der Figur) kleiner als 5 µm sein. Eine Störstellenkonzentration der P-Well Schicht 3 beträgt ungefähr 19¹⁶ - 10¹⁷/cm³ und eine Störstellenkonzentration der N-Well 2 beträgt ungefähr 10¹⁶ - 10¹⁷/cm³.

Die Fig. 1B zeigt einen Querschnitt einer komplementären Halb leitereinrichtung in Übereinstimmung mit einer zweiten Ausgestaltung der Erfindung. In Bezug auf die Fig. 1B unterscheidet sich diese Einrichtung von der in Fig. 1A dadurch, daß ein Diffusionsbereich auf der Hauptoberfläche an der Kontaktstelle von einer P-Well 3 und einer N-Well 2 vom P-Typ ist. Da andere Bestandteile die gleichen wie in Fig. 1A sind, werden dieselben Bezugszeichen für die entsprechenden Bestandteile verwendet und einer Beschreibung derselben unterlassen. Da eine Speicherschicht gegenüber einer Abschirmelektrode 51 auf der N-Well gebildet wird, ist der Feldeffekttransistor (eine Einrichtung auf der N-Well), der Diffusionszonen 9 und 72 vom P-Typ als Source/Drain besitzt, stets in einem sperrenden Zustand. Da sich Störstellenschichten mit verschiedenen Arten von Diffusionsschichten auf gegenüberliegenden Seiten der Abschirmelektrode 52, die auf der P-Well 3 gebildet ist, befinden, bildet die Einheit 101 auf der P-Well keinen Feldeffekt transistor, wodurch ein Leckpfad nicht gebildet wird. In diesem Falle sind Störstellenkonzentration und die Breite der die Einheit isolierenden Region ebenfalls dieselben wie jene in Fig. 1A.

Die Fig. 2 stellt einen Querschnitt einer komplementären Halb leitereinrichtung in Übereinstimmung mit einer dritten Ausgestaltung der Erfindung dar. Wie in Fig. 2 gezeigt, umfaßt die komplementäre Halbleitereinrichtung in Übereinstimmung mit einer dritten Ausgestaltung der Erfindung eine Einheit 101 auf einer P-Well, die auf der Hauptoberfläche einer P-Well 3 gebildet ist, eine Einheit 102 auf einer N-Well, die auf auf der Hauptoberfläche einer N-Well gebildet ist, und eine Abschirmelektrode 53, die auf der Haupt oberfläche an der Kontaktstelle der P-Well 3 und der N-Well 2 gebildet ist. Die Einrichtung 101 auf der P-Well umfaßt ein Diffusionsgebiet 8 vom N-Typ und ein Diffusionsgebiet 72 vom P-Typ, die auf der Hauptoberfläche einer P-Well 3 gebildet sind, und eine Feldelektrode 52, die auf der Oberfläche zwischen dem Diffusions gebiet 8 vom N-Typ und dem Diffusionsgebiet 72 von P-Typ, getrennt durch einen isolierenden Film, gebildet ist. Die Einrichtung 102 auf der N-Well umfaßt eine Diffusionszone 9 vom P-Typ und dem Diffusionsbereich 71 von N-Typ, die auf der Hauptoberfläche der N-Well 2 gebildet sind, und eine Abschirmelektrode 51, die auf der Oberfläche zwischen dem Diffusionsbereich 9 vom P-Typ und dem Diffusionsbereich 71 vom N-Typ, getrennt durch einen Gateoxidfilm 4, gebildet ist. Die Abschirmelektrode 52 ist auf das Massepotential Vss, die Abschirmelektrode 53 auf das Massepotential Vss oder das Potential der Versorgungsspannung Vcc und die Abschirmelektrode und die Diffusionszone 71 vom N-Typ sind auf die Versorgungsspannung Vcc gelegt. Das Siliziumsubstrat 1 vom P-Typ, die P-Well 3 und die Diffusionszone 72 vom P-Typ sind auf ein Substrat-Bias-Potential V _BB gelegt. Die N-Well 2 ist mit der Versorgungsspannung Vcc verbunden.

Da die beiden Abschirmelektroden 51 und 52 Diffusionsschichten unterschiedlichen Typs auf gegenüberliegenden Seiten in der komplementären Halbleitereinrichtung wie in Fig. 2 gezeigt, auf weisen, wird der Leckpfad durch einen Feldeffekttransistor nicht ausgebildet. Ferner existieren Diffusionsschichten 71 und 72 verschiedenen Types, die zwischen der P-Well 3 und dem Diffusions bereich 9 von P-Typ bzw. zwwischen der N-Well 2 und dem Diffusions bereich 8 von N-Typ gebildet sind, so daß der Leckpfad nicht gebildet wird. Daher kann die Isolierung der Einheit zwischen der P-Well 3 und der N-Well 2 zuverlässig ausgeführt werden.

In Fig. 2 ist der Diffusionsbereich 71 vom N-Typ mit der Versorgungsspannung Vcc verbunden und der Diffusionsbereich 72 vom P-Typ in der P-Well 3 ist auf das Potential V _BB des Substrates gelegt. Daher ergibt sich ein Effekt, der den Betrieb der komplementären Halbleitereinheit stabilisiert. Die Abschirmelektroden 51, 52 und 53 werden im selben Prozeß hergestellt. Daher werden der Diffusionsbereich 71 von N-Typ und der Diffusionsbereich 72 vom P-Typ unter Verwendung von Abschirmelektroden 51, 52 und 53 als Masken durch eine Selbstausrichtmethode gebildet. Es ist nicht notwendig, wie herkömmlich eine Maske für die Herstellung des Diffusions bereiches vom N-Typ zu bilden und es ist ebenfalls nicht notwendig, wie herkömmlich eine andere Maske für die Herstellung des Diffusionsbereiches vom P-Typ zu bilden. Daher ist es möglich, eine komplementäre Halbleitereinrichtung zu erzeugen, bei der die Isolierung der Einheiten perfekt erfolgen kann und deren Herstellungsmethode einfach ist.

In der oben beschriebenen Ausführung wurde der Abstand zwischen der Abschirmelektrode und den auf gegenüberliegenden Seiten befindlichen Diffusionsschichten nicht im einzelnen definiert. Ein Transistor zur Isolierung von Feldabschirmungen kann nach dem sogenannten Offsetfeldeffekttransistor (offset Type field effect transistor) gebildet werden, bei dem die Abschirmelektrode einen Abstand zu den Störstellendiffusionsgebieten, die auf gegenüberliegenden Seiten von dieser gebildet sind, aufweisen. In diesem Falle wird die Schwelle des Feldeffekttransistors groß und es ist möglich, Einheitsisolation und Isolation der Wells auszuführen, was zu einer starken Rauschunterdrückung und einer excellenten Isolations fähigkeit führt.

Mit der vorliegenden Erfindung wird eine komplementäre Halbleiter einrichtung geschaffen, die einen Bereich vom P-Typ und hierzu benachbart einen Bereich vom N-Typ aufweist, bei der eine Leit fähigkeitssteuerung in jedem Bereich durch einen Feldeffekt erfolgt, so daß der Bereich des P-Types und der Bereich der Diffusionsschicht vom P-Typ im Bereich des N-Types nicht leitend verbunden werden, und der Bereich des N-Types und der Bereich der Diffusionsschicht vom N-Typ im Bereich des P-Types nicht leitend verbunden werden. Dadurch ist es möglich, Einheiten an der Kontaktstelle in der komplementären Halbleitereinrichtung unter Verwendung einer Abschirmelektrode, die miniaturisiert werden kann, zu isolieren. Damit ist es möglich, eine komplementäre Halbleitereinrichtung zu schaffen, bei der die Isolierung von vertieften Schichten zuverlässig in einem miniaturisierten LSI (large scale integrated circuit) durchgeführt und bei dem die Breite der die Einheit isolierenden Region einfach bestimmt werden kann.

Claims

1. Komplementäre Halbleitereinrichtung mit einem ersten Gebiet (3) eines ersten Leitfähigkeitstypes, das auf der Hauptoberfläche eines Substrates (1) gebildet ist, und einem zu diesem ersten Bereich (3) eines ersten Leitfähigkeitstypen benachbarten ersten Bereich (2) eines zweiten Leitfähigkeitstypes, der verschieden ist vom ersten Leitfähigkeitstyp, gekennzeichnet durch einen zweiten Bereich (8) des zweiten Leitfähigkeitstypes, der im ersten Bereich (3) des ersten Leitfähigkeitstypes gebildet ist, einen zweiten Bereich (9) des ersten Leitfähigkeitstypes, der im ersten Bereich (2) des zweiten Leitfähigkeitstypes gebildet ist, eine erste Einrichtung (101) zur Steuerung der Leitfähigkeit, die auf dem ersten Bereich (3) des ersten Leitfähigkeitstypes gebildet ist und einen Feldeffekt zur Verhinderung einer leitenden Verbindung zwischen dem ersten Bereich (2) des zweiten Leitfähigkeitstypes und dem zweiten Bereich (8) des zweiten Leitfähigkeitstypes benutzt, eine zweite Einrichtung (102) zur Steuerung der Leitfähigkeit, die auf dem ersten Bereich (2) des zweiten Leitfähigkeitstypes gebildet ist und einen Feldeffekt zur Verhinderung einer leitenden Verbindung zwischen dem ersten Bereich (3) des ersten Leitfähigkeitstypes und dem zweiten Bereich (9) des ersten Leitfähigkeitstypes benutzt.

2. Komplementäre Halbleitereinrichtung nach Anspruch 1, gekennzeichnet durch einen Bereich (71) eines dritten Leitfähig keitstypes, der an der Kontaktstelle des ersten Bereiches (3) vom ersten Leitfähigkeitstyp mit dem ersten Bereich (2) vom zweiten Leitfähigkeitstyp auf der Hauptoberfläche des Substrates (1) gebildet ist.

3. Komplementäre Halbleitereinrichtung nach Anspruch 2, dadurch gekennzeichnet, daß der Bereich (71) des dritten Leitfähigkeitstypes einen dritten Bereich des zweiten Leitfähigkeitstypes aufweist.

4. Komplementäre Halbleitereinrichtung nach Anspruch 3, dadurch gekennzeichnet, daß die erste Einrichtung (101) zur Steuerung der Leitfähigkeit einen zweiten Bereich (8) des zweiten Leitfähigkeitstypes, einen dritten Bereich (71) des zweiten Leitfähigkeitstypes und eine erste leitende Schicht 652), die im Bereich zwischen dem zweiten Bereich (8) des zweiten Leitfähigkeitstypes und den dritten Bereich (71) des zweiten Leitfähigkeitstypes auf der Hauptoberfläche des Substrates (1), getrennt durch einen isolierenden Film, gebildet ist, umfaßt.

5. Komplementäre Halbleitereinrichtung nach Anspruch 4, dadurch gekennzeichnet, daß die erste Einrichtung (101) zur Steuerung der Leitfähigkeit eine Feldeffekteinrichtung umfaßt.

6. Komplementäre Halbleitereinrichtung nach Anspruch 5, dadurch gekennzeichnet, daß die Feldeffekteinrichtung einen Feldeffekttransistor umfaßt.

7. Komplementäre Halbleitereinrichtung nach Anspruch 6, dadurch gekennzeichnet, daß die zweite Einrichtung (102) zur Steuerung der Leitfähigkeit einen dritten Bereich (71) des zweiten Leitfähigkeitstypes einen zweiten Bereich (9) des ersten Leitfähigkeitstypes, und eine zweite leitende Schicht (51), die im Bereich zwischen dem dritten Bereich (71) des zweiten Leitfähigkeitstypes und dem zweiten Bereich (9) des ersten Leitfähigkeitstypes auf der Hauptoberfläche des Substrates (1), getrennt durch einen isolierenden Film, gebildet ist, umfaßt.

8. Komplementäre Halbleitereinrichtung nach Anspruch 7, dadurch gekennzeichnet, daß die erste leitende Schicht (52) auf ein erstes Potential gelegt ist und der dritte Bereich (71) des zweiten Leitfähigkeitstypes und die zweite leitende Schicht (51) mit einem zweiten Potential verbunden sind.

9. Komplementäre Halbleitereinrichtung nach Anspruch 8, dadurch gekennzeichnet, daß die erste leitende Schicht (52) und die zweite leitende Schicht (51) aus Polysilizium bestehen.

10. Komplementäre Halbleitereinrichtung nach Anspruch 2, dadurch gekennzeichnet, daß der Bereich (72) des dritten Leitfähigkeitstypes einen dritten Bereich des ersten Leitfähigkeitstypes aufweist.

11. Komplementäre Halbleitereinrichtung nach Anspruch 10, dadurch gekennzeichnet, daß die zweite Einrichtung (102) zur Steuerung der Leitfähigkeit den dritten Bereich (72) des ersten Leitfähigkeitstypes, den zweiten Bereich (9) des ersten Leitfähigkeitstypes und eine zweite leitende Schicht (51), die im Bereich zwischen dem dritten Bereich (72) des ersten Leitfähigkeitstypes und dem zweiten Bereich (9) des ersten Leitfähigkeitstypes auf der Hauptoberfläche des Substrates (1), getrennt durch einen isolierenden Film, gebildet ist, umfaßt.

12. Komplementäre Halbleitereinrichtung nach Anspruch 11, dadurch gekennzeichnet, daß die zweite Einrichtung (102) zur Steuerung der Leitfähigkeit eine Feldeffekteinrichtung umfaßt.

13. Komplementäre Halbleitereinrichtung nach Anspruch 12, dadurch gekennzeichnet, daß die Feldeffekteinrichtung einen Feldeffekttransistor umfaßt.

14. Komplementäre Halbleitereinrichtung nach Anspruch 13, wobei die erste Einrichtung (101) zur Steuerung der Leitfähigkeit einen dritten Bereich (72) des ersten Leitfähigkeitstypes einen zweiten Bereich (8) des zweiten Leitfähigkeitstypes und eine erste leitende Schicht (52), die im Bereich zwischen dem dritten Bereich (72) des ersten Leitfähigkeitstypes und dem zweiten Bereich (8) des zweiten Leitfähigkeitstypes auf der Hauptoberfläche des Substrates (1), getrennt durch einen isolierenden Film, gebildet ist, umfaßt.

15. Komplementäre Halbleitereinrichtung nach Anspruch 14, dadurch gekennzeichnet, daß die erste leitende Schicht (52) auf ein erstes Potential gelegt ist, die zweite leitende Schicht (51) mit einem zweite Potential verbunden ist und der dritte Bereich (72) des ersten Leitfähigkeitstypes auf ein drittes Potential gelegt ist.

16. Komplementäre Halbleitereinrichtung nach Anspruch 15, dadurch gekennzeichnet, daß die erste leitende Schicht (52) und die zweite leitende Schicht (51) aus Polysilizium bestehen.

17. Komplementäre Halbleitereinrichtung nach Anspruch 1 gekennzeichnet durch eine dritte Einrichtung zur Steuerung der Leitfähigkeit im Gebiet zwischen dem ersten Bereich (3) des ersten Leitfähigkeitstypes und dem ersten Bereich des zweiten Leitfähigkeitstypes auf dem Substrat (1).

18. Komplementäre Halbleitereinrichtung nach Anspruch 17, gekennzeichnet durch einen dritten Bereich (72) des ersten Leitfähigkeitstypes, der zwischen dem zweiten Bereich (8) des zweiten Leitfähigkeitstypes und dem ersten Bereich (2) des zweiten Leitfähigkeitstypes auf der Hauptoberfläche des Substrates (1) gebildet ist, und einen dritten Bereich (71) des zweiten Leitfähigkeitstypes, der zwischen dem ersten Bereich (3) des ersten Leitfähigkeitstypes und dem zweiten Bereich (9) des ersten Leitfähigkeitstypes auf der Hauptoberfläche des Substrates (1) gebildet ist.

19. Komplementäre Halbleitereinrichtung nach Anspruch 18, dadurch gekennzeichnet, daß eine erste Einrichtung (101) zur Steuerung der Leitfähigkeit das zweite Gebiet (8) des zweiten Leitfähigkeitstypes, den dritten Bereich (72) des ersten Leitfähigkeitstypes und eine dritte leitende Schicht (52), die im Gebiet zwischen dem zweiten Bereich (8) des zweiten Leitfähigkeitstypes und dem dritten Bereich (72) des ersten Leitfähigkeitstypes auf der Hauptoberfläche des Substrates (1), getrennt durch einen Isolierfilm, gebildet ist, umfaßt, und eine zweite Einrichtung (102) zur Steuerung der Leitfähigkeit das dritte Gebiet (71) des zweiten Leitfähigkeitstypes, den zweiten Bereich (9) des ersten Leitfähigkeitstypes und eine vierte leitende Schicht (51), die im Gebiet zwischen dem dritten Bereich (71) des zweiten Leitfähigkeitsbereiches und dem zweiten Bereich (9) des erstenLeitfähigkeitstypes auf der Hauptoberfläche des Substrates (1), getrennt durch einen Isolierfilm, gebildet ist, umfaßt, und eine dritte Einrichtung zur Steuerung der Leitfähigkeit den dritten Bereich (72) des ersten Leitfähigkeits types, den dritten Bereich (71) des zweiten Leitfähigkeitstypes und eine fünfte leitende Schicht (53), die im Gebiet zwischen dem dritten Bereich (72) des ersten Leitfähigkeitstypes und dem dritten Bereich des zweiten Leitfähigkeitstypes auf der Haupt oberfläche des Substrates (1), getrennt durch einen Isolierfilm, gebildet ist, umfaßt.

20. Komplementäre Halbleitereinrichtung nach Anspruch 19, dadurch gekennzeichnet, daß die erste (101), zweite (102) und dritte Einrichtung zur Steuerung der Leitfähigkeit jeweils eine Feldeffekteinrichtung aufweisen.

21. Komplementäre Halbleitereinrichtung nach Anspruch 20, dadurch gekennzeichnet, daß die erste (101), zweite (102) und dritte Einrichtung zur Steuerung der Leitfähigkeit jeweils einen Feldeffekttransistor aufweisen.

22. Komplementäre Halbleitereinrichtung nach Anspruch 21, dadurch gekennzeichnet, daß die dritte leitende Schicht (52) auf ein erstes Potential gelegt ist, die vierte leitende Schicht (51) mit einem zweiten Potential verbunden ist, die fünfte leitende Schicht (53) auf das erste Potential gelegt ist und der dritte Bereich (71) des zweiten Leitfähigkeitstypes mit dem zweiten Potential verbunden ist.

23. Komplementäre Halbleitereinrichtung nach Anspruch 21, dadurch gekennzeichnet, daß die dritte leitende Schicht (52) auf ein erstes Potential gelegt ist, die vierte leitende Schicht (51) mit einem zweiten Potential verbunden ist, die fünfte leitende Schicht (53) auf das zweite Potential gelegt ist und der dritte Bereich (71) des zweiten Leitfähigkeitstypes mit dem zweiten Potential verbunden ist.