JPS61213892A - デイスプレイ・コントロ−ラ - Google Patents
デイスプレイ・コントロ−ラInfo
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- JPS61213892A JPS61213892A JP60055128A JP5512885A JPS61213892A JP S61213892 A JPS61213892 A JP S61213892A JP 60055128 A JP60055128 A JP 60055128A JP 5512885 A JP5512885 A JP 5512885A JP S61213892 A JPS61213892 A JP S61213892A
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- color
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- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G5/00—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators
- G09G5/02—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators characterised by the way in which colour is displayed
- G09G5/026—Control of mixing and/or overlay of colours in general
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G5/00—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators
- G09G5/08—Cursor circuits
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- General Physics & Mathematics (AREA)
- Theoretical Computer Science (AREA)
- Controls And Circuits For Display Device (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
「産業上の利用分野」
この発明は、液晶表示装置あるいは、ＣＲＴ（ブラウン
管）表示装置等に用いられるディスプレイ・コントロー
ラに関する。
管）表示装置等に用いられるディスプレイ・コントロー
ラに関する。
「従来の技術」
液晶表示装置やＣＲＴ表示装置に用いられるディスプレ
イ・コントローラにおいては、画面上にカーソルを表示
し、このカーソルの位置に文字や種々のキャラクタパタ
ーンを入力するようにしている。この場合、カーソルの
位置は、キーやマウス（座標人力装置）を操作すること
によって任意の位置に移動し得るようになっている。
イ・コントローラにおいては、画面上にカーソルを表示
し、このカーソルの位置に文字や種々のキャラクタパタ
ーンを入力するようにしている。この場合、カーソルの
位置は、キーやマウス（座標人力装置）を操作すること
によって任意の位置に移動し得るようになっている。
「発明が解決しようとする問題点」
ところで、カーソルの色と背景の色とが一致してしまう
と、カーソルの輪郭が不鮮明になり、カーソルの位置が
認識できなくなるという問題が発生した。
と、カーソルの輪郭が不鮮明になり、カーソルの位置が
認識できなくなるという問題が発生した。
この発明は、上述した事情に鑑みてなされたもので、背
景が何色であっても、カーソルの位置を常に明確に表示
することができるディスプレイ・コントローラを提供す
ることを目的としている。
景が何色であっても、カーソルの位置を常に明確に表示
することができるディスプレイ・コントローラを提供す
ることを目的としている。
「問題点を解決するための手段」
この発明は、上述した問題点を解決するために、第１カ
ーソルパターンのドツトデータが記憶される第１カーソ
ルパターンメモリと、前記第１カーソルペターンに重ね
て表示される第２カーソルパターンのドツトデータが記
憶される第２カーソルパターンメモリと、前記第１カー
ソルパターンメモリに記憶された各ドツトデータの表示
タイミングにおいて、背景色のカラーコードと予め設定
された第１のカラーコードとの論理積をとって新たなカ
ラーコードとして出力する第１論理演算回路と、前記第
２カーソルパターンメモリに記憶された各ドツトデータ
の表示タイミングにおいて、前記第１論理演算回路の出
力カラーコードと予め設定された第２のカラーコードと
の排他的論理和をとって新たなカラーコードとして出力
する第２論理演算回路とを具備し、前記第２論理演算回
路が出力するカラーコードによってカーソル表示を行う
ようにしている。
ーソルパターンのドツトデータが記憶される第１カーソ
ルパターンメモリと、前記第１カーソルペターンに重ね
て表示される第２カーソルパターンのドツトデータが記
憶される第２カーソルパターンメモリと、前記第１カー
ソルパターンメモリに記憶された各ドツトデータの表示
タイミングにおいて、背景色のカラーコードと予め設定
された第１のカラーコードとの論理積をとって新たなカ
ラーコードとして出力する第１論理演算回路と、前記第
２カーソルパターンメモリに記憶された各ドツトデータ
の表示タイミングにおいて、前記第１論理演算回路の出
力カラーコードと予め設定された第２のカラーコードと
の排他的論理和をとって新たなカラーコードとして出力
する第２論理演算回路とを具備し、前記第２論理演算回
路が出力するカラーコードによってカーソル表示を行う
ようにしている。
「作用 」
前記第２カーソルパターンが前記第１カーソルパターン
によって縁取りされるか、又は前記第１カーソルパター
ンが前記第２カーソルパターンによって縁取りされ、か
つ、前記第１１第２カーソルパターンの色が、前記第１
、第２論理演算回路によって、常に異なった配色となる
。
によって縁取りされるか、又は前記第１カーソルパター
ンが前記第２カーソルパターンによって縁取りされ、か
つ、前記第１１第２カーソルパターンの色が、前記第１
、第２論理演算回路によって、常に異なった配色となる
。
「実施例」
（実施例の構成）
以下、図面を参照してこの発明の実施例につ０て説明す
る。
る。
第１図はこの発明の一実施例の構成を示すブロック図で
ある。図において、ｌはディスプレイ・コントローラで
あり、外部機器であるＣＰｔＪ２とデータの授受を行い
ながら図示せぬ表示部（ＣＲＴディスプレイあるいは液
晶ディスプレイ）に各種のドツト表示を行う。３はＣＰ
Ｕ２において用いられるプログラムが記憶されたメモリ
である。
ある。図において、ｌはディスプレイ・コントローラで
あり、外部機器であるＣＰｔＪ２とデータの授受を行い
ながら図示せぬ表示部（ＣＲＴディスプレイあるいは液
晶ディスプレイ）に各種のドツト表示を行う。３はＣＰ
Ｕ２において用いられるプログラムが記憶されたメモリ
である。
次に、ディスプレイ・コントローラｌの各構成要素につ
いて、詳細に説明する。
いて、詳細に説明する。
パルスジェネレータ５は、周期が１ドツト表示タイミン
グに対応するドツトクロックパルスφを発生するもので
あり、このドツトクロックパルスφが水平カウンタ６、
パラレル・シリアル変換器７．８および表示制御回路Ｉ
Ｏに供給される。水平カウンタ６は、ドツトクロックパ
ルスφをカウントすることによって、表示面における走
査の水平位置を指示するものであり、そのカウント出力
Ｈ−ＣＯＵ Ｎ Ｔは、比較器１１と表示制御回路ＩＯ
とに供給されている。また、水平カウンタ６は、その最
大カウント値が水平方向の表示ドツト数に対応して設定
され、この最大カウント値と初期値との間を繰り返すう
ようになっており、最大カウント値から初期値へ移行す
る際に、パルス信号Ｐｌを垂直カウンタ１３に供給する
。したがって、垂直カウンタ１３のカウント内容は、表
示面における走査の垂直方向の位置を指示する内容とな
る。
グに対応するドツトクロックパルスφを発生するもので
あり、このドツトクロックパルスφが水平カウンタ６、
パラレル・シリアル変換器７．８および表示制御回路Ｉ
Ｏに供給される。水平カウンタ６は、ドツトクロックパ
ルスφをカウントすることによって、表示面における走
査の水平位置を指示するものであり、そのカウント出力
Ｈ−ＣＯＵ Ｎ Ｔは、比較器１１と表示制御回路ＩＯ
とに供給されている。また、水平カウンタ６は、その最
大カウント値が水平方向の表示ドツト数に対応して設定
され、この最大カウント値と初期値との間を繰り返すう
ようになっており、最大カウント値から初期値へ移行す
る際に、パルス信号Ｐｌを垂直カウンタ１３に供給する
。したがって、垂直カウンタ１３のカウント内容は、表
示面における走査の垂直方向の位置を指示する内容とな
る。
この垂直カウンタ１３のカウント出力ｖ−ｃｏｕＮＴは
アダー１５と表示制御回路ｌＯとに供給されている。
アダー１５と表示制御回路ｌＯとに供給されている。
次に、比較器１１は、カウント出力Ｈ−ＣＯＵＮＴとレ
ジスタ１２内のデータとを比較するもので、比較値が一
致すると、一致検出パルスＰ２をアンドゲートＡＮＩの
一方の入力端に供給する。
ジスタ１２内のデータとを比較するもので、比較値が一
致すると、一致検出パルスＰ２をアンドゲートＡＮＩの
一方の入力端に供給する。
この場合、レジスタ１２内のデータは、第２図に示すよ
うにカーソル２０のＸ座標データであり、ＣＰＵ２によ
って書き込まれるようになっている。
うにカーソル２０のＸ座標データであり、ＣＰＵ２によ
って書き込まれるようになっている。
また、カーソル２０のＹ座標データは、ＣＰＵ２によっ
てレジスタ１６に書き込まれるようになっており、この
レジスタ１６内のデータは、各々インバータＩＮＶ、Ｉ
ＮＶ・・・・・・を介してアダー１５に供給される。こ
の場合、アダー１５のキャリー入力端Ｃｉには、常に”
ｌ”信号が供給されており、この結果、アダー１５はレ
ジスタ１６内のデータの補数と、カウント出力Ｖ−ＣＯ
ＵＮＴとの加算を行う。言い替えれば、アダー１５は、
カウント出力Ｖ−ＣＯＵＮＴからレジスタ１６内のデー
タを減算する動作となる。また、アダー１５の上位側出
力端子がノアゲートＮ０ＲＩの入力端に各々接続されて
おり、さらに、アダー１５のキャリー出力端Ｃｏが、イ
ンバータＩＮＶＩを介してノアゲートＮ０ＲＩの入力端
に接続されている。そして、ノアゲートＮ０ＲＩの出力
端はアンドゲートＡＮＩの他方の入力端に接続され、ア
ンドゲートＡＮＩの出力端はパラレル・シリアル変換器
７゜８のロード／シフト切換端子Ｌ／Ｓに接続されてい
る。
てレジスタ１６に書き込まれるようになっており、この
レジスタ１６内のデータは、各々インバータＩＮＶ、Ｉ
ＮＶ・・・・・・を介してアダー１５に供給される。こ
の場合、アダー１５のキャリー入力端Ｃｉには、常に”
ｌ”信号が供給されており、この結果、アダー１５はレ
ジスタ１６内のデータの補数と、カウント出力Ｖ−ＣＯ
ＵＮＴとの加算を行う。言い替えれば、アダー１５は、
カウント出力Ｖ−ＣＯＵＮＴからレジスタ１６内のデー
タを減算する動作となる。また、アダー１５の上位側出
力端子がノアゲートＮ０ＲＩの入力端に各々接続されて
おり、さらに、アダー１５のキャリー出力端Ｃｏが、イ
ンバータＩＮＶＩを介してノアゲートＮ０ＲＩの入力端
に接続されている。そして、ノアゲートＮ０ＲＩの出力
端はアンドゲートＡＮＩの他方の入力端に接続され、ア
ンドゲートＡＮＩの出力端はパラレル・シリアル変換器
７゜８のロード／シフト切換端子Ｌ／Ｓに接続されてい
る。
パラレル・シリアル変換器７，８は、各々端子Ｌ／Ｓに
供給される信号が立ち上がると、カーソルパターンメモ
リ２１．２２から１６ビツトのパラレルデータを読み込
み、端子Ｌ／９に供給されている信号が立ち下がると、
読み込んだパラレルデータをドツトクロックパルスφに
基づいて１ビツトずつシフトして出力端Ｓ。から出力す
る。そして、パラレル・シリアル変換器７．８の出力端
子Ｓｏは、各々アンドゲートＡＮ２およびナントゲート
ＮＡＮ ｌの各一方の入力端に接続されている。
供給される信号が立ち上がると、カーソルパターンメモ
リ２１．２２から１６ビツトのパラレルデータを読み込
み、端子Ｌ／９に供給されている信号が立ち下がると、
読み込んだパラレルデータをドツトクロックパルスφに
基づいて１ビツトずつシフトして出力端Ｓ。から出力す
る。そして、パラレル・シリアル変換器７．８の出力端
子Ｓｏは、各々アンドゲートＡＮ２およびナントゲート
ＮＡＮ ｌの各一方の入力端に接続されている。
この場合、パラレル・シリアル変換器７．８の出力端Ｓ
。は内部データの最上位ビットに直結されており、この
結果、パラレルデータがロードされると、その最上位ビ
ットはロード時点において出力されるようになっている
。また、シリアルデータ入力端Ｓｉには“０”信号が供
給されるようになっており、この結果、読み込んだパラ
レルデータをすべて出力し終えた後は、出力端Ｓ。から
は”０”信号が継続して出力される。
。は内部データの最上位ビットに直結されており、この
結果、パラレルデータがロードされると、その最上位ビ
ットはロード時点において出力されるようになっている
。また、シリアルデータ入力端Ｓｉには“０”信号が供
給されるようになっており、この結果、読み込んだパラ
レルデータをすべて出力し終えた後は、出力端Ｓ。から
は”０”信号が継続して出力される。
次に、カーソルパターンメモリ２１．２２は、各々異な
る形状のカーソルのパターンＰＴ１．ＰＴ２が記憶され
る１６ビツト×１６ビツトのメモリであり、ＣＰＵ２に
よってこれらのパターンＰＴ１、ＰＴ２が書き込まれる
ようになっている。
る形状のカーソルのパターンＰＴ１．ＰＴ２が記憶され
る１６ビツト×１６ビツトのメモリであり、ＣＰＵ２に
よってこれらのパターンＰＴ１、ＰＴ２が書き込まれる
ようになっている。
また、表示時にはパターンＰＴＩにパターンＰＴ２が重
ねて表示されるようになっている。ここで、第３図（イ
）、（ロ）にパターンＰＴＩとＰＴ２の一例を示す。こ
の図に破線で示すエリアｅ ｌ ＋ ｅ ｔは、各々カ
ーソルパターンメモリ２１．２２の記憶エリアを示して
おり、この例の場合、パターンＰＴｌは縦横１６ドツト
の正方形パターン、パターンＰＴ２は縦横１０ドツトの
正方形パターンとなっている（斜線を付した部分が“１
“データ）。そして、表示時には、これらのパターンが
重合されて同図（ハ）に示すような表示となる。そして
、カーソルパターンメモリ２１．２２は、そのアドレス
入力端が各々アダー１５の下位側ビット（４ビツト）に
接続されており、この下位側４ビツトによって共通にア
クセスされるようになっている。なお、ＣＰＵ２によっ
てパターンの書込が行なわれるときは、カーソルパター
ンメモリ２１．２２のアドレスは、ＣＰＵ２によって支
配されるようになっている。
ねて表示されるようになっている。ここで、第３図（イ
）、（ロ）にパターンＰＴＩとＰＴ２の一例を示す。こ
の図に破線で示すエリアｅ ｌ ＋ ｅ ｔは、各々カ
ーソルパターンメモリ２１．２２の記憶エリアを示して
おり、この例の場合、パターンＰＴｌは縦横１６ドツト
の正方形パターン、パターンＰＴ２は縦横１０ドツトの
正方形パターンとなっている（斜線を付した部分が“１
“データ）。そして、表示時には、これらのパターンが
重合されて同図（ハ）に示すような表示となる。そして
、カーソルパターンメモリ２１．２２は、そのアドレス
入力端が各々アダー１５の下位側ビット（４ビツト）に
接続されており、この下位側４ビツトによって共通にア
クセスされるようになっている。なお、ＣＰＵ２によっ
てパターンの書込が行なわれるときは、カーソルパター
ンメモリ２１．２２のアドレスは、ＣＰＵ２によって支
配されるようになっている。
次に、表示用メモリ２４は、表示面に対応するメモリで
あり、表示ドツトの色を指定する４ビツトのカラーコー
ドが、表示面の総てのドツトに対応して設けられている
。この表示用メモリ２４内のカラーコードは、表示制御
回路ｌＯによって、読み出し／書き込みが行なわれるよ
うになっている。ここで、第４図にカラーコードと表示
色との関係を示す。この図に示すＲＤ、ＧＤ、ＢＤは各
々カラーコードをデコードすることによって得られるカ
ラーデータであり、各々レッド、グリーン、ブルー各色
の輝度情報となっている。そして、この場合のデコード
処理は、カラーパレット２５によって行なわれるように
なっている。
あり、表示ドツトの色を指定する４ビツトのカラーコー
ドが、表示面の総てのドツトに対応して設けられている
。この表示用メモリ２４内のカラーコードは、表示制御
回路ｌＯによって、読み出し／書き込みが行なわれるよ
うになっている。ここで、第４図にカラーコードと表示
色との関係を示す。この図に示すＲＤ、ＧＤ、ＢＤは各
々カラーコードをデコードすることによって得られるカ
ラーデータであり、各々レッド、グリーン、ブルー各色
の輝度情報となっている。そして、この場合のデコード
処理は、カラーパレット２５によって行なわれるように
なっている。
次いで、表示制御回路１０は、ドツトクロックパルスφ
、カウント出力Ｈ−ＣＯＵＮＴおよびＶ−ＣＯＵＮＴに
基づいて、表示面上の走査位置を認識し、走査位置に対
応する表示用メモリ２４内のカラーコードを読み出して
出力する回路である。
、カウント出力Ｈ−ＣＯＵＮＴおよびＶ−ＣＯＵＮＴに
基づいて、表示面上の走査位置を認識し、走査位置に対
応する表示用メモリ２４内のカラーコードを読み出して
出力する回路である。
また、表示制御回路１０は上記カウント出力に基づいて
、表示装置用の水平同期信号Ｈ’、５ＹＮＣと垂直同期
信号Ｖ、５ＹＮＣとを出力するようになっており、さら
に、ＣＰＵ２から供給される種々のコマンドに基づいて
、表示用メモリ２４内のカラーコードを適宜書き替える
ようになっている。
、表示装置用の水平同期信号Ｈ’、５ＹＮＣと垂直同期
信号Ｖ、５ＹＮＣとを出力するようになっており、さら
に、ＣＰＵ２から供給される種々のコマンドに基づいて
、表示用メモリ２４内のカラーコードを適宜書き替える
ようになっている。
そして、表示制御回路ｌＯから出力される４ビツトのカ
ラーコードは、各々アンドゲートＡＮＩＯ〜Ａ、 Ｎ
Ｉ ３の各一方の入力端に供給される。
ラーコードは、各々アンドゲートＡＮＩＯ〜Ａ、 Ｎ
Ｉ ３の各一方の入力端に供給される。
次ぎに、２６，２７．２８は各々２ビツト、４ビツト、
４ビツトのレジスタであり、ＣＰＵ２によってその内容
が書き換えられるようになっている。
４ビツトのレジスタであり、ＣＰＵ２によってその内容
が書き換えられるようになっている。
この場合、レジスタ２６のり。、ＤＩビット出力は、各
々ナントゲートＮＡＮｉアンドゲートＡＮ２の各他方の
入力端に供給され、レジスタ２７のり。〜Ｄ３ビット出
力は各々オアゲート０ＲＯ−ＯＲ３の各一方の入力端に
供給され、また、レジスタ２８のり。−Ｄ、ビット出力
は、アンドゲートＡＮ２０〜ＡＮ２３の各一方の入力端
に供給されるようになっている。そして、ナントゲート
ＮＡＮ １の出力端がオアゲートＯＲＯ〜ＯＲ３の各他
方の入力端に共通接続され、アンドゲートＡＮ２の出力
端がアンドゲートＡＮ２．Ｏ〜ＡＮ２３の各他方の入力
端に共通接続されている。この場合、レジスタ２７．２
８内には、カラーコードが書き込まれるようになってい
る。
々ナントゲートＮＡＮｉアンドゲートＡＮ２の各他方の
入力端に供給され、レジスタ２７のり。〜Ｄ３ビット出
力は各々オアゲート０ＲＯ−ＯＲ３の各一方の入力端に
供給され、また、レジスタ２８のり。−Ｄ、ビット出力
は、アンドゲートＡＮ２０〜ＡＮ２３の各一方の入力端
に供給されるようになっている。そして、ナントゲート
ＮＡＮ １の出力端がオアゲートＯＲＯ〜ＯＲ３の各他
方の入力端に共通接続され、アンドゲートＡＮ２の出力
端がアンドゲートＡＮ２．Ｏ〜ＡＮ２３の各他方の入力
端に共通接続されている。この場合、レジスタ２７．２
８内には、カラーコードが書き込まれるようになってい
る。
また、オアゲートＯＲＯ〜ＯＲ３の各出力端が各々アン
ドゲートＡＮＩＯ〜ＡＮ１３の各他方の入力端に接続さ
れ、アンドゲートＡＮＩＯ〜ＡＮ１３の出力端が各々イ
クスクルーシブオアゲートＥＸＯＲＩ Ｏ〜ＥＸＯＲ１
３の各一方の入力端に接続され、また、アンドゲートＡ
Ｎ２０〜ＡＮ２３の出力端が各々イクスクルーシブオア
ゲートＥＸＯＲＩ Ｏ〜ＥＸＯＲｌ ３の各他方の入力
端に接続されている。そして、イクスクルーシブオアゲ
ートＥＸＯｒ（ｌ ０−ＥＸＯＲｌ ３の出力信号がカ
ラーパレット２５の入力端にカラーコードとして供給さ
れている。このカラーパレット２５から出力されるカラ
ーデータＲＤ 、Ｇ Ｄ 、Ｂ Ｄは、各々ディジタル
／アナコクコンバータＤＡＣ３０〜ＤＡＣ３２を介して
、アナログＲＧＢ信号として出力される。
ドゲートＡＮＩＯ〜ＡＮ１３の各他方の入力端に接続さ
れ、アンドゲートＡＮＩＯ〜ＡＮ１３の出力端が各々イ
クスクルーシブオアゲートＥＸＯＲＩ Ｏ〜ＥＸＯＲ１
３の各一方の入力端に接続され、また、アンドゲートＡ
Ｎ２０〜ＡＮ２３の出力端が各々イクスクルーシブオア
ゲートＥＸＯＲＩ Ｏ〜ＥＸＯＲｌ ３の各他方の入力
端に接続されている。そして、イクスクルーシブオアゲ
ートＥＸＯｒ（ｌ ０−ＥＸＯＲｌ ３の出力信号がカ
ラーパレット２５の入力端にカラーコードとして供給さ
れている。このカラーパレット２５から出力されるカラ
ーデータＲＤ 、Ｇ Ｄ 、Ｂ Ｄは、各々ディジタル
／アナコクコンバータＤＡＣ３０〜ＤＡＣ３２を介して
、アナログＲＧＢ信号として出力される。
（実施例の動作）
次に、上述した構成によるこの実施例の動作について説
明する。
明する。
今、仮にレジスタ１２．１６に書き込まれたカーソル２
０のＸＹ座標データが、各々［１０］、［２０］であっ
たとすると、比較器１１は水平カウンタ６のカウント出
力Ｈ−ＣＯＵＮＴが［１０］になる毎に、すなわち、走
査線が第５図に示す直線σ１と交差する時点毎に、パル
スＰ２を出力する。
０のＸＹ座標データが、各々［１０］、［２０］であっ
たとすると、比較器１１は水平カウンタ６のカウント出
力Ｈ−ＣＯＵＮＴが［１０］になる毎に、すなわち、走
査線が第５図に示す直線σ１と交差する時点毎に、パル
スＰ２を出力する。
一方、走査線が画面上部から順次下方に移っていくと、
垂直カウンタ【３のカウント出力Ｖ−ＣＯＵＮＴが増加
してゆくため、アダー１５の出力データ値は順次１ずつ
インクリメントされてゆく。
垂直カウンタ【３のカウント出力Ｖ−ＣＯＵＮＴが増加
してゆくため、アダー１５の出力データ値は順次１ずつ
インクリメントされてゆく。
この場合、アダーＩ５における演算は、垂直カウント出
力Ｖ−ＣＯＵＮＴからレジスタ１６内のデータ値を減算
する演算であるから、カウント出力Ｖ−ＣＯＵＮＴが［
２０］になるまでは、アダー１５の演算結果は負となり
、キャリー信号ＣＯは出力されない。そして、垂直カウ
ント出力Ｖ−ＣＯＵＮＴの値が［２０］になると、アダ
ー１５の出力データが［０］になるとともに、キャリー
出力端Ｃ０から”■“信号が出力され、この結果、ノア
ゲートＮ０Ｒ１の全入力端に”０”信号が供給され、こ
のノアゲートＮＯＲ１の出力端から“ｌ”信号か出力さ
れる。すなわち、最上端の走査線を１番とすれば、２０
番目の走査線が現れた時点で、ノアゲー１−ＮＯｒ（１
の出力端から“１”信号が出力される。
力Ｖ−ＣＯＵＮＴからレジスタ１６内のデータ値を減算
する演算であるから、カウント出力Ｖ−ＣＯＵＮＴが［
２０］になるまでは、アダー１５の演算結果は負となり
、キャリー信号ＣＯは出力されない。そして、垂直カウ
ント出力Ｖ−ＣＯＵＮＴの値が［２０］になると、アダ
ー１５の出力データが［０］になるとともに、キャリー
出力端Ｃ０から”■“信号が出力され、この結果、ノア
ゲートＮ０Ｒ１の全入力端に”０”信号が供給され、こ
のノアゲートＮＯＲ１の出力端から“ｌ”信号か出力さ
れる。すなわち、最上端の走査線を１番とすれば、２０
番目の走査線が現れた時点で、ノアゲー１−ＮＯｒ（１
の出力端から“１”信号が出力される。
この場合、アダー１５の演算結果は、２０番目の走査線
の時が（０）で、以後走査線が、２１番目、２２番目・
・・・・・と進む毎に１づつインクリメントされて行く
から、３５番目の時の演算結果は（１５）となる。そし
て、アダー１５の演算結果が０−１５の間は、アダー１
５の上位側のビットは全て“０”であり、また、この間
はキャリー出力端Ｃｏから“ｌ”信号が出力されている
からノアゲートＮ０１１１の全入力端が全て“０”にな
り、この結果、ノアゲートＮＯＲＩから“ｌ”信号が出
力され続ける。
の時が（０）で、以後走査線が、２１番目、２２番目・
・・・・・と進む毎に１づつインクリメントされて行く
から、３５番目の時の演算結果は（１５）となる。そし
て、アダー１５の演算結果が０−１５の間は、アダー１
５の上位側のビットは全て“０”であり、また、この間
はキャリー出力端Ｃｏから“ｌ”信号が出力されている
からノアゲートＮ０１１１の全入力端が全て“０”にな
り、この結果、ノアゲートＮＯＲＩから“ｌ”信号が出
力され続ける。
そして、前述のようにパルス信号Ｐ２は、走査線が第５
図に示す直線Ｑｔと交差する毎に出力されるから、同図
に示す点Ｐ ２０− Ｐ ３５の時点においては、アン
ドゲートＡＮＩの出力信号が“ｌ”になる。
図に示す直線Ｑｔと交差する毎に出力されるから、同図
に示す点Ｐ ２０− Ｐ ３５の時点においては、アン
ドゲートＡＮＩの出力信号が“ｌ”になる。
この場合、走査線が３６番目以降になると、アダー＋５
の上位側ビットに“ｌ°倍信号現れるため、ノアゲート
ＮＯＲ１が“ｌ”信号を出力することはない。
の上位側ビットに“ｌ°倍信号現れるため、ノアゲート
ＮＯＲ１が“ｌ”信号を出力することはない。
そして、アンドゲートＡＮＩの出力信号が“１”信号に
立ち上がると、パラレル・シリアル変換器７．８は、各
々カーソルパターンメモリ２１．２２が出力す−る１６
ビツトのデータを読み込み、アンドゲートＡＮ＋の出力
信号が“０”に立ち下がると、カーソルパターンメモリ
２１．２２はドツトクロックφに基づくシフト動作を行
う。
立ち上がると、パラレル・シリアル変換器７．８は、各
々カーソルパターンメモリ２１．２２が出力す−る１６
ビツトのデータを読み込み、アンドゲートＡＮ＋の出力
信号が“０”に立ち下がると、カーソルパターンメモリ
２１．２２はドツトクロックφに基づくシフト動作を行
う。
また、カーソルパターンメモリ２１．２２は、走査線が
２０番目の時は、アダー１５の下位４ビツトの値が０Ｈ
（Ｈはヘキサデシマル）であるから、ＯＨ番地がアクセ
スされ、また同様に、アダー１５の下位４ビツトがＩＨ
−ＦＨのときは、カーソルパターンメモリ２１．２２の
ＩＨ−ＰＨ番地がアクセスされる。
２０番目の時は、アダー１５の下位４ビツトの値が０Ｈ
（Ｈはヘキサデシマル）であるから、ＯＨ番地がアクセ
スされ、また同様に、アダー１５の下位４ビツトがＩＨ
−ＦＨのときは、カーソルパターンメモリ２１．２２の
ＩＨ−ＰＨ番地がアクセスされる。
したがって、パラレル・シリアル変換機８．７からは第
３図（イ）、（ロ）に示すカーソルパターンＰＴＩ、Ｐ
Ｔ２のパターンデータが、カーソル２０の表示タイミン
グに同期して順次出力されて行く。
３図（イ）、（ロ）に示すカーソルパターンＰＴＩ、Ｐ
Ｔ２のパターンデータが、カーソル２０の表示タイミン
グに同期して順次出力されて行く。
次に、パラレル・シリアル変換器８から出力されたパタ
ーンデータは、ナントゲートＮＡＮＩの入力端に供給さ
れるが、レジスタ２６のり。ビットが“０”であれば、
ナントゲートＮＡＮ１の出力信号は、パラレル・シリア
ル変換器８の出力信号によらず、常に“Ｉ“信号となる
。この結果、オアゲートＯＲＯ〜ＯＲ３の出力信号は常
に“ｌ”信号となり、アンドゲートＡＮＩＯ〜ＡＮＩ３
が常に開状態となり、表示制御回路ｌＯから出力される
カラーコードは、アンドゲートＡＮＩＯ〜ＡＮＩ３をそ
のまま通過する。一方、レジスタ２６のＤ０ビットが“
ｌ”であれば、ナンドゲー）ＮＡＮＩは、パラレル・シ
リアル変換器８の出力信号に対しては、インバータとし
て作用するから、パラレル・シリアル変換器８の出力信
号が“０“の時は、ナントゲートＮＡＮ ｌの出力信号
が“１”となって、アンドゲートＡＮＩＯ〜ＡＮＩ３が
開状態となり、また、パラレル・シリアル変換器８の出
力信号が“ｌ“の時は、ナントゲートＮＡＮ １の出力
信号が“０“となるから、オアゲートＯＲＯ〜ＯＲ３の
出力信号は、レジスタ２７内のカラーコードによって一
義的に決定される。すなわち、レジスタ２７内のカラー
コードが、オアゲートＯＲＯ〜ＯＲ３からそのまま出力
される。この結果、アンドゲートＡＮＩＯ〜ＡＮ１３の
出力信号は、表示制御回路ｌＯが出力するカラーコード
と、レジスタ２７に書き込まれたカラーコードとの論理
積となる。
ーンデータは、ナントゲートＮＡＮＩの入力端に供給さ
れるが、レジスタ２６のり。ビットが“０”であれば、
ナントゲートＮＡＮ１の出力信号は、パラレル・シリア
ル変換器８の出力信号によらず、常に“Ｉ“信号となる
。この結果、オアゲートＯＲＯ〜ＯＲ３の出力信号は常
に“ｌ”信号となり、アンドゲートＡＮＩＯ〜ＡＮＩ３
が常に開状態となり、表示制御回路ｌＯから出力される
カラーコードは、アンドゲートＡＮＩＯ〜ＡＮＩ３をそ
のまま通過する。一方、レジスタ２６のＤ０ビットが“
ｌ”であれば、ナンドゲー）ＮＡＮＩは、パラレル・シ
リアル変換器８の出力信号に対しては、インバータとし
て作用するから、パラレル・シリアル変換器８の出力信
号が“０“の時は、ナントゲートＮＡＮ ｌの出力信号
が“１”となって、アンドゲートＡＮＩＯ〜ＡＮＩ３が
開状態となり、また、パラレル・シリアル変換器８の出
力信号が“ｌ“の時は、ナントゲートＮＡＮ １の出力
信号が“０“となるから、オアゲートＯＲＯ〜ＯＲ３の
出力信号は、レジスタ２７内のカラーコードによって一
義的に決定される。すなわち、レジスタ２７内のカラー
コードが、オアゲートＯＲＯ〜ＯＲ３からそのまま出力
される。この結果、アンドゲートＡＮＩＯ〜ＡＮ１３の
出力信号は、表示制御回路ｌＯが出力するカラーコード
と、レジスタ２７に書き込まれたカラーコードとの論理
積となる。
そして、表示制御回路１０から出力されるカラーコード
は、カーソル２０の背景となる部分の色を指定するカラ
ーコードであるから、アンドゲートＡＮＩＯ〜ＡＮ１３
から出力されるカラーコードは、レジスタ２７内のカラ
ーコードと背景色との論理積となる。
は、カーソル２０の背景となる部分の色を指定するカラ
ーコードであるから、アンドゲートＡＮＩＯ〜ＡＮ１３
から出力されるカラーコードは、レジスタ２７内のカラ
ーコードと背景色との論理積となる。
上記説明から判るように、レジスタ２６のり。
ビットが“０”の場合は、カーソルパターンメモリ２２
内のカーソルパターンＰＴＩは表示されることがなく、
また、レジスタ２６のり。ビットが“ｌ“の場合は、カ
ーソルパターンＰＴＩはレジスタ２７内のカラーコード
と背景色の論理積によって決定される色で表示される。
内のカーソルパターンＰＴＩは表示されることがなく、
また、レジスタ２６のり。ビットが“ｌ“の場合は、カ
ーソルパターンＰＴＩはレジスタ２７内のカラーコード
と背景色の論理積によって決定される色で表示される。
次に、パラレル・シリアル変換器７の゛出力信号は、ア
ンドゲートＡＮ２の入力端に供給されるが、レジスタ２
６のＤ１ビットが“０”の場合は、パラレル・シリアル
変換器７の出力信号によらず、アンドゲートＡＮ２の出
力信号が常に“０″信号となる。したがって、アンドゲ
ートＡＮ２０〜ＡＮ２３の出力信号は全て“０”となり
、イクスクルーシブオアゲートＥＸＯＲ１０〜ＥＸＯＲ
１３が７ンドゲートＡＮＩＯ−ＡＮ１３の出力信号に対
しては、単なるバファとして作用し、この結果、アンド
ゲートＡＮＩＯ〜ＡＮ１３から出力されるカラーコード
は、イクスクルーシブオアゲートＥＸＯＲＩＯ〜ＥＸＯ
Ｒ１３をそのまま通過して、カラーパレット２５の入力
端に供給される。 ５一方、レジスタ２６のＤ１ビット
が“ｌ”の時は、アンドゲートＡＮ２が常に開状態とな
るから、パラレル・シリアル変換器７の出力信号は、ア
ンドゲー）ＡＮ２をそのまま通過してアンドゲートＡＮ
２０〜Ａ、 Ｎ ２３の一方の入力端に供給される。
ンドゲートＡＮ２の入力端に供給されるが、レジスタ２
６のＤ１ビットが“０”の場合は、パラレル・シリアル
変換器７の出力信号によらず、アンドゲートＡＮ２の出
力信号が常に“０″信号となる。したがって、アンドゲ
ートＡＮ２０〜ＡＮ２３の出力信号は全て“０”となり
、イクスクルーシブオアゲートＥＸＯＲ１０〜ＥＸＯＲ
１３が７ンドゲートＡＮＩＯ−ＡＮ１３の出力信号に対
しては、単なるバファとして作用し、この結果、アンド
ゲートＡＮＩＯ〜ＡＮ１３から出力されるカラーコード
は、イクスクルーシブオアゲートＥＸＯＲＩＯ〜ＥＸＯ
Ｒ１３をそのまま通過して、カラーパレット２５の入力
端に供給される。 ５一方、レジスタ２６のＤ１ビット
が“ｌ”の時は、アンドゲートＡＮ２が常に開状態とな
るから、パラレル・シリアル変換器７の出力信号は、ア
ンドゲー）ＡＮ２をそのまま通過してアンドゲートＡＮ
２０〜Ａ、 Ｎ ２３の一方の入力端に供給される。
この結果、パラレル・シリアル変換器７の出力信号が１
”の時は、レジスタ２８内のカラーコードが、イクスク
ルーンブオアゲートＥＸＯＲＩ Ｏ〜ＥＸＯＲ１３の入
力端に供給され、これにより、カラーパレット２５に供
給されるカラーコードは、アンドゲートＡＮＩＯ〜ＡＮ
１３から出力されるカラーコードと、レジスタ２８内の
カラーコードの排他的論理和となる。また、パラレル・
シリアル変換器７の出力信号が“０”信号の時は、アン
ドゲートＡＮ２０〜ＡＮ２３の出力信号が全て“０”信
号となるから、アンドゲートＡＮＩＯ〜ＡＮＩ３から出
力されるカラーコードはイクスクルーシブオアゲートＥ
ＸＯＲＩ Ｏ〜ＥＸＯＲ１３をそのまま通過してカラー
パレット２５に供給される。
”の時は、レジスタ２８内のカラーコードが、イクスク
ルーンブオアゲートＥＸＯＲＩ Ｏ〜ＥＸＯＲ１３の入
力端に供給され、これにより、カラーパレット２５に供
給されるカラーコードは、アンドゲートＡＮＩＯ〜ＡＮ
１３から出力されるカラーコードと、レジスタ２８内の
カラーコードの排他的論理和となる。また、パラレル・
シリアル変換器７の出力信号が“０”信号の時は、アン
ドゲートＡＮ２０〜ＡＮ２３の出力信号が全て“０”信
号となるから、アンドゲートＡＮＩＯ〜ＡＮＩ３から出
力されるカラーコードはイクスクルーシブオアゲートＥ
ＸＯＲＩ Ｏ〜ＥＸＯＲ１３をそのまま通過してカラー
パレット２５に供給される。
上記説明から判るように、レジスタ２６のり。
ビットが“０”の時は、カーソルパターンメモリ２１内
のカーソルパターンＰＴ２は表示されず、レジスタ２６
のＤ１ビットが“１”の時は、カーソルパターンＰＴ２
が、アンドゲートＡＮ＋、０〜ＡＮ１３から出力される
カラーコードとレジスタ２８内のカラーコードとの排他
的論理和によって決定される色で表示される。
のカーソルパターンＰＴ２は表示されず、レジスタ２６
のＤ１ビットが“１”の時は、カーソルパターンＰＴ２
が、アンドゲートＡＮ＋、０〜ＡＮ１３から出力される
カラーコードとレジスタ２８内のカラーコードとの排他
的論理和によって決定される色で表示される。
ここで、レジスタ２６内のＤ Ｉ、 Ｄ ｔビットが各
々［００］、［０１］、［１０］、［１１］の各場合に
ついて、上述した動作をまとめると、以下の通りになる
。
々［００］、［０１］、［１０］、［１１］の各場合に
ついて、上述した動作をまとめると、以下の通りになる
。
■まず、Ｄ＋、Ｄｏビットが［０，０］の場合は、パラ
レル・シリアル変換機７．８の出力信号が各々アンドゲ
ートＡＮ２、ナントゲートＮＡＮＩによって遮断される
から、表示制御回路１０が出力するカラーコードは、ア
ンドゲートＡＮＩＯ〜ＡＮＩ３およびイクスクルーシブ
オアゲー）ＥＸＯｒ（１０〜ＥＸＯＲ１３をそのまま通
過して、カラーパレット２５に供給される。したがって
、カーソルパターンＰＴＩ、ＰＴ２は表示されず、この
結果、カーソル２０が表示されるべき位置には、単に背
景色のみが表示される。
レル・シリアル変換機７．８の出力信号が各々アンドゲ
ートＡＮ２、ナントゲートＮＡＮＩによって遮断される
から、表示制御回路１０が出力するカラーコードは、ア
ンドゲートＡＮＩＯ〜ＡＮＩ３およびイクスクルーシブ
オアゲー）ＥＸＯｒ（１０〜ＥＸＯＲ１３をそのまま通
過して、カラーパレット２５に供給される。したがって
、カーソルパターンＰＴＩ、ＰＴ２は表示されず、この
結果、カーソル２０が表示されるべき位置には、単に背
景色のみが表示される。
■Ｄ、、Ｄｏビットが［０，１］の場合は、パラレル・
シリアル変換機７の出力信号はアンドゲートＡＮ２によ
って遮断されるが、パラレル・シリアル変換機８の出力
信号はナントゲートＮＡＮ ｌを介してオアゲートＯＲ
Ｏ〜ＯＲ３の入力端に供給されるから、カーソルパター
ンＰＴＩのみが、背景色とレジスタ２７内のカラーコー
ドとの論理積によって決定される色で表示される。そし
て、この場合レジスタ２７内に黒のカラーコード（００
００）を書き込んでおけば、背景が何色であってもアン
ドゲートＡＮＩＯ〜ＡＮＩ３の出力信号が必ず“０”信
号となるから、カーソルパターンＰＴＩが黒によって表
示される。
シリアル変換機７の出力信号はアンドゲートＡＮ２によ
って遮断されるが、パラレル・シリアル変換機８の出力
信号はナントゲートＮＡＮ ｌを介してオアゲートＯＲ
Ｏ〜ＯＲ３の入力端に供給されるから、カーソルパター
ンＰＴＩのみが、背景色とレジスタ２７内のカラーコー
ドとの論理積によって決定される色で表示される。そし
て、この場合レジスタ２７内に黒のカラーコード（００
００）を書き込んでおけば、背景が何色であってもアン
ドゲートＡＮＩＯ〜ＡＮＩ３の出力信号が必ず“０”信
号となるから、カーソルパターンＰＴＩが黒によって表
示される。
■Ｄ ｒ 、 Ｄ ｏビットが［１，０］の場合は、パ
ラレル・シリアル変換機８の出力信号は、ナントゲート
ＮＡＮＩによって遮断されるが、パラレル・シリアル変
換機７の出力信号はアンドゲートＡＮ２を介してアンド
ゲートＡＮ２０〜ＡＮ２３に供給されるから、カーソル
パターンＰＴ２のみが、背景色とレジスタ２８内のカラ
ーコードとの排他的論理和によって決定される色で表示
される。例えば、背景色が赤でレジスタ２８内のカラー
コードが高輝度白色であれば、カラーコード（０１００
）と（ｌＩｌｌ）との排他的論理和かとられ、カラーコ
ード（１０１１）の色、すなわちライト・シアンによっ
て表示される。
ラレル・シリアル変換機８の出力信号は、ナントゲート
ＮＡＮＩによって遮断されるが、パラレル・シリアル変
換機７の出力信号はアンドゲートＡＮ２を介してアンド
ゲートＡＮ２０〜ＡＮ２３に供給されるから、カーソル
パターンＰＴ２のみが、背景色とレジスタ２８内のカラ
ーコードとの排他的論理和によって決定される色で表示
される。例えば、背景色が赤でレジスタ２８内のカラー
コードが高輝度白色であれば、カラーコード（０１００
）と（ｌＩｌｌ）との排他的論理和かとられ、カラーコ
ード（１０１１）の色、すなわちライト・シアンによっ
て表示される。
■Ｄ、、ＤＯビットが［１，１］の場合は、パラレル・
シリアル変換機７，８の出力信号が各々アンドゲートＡ
Ｎ２０〜ＡＮ２３およびオアゲートＯＲＯ〜ＯＲ３に供
給されるから、カーソルパターンＰＴＩ、ＰＴ２の双方
が同時に表示される。この場合、例えばレジスタ２７内
のカラーコードが黒、レジスタ２８内のカラーコードが
高輝度白色であれば、第３図（ハ）に示すカーソルパタ
ーンＰＴＩの部分が黒で表示され、同図に示すカーソル
パターンＰＴ２の部分が黒と高輝度白色の排他的論理和
によって決定される色で表示される。ただし、黒（ｏｏ
ｏｏ）と高輝度白色（ｌ Ｉ １１）の排他的論理和は
、高輝度白色（１１１１）となるので、この場合のカー
ソルパターンＰＴ２は、レジスタ２８内のカラーコード
である高輝度白色によって表示される。すなわち、この
場合のカーソル２０は、白色の正方形に黒の縁取りがさ
れたパターンで表示される。そして、この場合は、レジ
スタ２７゜２８にどのようなカラーコードを書き込んだ
としても、カーソルパターンＰＴＩ、ＦＴ２は必ず異な
る色によって表示されるから、背景が何色であってもカ
ーソル２０の位置を確実に認識することができる。
シリアル変換機７，８の出力信号が各々アンドゲートＡ
Ｎ２０〜ＡＮ２３およびオアゲートＯＲＯ〜ＯＲ３に供
給されるから、カーソルパターンＰＴＩ、ＰＴ２の双方
が同時に表示される。この場合、例えばレジスタ２７内
のカラーコードが黒、レジスタ２８内のカラーコードが
高輝度白色であれば、第３図（ハ）に示すカーソルパタ
ーンＰＴＩの部分が黒で表示され、同図に示すカーソル
パターンＰＴ２の部分が黒と高輝度白色の排他的論理和
によって決定される色で表示される。ただし、黒（ｏｏ
ｏｏ）と高輝度白色（ｌ Ｉ １１）の排他的論理和は
、高輝度白色（１１１１）となるので、この場合のカー
ソルパターンＰＴ２は、レジスタ２８内のカラーコード
である高輝度白色によって表示される。すなわち、この
場合のカーソル２０は、白色の正方形に黒の縁取りがさ
れたパターンで表示される。そして、この場合は、レジ
スタ２７゜２８にどのようなカラーコードを書き込んだ
としても、カーソルパターンＰＴＩ、ＦＴ２は必ず異な
る色によって表示されるから、背景が何色であってもカ
ーソル２０の位置を確実に認識することができる。
このように、上記実施例によれば、レジスタ２６内のＤ
、、Ｄ 、ビットを適宜設定することにより、カーソ
ルパターンＰＴＩ、ＰＴ２の表示切換を任意に行うこと
ができ、また、レジスタ２７．２８内のカラーコードを
適宜設定することにより、カーソルパターンＰＴＩ、Ｐ
Ｔ２の表示色を切換えることができる。
、、Ｄ 、ビットを適宜設定することにより、カーソ
ルパターンＰＴＩ、ＰＴ２の表示切換を任意に行うこと
ができ、また、レジスタ２７．２８内のカラーコードを
適宜設定することにより、カーソルパターンＰＴＩ、Ｐ
Ｔ２の表示色を切換えることができる。
なお、上記説明は、カーソル２０の表示についてのみの
説明であったが、この発明は、カーソルの表示に限らず
、画面上を移動する種々の動画の表示にも勿論適用する
ことができる。
説明であったが、この発明は、カーソルの表示に限らず
、画面上を移動する種々の動画の表示にも勿論適用する
ことができる。
「発明の効果」
以上説明したように、この発明によれば、第１カーソル
パターンのドツトデータが記憶される第１カーソルパタ
ーンメモリと、前記第１カーソルパターンに重ねて表示
される第２カーソルパターンのドツトデータが記憶され
る第２カーソルパターンメモリと、前記第１カーソルパ
ターンメモリに記憶された各ドツトデータの表示タイミ
ングにおいて、背景色のカラーコードと予め設定された
第１のカラーコードとの論理積をとって新たなカラーコ
ードとして出力する第１論理演算回路と、前記第２カー
ソルパターンメモリに記憶された各ドツトデータの表示
タイミングにおいて、前記第１論理演算回路の出力カラ
ーコードと予め設定された第２のカラーコードとの排他
的論理和をとって新たなカラーコードとして出力する第
２論理演算回路とを具備し、前記第２論理演算回路が出
力するカラーコードによってカーソル表示を行うように
したので、背景が何色であってもカーフルの位置を確実
に認識することができる。また、背景色との論理演算に
よってカーソルの色が決定さ、れるから、背景色に応じ
てカーソルの色を変化させるような、特殊な表示上の効
果を奏することができる。
パターンのドツトデータが記憶される第１カーソルパタ
ーンメモリと、前記第１カーソルパターンに重ねて表示
される第２カーソルパターンのドツトデータが記憶され
る第２カーソルパターンメモリと、前記第１カーソルパ
ターンメモリに記憶された各ドツトデータの表示タイミ
ングにおいて、背景色のカラーコードと予め設定された
第１のカラーコードとの論理積をとって新たなカラーコ
ードとして出力する第１論理演算回路と、前記第２カー
ソルパターンメモリに記憶された各ドツトデータの表示
タイミングにおいて、前記第１論理演算回路の出力カラ
ーコードと予め設定された第２のカラーコードとの排他
的論理和をとって新たなカラーコードとして出力する第
２論理演算回路とを具備し、前記第２論理演算回路が出
力するカラーコードによってカーソル表示を行うように
したので、背景が何色であってもカーフルの位置を確実
に認識することができる。また、背景色との論理演算に
よってカーソルの色が決定さ、れるから、背景色に応じ
てカーソルの色を変化させるような、特殊な表示上の効
果を奏することができる。
第１図は、この発明の一実施例の構成を示すブロック図
、 第２図は同実施例におけるカーソル２０の座標を示す図
、 第３図（イ）、（ロ）は各々カーソルパターンメモリ２
２．２１内のカーソルパターンＰＴｆ、ＰＴ２の形状を
示す図、 第３図（ハ）はカーソルパターンＰＴＩ、ＰＴ２が重ね
合わせて表示される場合を示す図、第４図は同実施例に
おけるカラーコード、表示色、およびカラーデータの対
応関係を示す図、第５図は第１図に示すパルスＰ２の発
生タイミングを説明するための表示面の正面図である。 ２１・・・・・・カーソルパターンメモリ（第２カーソ
ルパターンメモリ）、２２・・・・・・カーソルパター
ンメモリ（第１カーソルパターンメモリ）、２７・・・
・・・レジスタ（第１のカラーコードが書き込まれるレ
ジスタ）、２８・・・・・・レジスタ（第２のカラーコ
ードが書き込まれるレジスタ）、ＡＮＩＯ−ＡＮ１３・
・・・・・アンドゲート（第１の論理演算回路）、ＥＸ
ＯＲＩＯ〜ＥＸＯＲ１３・・・・・・イクスクルーシブ
オアゲート（第２の論理演算回路）。
、 第２図は同実施例におけるカーソル２０の座標を示す図
、 第３図（イ）、（ロ）は各々カーソルパターンメモリ２
２．２１内のカーソルパターンＰＴｆ、ＰＴ２の形状を
示す図、 第３図（ハ）はカーソルパターンＰＴＩ、ＰＴ２が重ね
合わせて表示される場合を示す図、第４図は同実施例に
おけるカラーコード、表示色、およびカラーデータの対
応関係を示す図、第５図は第１図に示すパルスＰ２の発
生タイミングを説明するための表示面の正面図である。 ２１・・・・・・カーソルパターンメモリ（第２カーソ
ルパターンメモリ）、２２・・・・・・カーソルパター
ンメモリ（第１カーソルパターンメモリ）、２７・・・
・・・レジスタ（第１のカラーコードが書き込まれるレ
ジスタ）、２８・・・・・・レジスタ（第２のカラーコ
ードが書き込まれるレジスタ）、ＡＮＩＯ−ＡＮ１３・
・・・・・アンドゲート（第１の論理演算回路）、ＥＸ
ＯＲＩＯ〜ＥＸＯＲ１３・・・・・・イクスクルーシブ
オアゲート（第２の論理演算回路）。
Claims (1)
- 【特許請求の範囲】 表示ドットの色を決定するカラーコードを、表示面の走
査に合わせて出力し、これにより、カラードット表示を
行うディスプレイ・コントローラにおいて、 第１カーソルパターンのドットデータが記憶される第１
カーソルパターンメモリと、 前記第１カーソルパターンに重ねて表示される第２カー
ソルパターンのドットデータが記憶される第２カーソル
パターンメモリと、 前記第１カーソルパターンメモリに記憶された各ドット
データの表示タイミングにおいて、背景色のカラーコー
ドと予め設定された第１のカラーコードとの論理積をと
って新たなカラーコードとして出力する第１論理演算回
路と、 前記第２カーソルパターンメモリに記憶された各ドット
データの表示タイミングにおいて、前記第１論理演算回
路の出力カラーコードと予め設定された第２のカラーコ
ードとの排他的論理和をとって新たなカラーコードとし
て出力する第２論理演算回路 とを具備し、前記第２論理演算回路が出力するカラーコ
ードによってカーソル表示を行うことを特徴とするディ
スプレイ・コントローラ。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60055128A JPS61213892A (ja) | 1985-03-19 | 1985-03-19 | デイスプレイ・コントロ−ラ |
| US07/218,463 US4835526A (en) | 1985-03-19 | 1988-07-13 | Display controller |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60055128A JPS61213892A (ja) | 1985-03-19 | 1985-03-19 | デイスプレイ・コントロ−ラ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61213892A true JPS61213892A (ja) | 1986-09-22 |
| JPH0569224B2 JPH0569224B2 (ja) | 1993-09-30 |
Family
ID=12990126
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60055128A Granted JPS61213892A (ja) | 1985-03-19 | 1985-03-19 | デイスプレイ・コントロ−ラ |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4835526A (ja) |
| JP (1) | JPS61213892A (ja) |
Families Citing this family (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR900008518Y1 (ko) * | 1987-12-24 | 1990-09-22 | 주식회사 금성사 | 텍스트 모드 색상 선택 장치 |
| DE68929193T2 (de) * | 1988-01-08 | 2000-09-28 | Fuji Photo Film Co., Ltd. | Gerät zur Farbfilmanalyse |
| US5007246A (en) * | 1988-07-12 | 1991-04-16 | Whirlpool Corporation | Modular mechanical refrigeration unit |
| US5222206A (en) * | 1989-06-08 | 1993-06-22 | Computer Design, Inc. | Image color modification in a computer-aided design system |
| JPH03105385A (ja) * | 1989-09-20 | 1991-05-02 | Hitachi Ltd | 表示制御装置 |
| EP0422300B1 (en) * | 1989-10-12 | 1994-12-21 | International Business Machines Corporation | Display system with graphics cursor |
| US5146211A (en) * | 1990-08-10 | 1992-09-08 | Ncr Corporation | Bit mapped color cursor |
| DE69121034T2 (de) * | 1990-09-20 | 1997-02-20 | Hitachi Ltd | Programmierverfahren und Programmiervorrichtung für programmierbare Steuerung |
| US5389947A (en) * | 1991-05-06 | 1995-02-14 | Compaq Computer Corporation | Circuitry and method for high visibility cursor generation in a graphics display |
| JPH0573249A (ja) * | 1991-09-12 | 1993-03-26 | Toshiba Corp | 表示制御装置 |
| US5410331A (en) * | 1992-05-20 | 1995-04-25 | Carmex, Inc. | Process for generating and/or using a look-up table |
| US5861867A (en) * | 1992-06-08 | 1999-01-19 | Kabushiki Kaisha Toshiba | Pointing apparatus |
| US5471570A (en) * | 1993-12-30 | 1995-11-28 | International Business Machines Corporation | Hardware XOR sprite for computer display systems |
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| US5999193A (en) * | 1996-01-25 | 1999-12-07 | Direct Business Technologies, Inc. | Method and system for generating color indicia coded bar graphs which usually convey comparisons with threshold values and for generating comparator lines for use with such bar graphs |
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Family Cites Families (4)
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-
1985
- 1985-03-19 JP JP60055128A patent/JPS61213892A/ja active Granted
-
1988
- 1988-07-13 US US07/218,463 patent/US4835526A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US4835526A (en) | 1989-05-30 |
| JPH0569224B2 (ja) | 1993-09-30 |
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