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JPS61103195A - Frame memory writing control system - Google Patents

Frame memory writing control system

Info

Publication number
JPS61103195A
JPS61103195A JP59223921A JP22392184A JPS61103195A JP S61103195 A JPS61103195 A JP S61103195A JP 59223921 A JP59223921 A JP 59223921A JP 22392184 A JP22392184 A JP 22392184A JP S61103195 A JPS61103195 A JP S61103195A
Authority
JP
Japan
Prior art keywords
frame memory
data
color
register
write
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP59223921A
Other languages
Japanese (ja)
Inventor
青島 利久
辻岡 重夫
金間 誠一
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hitachi Ltd
Original Assignee
Hitachi Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hitachi Ltd filed Critical Hitachi Ltd
Priority to JP59223921A priority Critical patent/JPS61103195A/en
Publication of JPS61103195A publication Critical patent/JPS61103195A/en
Pending legal-status Critical Current

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  • Digital Computer Display Output (AREA)
  • Controls And Circuits For Display Device (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
(57) [Summary] This bulletin contains application data before electronic filing, so abstract data is not recorded.

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明は、図形や画像の一表示装置において、フレーム
メモリに複数の画を記憶する場合に好適なフレームメモ
リ書込み制御方式に関する。
DETAILED DESCRIPTION OF THE INVENTION [Field of Application of the Invention] The present invention relates to a frame memory write control method suitable for storing a plurality of images in a frame memory in a graphic or image display device.

〔発明の背景〕[Background of the invention]

従来の装置のフレームメモリに記憶する情報は、文献゛
′コンピュータ・ディスクプレイによる図形処理工学、
昭和56年6月、PP、37に記述されているように、
3原色KGBの各輝度成分値か、KGBの輝度値を保持
するカラーマツプテーブルのテーブル検索アドレス値(
インデックス)のいずれかである。
The information stored in the frame memory of the conventional device is described in the literature ``Graphic processing engineering using computer display,''
As stated in June 1981, PP, 37,
Either the luminance component values of the three primary colors KGB or the table search address value of the color map table that holds the luminance values of KGB (
index).

上記の装置の構成は、第1図および第2図の通りである
。いずれの場合も、図形や画像のコマンド形式のデータ
は記憶装置11.21に格納されている。表示画像を記
憶するフレームメモリ13゜23への書込み情報は、通
常カラー属性データとして、図形や画像のデータの中に
与えられるが、カラー属性データのビット構成は、前記
2種のフレームメモリの記憶方法により異なるのが普通
である。グラフィック・プロセッサ12.22は。
The configuration of the above device is as shown in FIGS. 1 and 2. In either case, data in the command format of figures and images is stored in the storage device 11.21. The information written to the frame memory 13 23 that stores the display image is usually given as color attribute data in the figure or image data, but the bit configuration of the color attribute data is different from the storage in the two types of frame memories. It usually varies depending on the method. Graphics processor 12.22.

図形や画像のコマンドを解釈し、フレームメモリ13.
23に記憶する画素を生成する。即ち、フレームメモリ
の書込みデータ(以下パターンと称する)、書込みアド
レス、ライトイネーブル信号を発生する。第1図の場合
は、書込みパターンレジスタ16に、RGBの輝度を転
送する。第2図の、書込みパターンレジスタ26には、
カラーマツプテーブル29の検索アドレスに相当するイ
ンデックスを転送する。
Frame memory 13. Interprets graphics and image commands.
A pixel to be stored in 23 is generated. That is, it generates frame memory write data (hereinafter referred to as pattern), write address, and write enable signal. In the case of FIG. 1, RGB brightness is transferred to the write pattern register 16. The write pattern register 26 in FIG.
The index corresponding to the search address of the color map table 29 is transferred.

第1図の場合は、フレームメモリ13の内容は直接D/
Aコンバータ14に入り、KGBアナログ信号に変換さ
れ、CRTモニタ15に表示される。
In the case of FIG. 1, the contents of the frame memory 13 are directly stored in the D/
The signal enters the A converter 14, is converted into a KGB analog signal, and is displayed on the CRT monitor 15.

第2図の場合は、カラーマツプテーブル29、D/Aコ
ンバータ24を通してKGB信号に変換されてCRTモ
ニタ25に表示される。
In the case of FIG. 2, the signal is converted into a KGB signal through a color map table 29 and a D/A converter 24, and then displayed on a CRT monitor 25.

ところでフレームメモリの大容量化により、フレームメ
モリのプレーン数が多くなった(1画素当りのビット数
の増大)場合には、プレーンの分割使用によって複数の
画をフレームメモリに記憶して順次表示することがある
。そのときカラー属性データと、フレームメモリ書込み
パターンの対応は、RGBの輝度成分を記憶する場合と
、カラーマツプテーブルのアドレスをね憶する場合では
、異なるように制御する必要が生じる。
By the way, when the number of planes in the frame memory increases due to the increase in capacity of the frame memory (increase in the number of bits per pixel), multiple images can be stored in the frame memory and displayed sequentially by using divided planes. Sometimes. At this time, the correspondence between the color attribute data and the frame memory write pattern needs to be controlled differently depending on whether the RGB luminance components are stored or the address of the color map table is stored.

従来のディスプレイ装置は、前記のフレームメモリに記
憶する情報の種類や、カラー屈性データとフレームメモ
リ書込みパターンとの対応が前記第1図、第2図のよう
に固定になっており、使いにくい欠点があった。
Conventional display devices are difficult to use because the types of information stored in the frame memory and the correspondence between color tropism data and frame memory write patterns are fixed as shown in Figures 1 and 2. There were drawbacks.

〔発明の目的〕[Purpose of the invention]

本発明の目的は、フレームメモリに複数の画を記憶する
場合に、図形や画像のカラー属性を変更することなく、
フレームメモリの書込みパターンを制御する方式を提供
することにある。
An object of the present invention is to store multiple images in a frame memory without changing the color attributes of figures or images.
An object of the present invention is to provide a method for controlling write patterns of a frame memory.

〔発明の概要〕[Summary of the invention]

本発明では、フレームメモリに記憶する情報がRGB輝
度かカラーマツプテーブルのアドレス(インデックス)
かを示すカラー表現モードと、フレームメモリの書込み
プレーンを選択する書込みプレーン選択データにより、
カラー属性データの取出(ビットを変更して、所定のフ
レームメモリ書込みパターンを作成する。すなわちKG
B輝      ’度表現のときは、カラー晟性データ
は、RGB各8ビットで表現されているものとし、書込
みプレーン選択ビット数に対応する各8ビツトの上位ビ
ットを取り出す。またインデックス表現のときは、書込
み選択ビット数に対応する、カラー続性データの下位ビ
ットを取り出し、フレームメモリの書込みパターンとす
る。これによって、フレームメモリを分割して複数の画
を記憶するときの制御を容易にした。
In the present invention, the information stored in the frame memory is RGB luminance or the address (index) of the color map table.
The color representation mode that indicates the frame memory, and the write plane selection data that selects the frame memory write plane,
Retrieving color attribute data (changing bits to create a predetermined frame memory write pattern, i.e. KG
In the case of B brightness expression, the color quality data is expressed with 8 bits each for RGB, and the upper bits of each of the 8 bits corresponding to the number of writing plane selection bits are extracted. In the case of index expression, the lower bits of the color continuity data corresponding to the number of writing selection bits are taken out and used as the writing pattern of the frame memory. This facilitates control when dividing the frame memory to store multiple images.

〔発明の実施例〕[Embodiments of the invention]

以下、本発明の一実施例を第3図〜第6図により説明す
る。
An embodiment of the present invention will be described below with reference to FIGS. 3 to 6.

第3図は本発明の方式を実現するディスプレイ装置の全
体構成図である。31は、コマンド形式の図形や画像デ
ータを格納する記憶装置、32は上記コマンドを解釈し
、表示画素を発生するグラフィックプロセッサ、33は
表示画素を記憶するフレームメモリで、モニタの表示分
解能に対応する1024 X 1024画素を、各画素
24ビツトの情報として記憶できるようになっている。
FIG. 3 is an overall configuration diagram of a display device that implements the method of the present invention. 31 is a storage device for storing graphics and image data in command format; 32 is a graphics processor that interprets the above commands and generates display pixels; and 33 is a frame memory that stores display pixels and corresponds to the display resolution of the monitor. 1024 x 1024 pixels can be stored as 24-bit information for each pixel.

RGB3原色の輝度を記憶するときは、各8ビツトの精
度で記憶できるようになっており3つのブロックに分割
されている。34は、カラーマツプテーブルで。
When storing the luminance of the three primary colors RGB, each can be stored with 8-bit precision and is divided into three blocks. 34 is a color map table.

フレームメモリ33の内容に対応してKGBの割合を定
義するもので、フレームメモリ33のブロックに対応し
て3つのテーブルからなっている。
It defines the KGB ratio corresponding to the contents of the frame memory 33, and consists of three tables corresponding to the blocks of the frame memory 33.

各テーブルは8ビツト×256の構成である。Each table consists of 8 bits x 256 bits.

35は、RGBのアナログ信号に変換するD/Aコンバ
ータ36は、カラー表現モードである。
35, a D/A converter 36 for converting into RGB analog signals is in a color expression mode.

37は、フレームメモリ書込みパターンをセットするレ
ジスタ、38は、フレームメモリの読出しプレーンを選
択する回路、39は、書込みアドレス信号、40.41
は本発明で新たに付加したもので、40は、フレームメ
モリに記憶する情報の種類を記憶するカラー表現モード
レジスタで1ビツトの構成である。41は、フレームメ
モリの書込みプレーンを選択する回路である。その詳細
は第4図に示す。
37 is a register for setting a frame memory write pattern; 38 is a circuit for selecting a frame memory read plane; 39 is a write address signal; 40.41
is newly added in the present invention, and 40 is a color expression mode register that stores the type of information to be stored in the frame memory, and has a 1-bit configuration. 41 is a circuit for selecting a write plane of the frame memory. The details are shown in FIG.

第4図において、42は書込みプレーン選択レジスタで
、10ビツト構成のレジスタである。
In FIG. 4, 42 is a write plane selection register, which is a 10-bit register.

42は、フレームメモリのブロック選択部43と。42 is a block selection unit 43 of the frame memory.

プレーン選択部44から成っている。本実施例では、フ
レームメモリ33の各ブロックが共通のプレーン番号を
アクセスする構成としたが、レジスタ42を24ビツト
稙成とすれば、各ブロック独立のプレーン割筒てを行う
ことも可能である。レジスタ42の内容は、グラフィッ
クプロセッサ32によってセットされる。45は、AN
Dゲート24個でプロセッサ32で作成したライト・イ
ネーブル信号WEを、レジスタ42の内容によって制御
している。
It consists of a plane selection section 44. In this embodiment, each block of the frame memory 33 accesses a common plane number, but if the register 42 has a 24-bit format, it is also possible to divide each block into planes independently. . The contents of register 42 are set by graphics processor 32. 45 is AN
The write enable signal WE generated by the processor 32 using 24 D gates is controlled by the contents of the register 42.

以上選択回路41全体で、フレームメモリ33の書込み
プレーンが選択される。
The writing plane of the frame memory 33 is selected by the selection circuit 41 as a whole.

次に第5図、第6図により、フレームメモリの書込みパ
ターンを作成する手順を示す。
Next, FIGS. 5 and 6 show the procedure for creating a frame memory write pattern.

第5図は、カラー表現モードレジスタ40の内容が′1
″、即ちRGB輝度の場合である。書込みパターン選択
レジスタ42の内容は、各ブロックの下位半分のプレー
ン書込みを指定したと仮定する。プロセッサ12内のレ
ジスタ50の、内容は24ビツトで表現されたカラー属
性データであり、下位バイトよりKGBの輝度が記述さ
れているにのときグラフィックプロセッサ32は、レジ
スタ42と40の内容を参照して、レジスタ5oの各バ
イトの上位4ビツトを取り出し、書込みパターンレジス
タ37に図のようにセッサする0図の破線はデータの関
連を、実線はデータの移動を示す。以上によりRGBの
輝度は、16階調(24ビツト)にダウンするが、図形
や画像データ中に混在するカラー属性データを変更せず
1色調を保持することが可能となる。
FIG. 5 shows that the contents of the color expression mode register 40 are '1'.
'', that is, in the case of RGB luminance. It is assumed that the contents of the write pattern selection register 42 specify plain writing of the lower half of each block. The contents of the register 50 in the processor 12 are expressed in 24 bits. When the data is color attribute data and KGB brightness is described from the lower byte, the graphics processor 32 refers to the contents of registers 42 and 40, extracts the upper 4 bits of each byte of register 5o, and determines the writing pattern. The broken lines in the figure indicate data relationships, and the solid lines indicate data movement.As a result, the RGB brightness is reduced to 16 gradations (24 bits), but graphic and image data It becomes possible to maintain one color tone without changing the color attribute data mixed therein.

第6図は、カラー表現モードがインデックス、レジスタ
40の内容が## Oylの場合である。
FIG. 6 shows a case where the color expression mode is index and the contents of register 40 are ##Oyl.

書込みプレーン選択レジスタ42の内容は、第5図と同
じとする。グラフィックプロセッサ32のレジスタ60
の内容は、カラー属性データで、フレームメモリ各ブロ
ックに対応するカラーインデックスが記述されている。
It is assumed that the contents of the write plane selection register 42 are the same as in FIG. Register 60 of graphics processor 32
The contents are color attribute data in which a color index corresponding to each block of the frame memory is described.

このとき、グラフィックプロセッサ32は、レジスタ4
2と40の内容を参照して、レジスタ60の下位ビット
より、44のプレーン選択ビット数に対応する4ビツト
ずつを取り出し、書込みパターンレジスタ37に書込む
。以上により、レジスタ42の書込みプレーンを任意に
変更しても、カラー属性データの変更なしに、所定のフ
レームメモリに表示画素の記憶が可能になる。
At this time, the graphic processor 32 registers the register 4.
Referring to the contents of 2 and 40, four bits each corresponding to the number of plane selection bits of 44 are extracted from the lower bits of the register 60 and written to the write pattern register 37. As described above, even if the writing plane of the register 42 is arbitrarily changed, display pixels can be stored in a predetermined frame memory without changing the color attribute data.

本実施例によれば、いずれのカラー表現モードにおいて
も、カラー厘性データの変更なしに1選択したフレーム
メモリプレーンに所定の画の情報を記憶できるので、フ
レームメモリへの複数の画の記憶、変更が動帯的である
According to this embodiment, in any color expression mode, information on a predetermined image can be stored in one selected frame memory plane without changing the color flexibility data, so that multiple images can be stored in the frame memory, Changes are dynamic.

〔発明の効果〕〔Effect of the invention〕

本発明によれば、RGBj!11度およびカラーマツプ
テーブルアドレス(インデックス)の2つのカラー表現
モードに対して、フレームメモリに複数の画を記憶する
ときのフレームメモリ書込みパターン作成が、図形・画
像コマンド中に混在するカラー属性データを変更するこ
となく行えるので、ディスプレイ装置の表示制御が容易
になると共に、カラー属性の変更処理を省略できる分、
効率が向上する効果がある。
According to the invention, RGBj! For two color expression modes: 11 degree and color map table address (index), frame memory write pattern creation when storing multiple images in frame memory is difficult to handle when color attribute data mixed in figure/image commands is created. Since this can be done without any changes, it is easier to control the display of the display device, and the process of changing color attributes can be omitted.
This has the effect of improving efficiency.

【図面の簡単な説明】[Brief explanation of drawings]

第1図、第2図は従来のディスプレイ装置の構成図、第
3図は本発明に係るディスプレイ装置の一例の全体構成
図、第4図は第3図のフレームメモリプレーン選択回路
41の具体的構成の一例を示す回路図、第5図、第6図
は、フレームメモリ書込みパターン作成時の各レジスタ
関連図である。 11.21.32・・・記憶装置、12,22.32・
・・グラフィックプロセッサ、13,23,33・・・
フレームメモリ、29.34・・・カラーマツプテーブ
ル、14,24,35・・・D/Aコンバータ、15.
25.36・・・CRTモニタ、16,26゜37・・
・フレームメモリ書込みパターンレジスタ、40・・・
カラー表現モードレジスタ、41・・・プレー舅1 図 γ 第2図 eンコシノ(プ 第3 図 第 5 口
1 and 2 are configuration diagrams of a conventional display device, FIG. 3 is an overall configuration diagram of an example of a display device according to the present invention, and FIG. 4 is a specific diagram of the frame memory plane selection circuit 41 shown in FIG. 3. The circuit diagrams illustrating an example of the configuration, FIGS. 5 and 6, are diagrams relating to each register at the time of creating a frame memory write pattern. 11.21.32...Storage device, 12,22.32.
・Graphic processor, 13, 23, 33...
Frame memory, 29.34... Color map table, 14, 24, 35... D/A converter, 15.
25.36...CRT monitor, 16,26°37...
・Frame memory write pattern register, 40...
Color expression mode register, 41... Play 1 Figure γ Figure 2

Claims (1)

【特許請求の範囲】[Claims] 表示画面の表示分解能に対応する画素を記憶する複数枚
のフレームメモリを有するディスプレイ装置において、
赤、緑、青の輝度成分データあるいはカラー・インデッ
クスデータで表現された一定フォームのカラー属性デー
タと、フレームメモリ書込みプレーン選択データを入力
して、上記書込みプレーン選択データの指定に従つて前
記カラー属性データの所定ビットを取り出し、フレーム
メモリに書込むデータを作成することを特徴とするフレ
ームメモリ書込み制御方式。
In a display device having a plurality of frame memories storing pixels corresponding to the display resolution of a display screen,
By inputting a certain form of color attribute data expressed as red, green, and blue luminance component data or color index data and frame memory write plane selection data, the color attributes are written according to the specification of the write plane selection data. A frame memory write control method characterized by extracting predetermined bits of data and creating data to be written to a frame memory.
JP59223921A 1984-10-26 1984-10-26 Frame memory writing control system Pending JPS61103195A (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP59223921A JPS61103195A (en) 1984-10-26 1984-10-26 Frame memory writing control system

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP59223921A JPS61103195A (en) 1984-10-26 1984-10-26 Frame memory writing control system

Publications (1)

Publication Number Publication Date
JPS61103195A true JPS61103195A (en) 1986-05-21

Family

ID=16805798

Family Applications (1)

Application Number Title Priority Date Filing Date
JP59223921A Pending JPS61103195A (en) 1984-10-26 1984-10-26 Frame memory writing control system

Country Status (1)

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JP (1) JPS61103195A (en)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63191187A (en) * 1986-10-27 1988-08-08 シリコングラフイクス・インコーポレーテツド Video display device to be raster scanned
JPS63287992A (en) * 1987-05-21 1988-11-25 ソニー株式会社 Display circuit
JPS63301991A (en) * 1987-06-01 1988-12-08 ソニー株式会社 Display circuit

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