JPH07114509A - メモリアクセス装置 - Google Patents
メモリアクセス装置Info
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- JPH07114509A JPH07114509A JP5259835A JP25983593A JPH07114509A JP H07114509 A JPH07114509 A JP H07114509A JP 5259835 A JP5259835 A JP 5259835A JP 25983593 A JP25983593 A JP 25983593A JP H07114509 A JPH07114509 A JP H07114509A
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
- G06F13/4204—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus
- G06F13/4234—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being a memory bus
- G06F13/4243—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being a memory bus with synchronous protocol
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- General Physics & Mathematics (AREA)
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- Bus Control (AREA)
- Memory System (AREA)
Abstract
(57)【要約】
【目的】 メモリアクセス装置において、アドレスの例
外検出を計算ステージ以外のステージで行って、計算ス
テージの実行時間を短縮し、クリティカルパスとなるの
を防止する。 【構成】 リード用及びライト用の各アドレス生成手段
１ａ，１ｂはアドレスを生成し、各々アドレスラッチ２
ａ，２ｂを経由してアドレスバッファ３ａ，３ｂに格納
され、この格納された時点で各アドレス生成手段１ａ，
１ｂは計算ステージを終了する。各アドレスバッファ３
ａ，３ｂのボトム側から出力されるアドレスによりメモ
リ１０をアクセスする。例外検出手段４ａ，４ｂは、ア
ドレスバッファ３ａ，３ｂからアドレスが出力される前
の段階、具体的にはアドレスラッチ２ａ，２ｂにラッチ
された段階でアドレスの例外検出を行う。従って、計算
ステージの実行時間が短縮される。
外検出を計算ステージ以外のステージで行って、計算ス
テージの実行時間を短縮し、クリティカルパスとなるの
を防止する。 【構成】 リード用及びライト用の各アドレス生成手段
１ａ，１ｂはアドレスを生成し、各々アドレスラッチ２
ａ，２ｂを経由してアドレスバッファ３ａ，３ｂに格納
され、この格納された時点で各アドレス生成手段１ａ，
１ｂは計算ステージを終了する。各アドレスバッファ３
ａ，３ｂのボトム側から出力されるアドレスによりメモ
リ１０をアクセスする。例外検出手段４ａ，４ｂは、ア
ドレスバッファ３ａ，３ｂからアドレスが出力される前
の段階、具体的にはアドレスラッチ２ａ，２ｂにラッチ
された段階でアドレスの例外検出を行う。従って、計算
ステージの実行時間が短縮される。
Description
【０００１】
【産業上の利用分野】本発明は、計算機システムの周辺
装置として用いられるダイレクトメモリアクセスコント
ローラ(Direct Memory Access Controller:DMAC)等のメ
モリアクセス装置に関する。
装置として用いられるダイレクトメモリアクセスコント
ローラ(Direct Memory Access Controller:DMAC)等のメ
モリアクセス装置に関する。
【０００２】
【従来の技術】今日、計算機システムにおいては、周辺
装置との間で高速なデータ転送が必要であり、そのため
にメモリアクセス装置を有するものが多い。また、並列
計算機でもプロセッサ間のデータ転送は重要な問題であ
り、ここにもメモリアクセス装置が必要である。このメ
モリアクセス装置として汎用のプロセッサを用いると、
複雑なアドレス計算が行えると共に、アドレス保護も可
能になるので、最近は用いられることが多い。
装置との間で高速なデータ転送が必要であり、そのため
にメモリアクセス装置を有するものが多い。また、並列
計算機でもプロセッサ間のデータ転送は重要な問題であ
り、ここにもメモリアクセス装置が必要である。このメ
モリアクセス装置として汎用のプロセッサを用いると、
複雑なアドレス計算が行えると共に、アドレス保護も可
能になるので、最近は用いられることが多い。
【０００３】以下、図面を参照しながら、従来のメモリ
アクセス装置の構成を説明する。ここではプロセッサを
用いた例である。図７は、従来のメモリアクセス装置の
構成図、図８は同従来例のタイミングチャート図であ
る。
アクセス装置の構成を説明する。ここではプロセッサを
用いた例である。図７は、従来のメモリアクセス装置の
構成図、図８は同従来例のタイミングチャート図であ
る。
【０００４】図７において、１０は外部デバイスとして
のメモリ、２０は本発明に係るメモリアクセス装置、３
０はプロセッサ、４０は前記メモリアクセス装置２０か
らデータが書き込まれるレジスタ、５０は周辺機器とし
てのプリンタである。
のメモリ、２０は本発明に係るメモリアクセス装置、３
０はプロセッサ、４０は前記メモリアクセス装置２０か
らデータが書き込まれるレジスタ、５０は周辺機器とし
てのプリンタである。
【０００５】前記メモリアクセス装置２０の内部におい
て、３２は制御レジスタであって、前記プロセッサ３０
からの指令を受けてメモリアクセス装置２０を起動させ
る機能を有する。
て、３２は制御レジスタであって、前記プロセッサ３０
からの指令を受けてメモリアクセス装置２０を起動させ
る機能を有する。
【０００６】また、４は例外検出手段であって、マルチ
ユーザ・マルチタスク時のメモリ保護を目的としてアド
レスが所定の範囲に入っているか否か、又はデバッグの
ためのブレークポイントのためにアドレスが所定の値と
一致しているか等の種々の例外検出を行うものである。
また、２６はリードラッチ、２７はライトアドレスバッ
ファ、８は前記ライトアドレスバッファ２７と、リード
ラッチ２６の選択を行うセレクタである。前記メモリ１
０、メモリアクセス装置２０、レジスタ４０及び周辺機
器５０は、各々アドレスバス１１及びデータバス３３に
より接続される。また、１２は演算部、１３は内部レジ
スタであって、この内部レジスタ１３と演算部１２とは
内部バス２５で接続される。１８は命令メモリ、１９は
前記命令メモリ１８に接続された解読部である。
ユーザ・マルチタスク時のメモリ保護を目的としてアド
レスが所定の範囲に入っているか否か、又はデバッグの
ためのブレークポイントのためにアドレスが所定の値と
一致しているか等の種々の例外検出を行うものである。
また、２６はリードラッチ、２７はライトアドレスバッ
ファ、８は前記ライトアドレスバッファ２７と、リード
ラッチ２６の選択を行うセレクタである。前記メモリ１
０、メモリアクセス装置２０、レジスタ４０及び周辺機
器５０は、各々アドレスバス１１及びデータバス３３に
より接続される。また、１２は演算部、１３は内部レジ
スタであって、この内部レジスタ１３と演算部１２とは
内部バス２５で接続される。１８は命令メモリ、１９は
前記命令メモリ１８に接続された解読部である。
【０００７】前記のように構成されたメモリアクセス装
置は次のように動作する。基本的には、解読部１９は命
令メモリ１８より命令をフェッチし、解読して演算部１
２に指示を与える。演算部１２は内部バス２５経由で内
部レジスタ１３とデータの授受を行って計算を行う。こ
れ等の動作は、命令フェッチ、レジスタリード、計算、
レジスタライトの４段パイプラインが一般的である。
置は次のように動作する。基本的には、解読部１９は命
令メモリ１８より命令をフェッチし、解読して演算部１
２に指示を与える。演算部１２は内部バス２５経由で内
部レジスタ１３とデータの授受を行って計算を行う。こ
れ等の動作は、命令フェッチ、レジスタリード、計算、
レジスタライトの４段パイプラインが一般的である。
【０００８】メモリ１０へのアクセスは次のようにな
る。先ず、メモリ１０を読む場合は、演算部１２でアド
レス計算をし、リードラッチ２６経由でメモリ１０のリ
ードを行う。この動作は、命令コードで言えば、ロード
命令（ｌｏａｄ）に対応する。「ｌｄ （ｒ１） ｒ
２」は、メモリ１０のｒ１内のアドレスをリードして、
その内容を内部レジスタ１３のアドレスｒ２に格納する
ことを意味する。このメモリ１０からのデータのリード
は、図８に示すように、計算ステージで行われる。
る。先ず、メモリ１０を読む場合は、演算部１２でアド
レス計算をし、リードラッチ２６経由でメモリ１０のリ
ードを行う。この動作は、命令コードで言えば、ロード
命令（ｌｏａｄ）に対応する。「ｌｄ （ｒ１） ｒ
２」は、メモリ１０のｒ１内のアドレスをリードして、
その内容を内部レジスタ１３のアドレスｒ２に格納する
ことを意味する。このメモリ１０からのデータのリード
は、図８に示すように、計算ステージで行われる。
【０００９】一方、メモリ１０へ書く場合は、演算部１
２でアドレス計算をし、ライトアドレスバッファ２７経
由でメモリ１０へのライトを行う。この動作は、命令コ
ードで言えばストア命令（ｓｔｏｒｅ）に対応する。
「ｓｔ （ｒ１） ｒ２」はｒ１内のアドレスにｒ２を
格納することを意味する。実際にメモリ１０へのデータ
のライトは、図８に示すようにレジスタライトステージ
の後に行う。ライトアドレスバッファ２７は先入れ先だ
し装置であり、アドレスとデータを組にして複数個格納
する。メモリ１０を他デバイスが使用していない間に、
ボトム側から順次アクセスする。ライトアドレスバッフ
ァ２７がフルになるまでは後続命令の実行が可能とな
る。
２でアドレス計算をし、ライトアドレスバッファ２７経
由でメモリ１０へのライトを行う。この動作は、命令コ
ードで言えばストア命令（ｓｔｏｒｅ）に対応する。
「ｓｔ （ｒ１） ｒ２」はｒ１内のアドレスにｒ２を
格納することを意味する。実際にメモリ１０へのデータ
のライトは、図８に示すようにレジスタライトステージ
の後に行う。ライトアドレスバッファ２７は先入れ先だ
し装置であり、アドレスとデータを組にして複数個格納
する。メモリ１０を他デバイスが使用していない間に、
ボトム側から順次アクセスする。ライトアドレスバッフ
ァ２７がフルになるまでは後続命令の実行が可能とな
る。
【００１０】前記のメモリ１０に対するリード動作及び
ライト動作の選択は、セレクタ８によりリードラッチ２
６又はライトアドレスバッファ２７を選択することで行
われるが、リードを優先するのが一般的である。
ライト動作の選択は、セレクタ８によりリードラッチ２
６又はライトアドレスバッファ２７を選択することで行
われるが、リードを優先するのが一般的である。
【００１１】そして、前記例外検出手段４による例外検
出は、リード（ｌｄ）動作及びライト（ｓｔ）動作共に
計算ステージで行われ、その例外検出動作はアクセスす
べきアドレスを生成した時点で同時に行われる。
出は、リード（ｌｄ）動作及びライト（ｓｔ）動作共に
計算ステージで行われ、その例外検出動作はアクセスす
べきアドレスを生成した時点で同時に行われる。
【００１２】
【発明が解決しようとする課題】しかしながら、前記従
来のような構成では、次のような問題点が存在する。す
なわち、メモリリードの場合に、計算ステージでは、演
算部１２によりリードアドレスを計算し、この計算した
アドレスによりメモリ１０からデータを実際にリードす
ると共に、例外検出手段４による例外検出をも行ってい
るため、この計算ステージの実行に多くの時間を要す
る。しかも、例外検出に余裕を持たせようとすると、計
算ステージの実行時間が更に長くなり、従って、その計
算ステージが終了するまで後続命令の処理が行えない。
その結果、この計算ステージがボトルネック（クリティ
カルパス）になる可能性が高く、この計算ステージが伸
延するほど、実効性能が低下する。
来のような構成では、次のような問題点が存在する。す
なわち、メモリリードの場合に、計算ステージでは、演
算部１２によりリードアドレスを計算し、この計算した
アドレスによりメモリ１０からデータを実際にリードす
ると共に、例外検出手段４による例外検出をも行ってい
るため、この計算ステージの実行に多くの時間を要す
る。しかも、例外検出に余裕を持たせようとすると、計
算ステージの実行時間が更に長くなり、従って、その計
算ステージが終了するまで後続命令の処理が行えない。
その結果、この計算ステージがボトルネック（クリティ
カルパス）になる可能性が高く、この計算ステージが伸
延するほど、実効性能が低下する。
【００１３】本発明は上記問題点に鑑み、その目的は、
メモリアクセス装置において、アドレスの例外検出を計
算ステージ以外の他のステージで行い得る構成とするこ
とにより、その例外検出に十分な余裕を与えつつ、計算
ステージの実行時間を短縮して、実効性能の向上を図る
ことにある。
メモリアクセス装置において、アドレスの例外検出を計
算ステージ以外の他のステージで行い得る構成とするこ
とにより、その例外検出に十分な余裕を与えつつ、計算
ステージの実行時間を短縮して、実効性能の向上を図る
ことにある。
【００１４】
【課題を解決するための手段】上記問題点を解決するた
め、本発明では、計算したリードアドレスを格納するア
ドレスバッファを設け、このバッファにリードアドレス
を格納した時点でリードアドレスの計算ステージを終了
し、前記格納されたリードアドレスに基づくメモリから
のデータの実際のリード動作が開始されるまでに、その
バッファに格納されたリードアドレスの例外検出を行う
構成とする。
め、本発明では、計算したリードアドレスを格納するア
ドレスバッファを設け、このバッファにリードアドレス
を格納した時点でリードアドレスの計算ステージを終了
し、前記格納されたリードアドレスに基づくメモリから
のデータの実際のリード動作が開始されるまでに、その
バッファに格納されたリードアドレスの例外検出を行う
構成とする。
【００１５】つまり、請求項１記載の発明のメモリアク
セス装置は、外部デバイスのアドレスを生成する複数の
アドレス生成手段と、前記複数のアドレス生成手段が生
成したライトに対応するアドレスのうち何れか１つを格
納する第１のアドレスバッファと、前記複数のアドレス
生成手段が生成したリードに対応するアドレスのうち何
れか１つを格納する第２のアドレスバッファと、前記第
１のアドレスバッファの出力と第２のアドレスバッファ
の出力とを選択するセレクタとを設け、前記複数のアド
レス生成手段は、第１のアドレスバッファ又は第２のア
ドレスバッファによるアドレスの格納動作が終了した時
点で次のアドレス生成動作へ移行し、前記セレクタによ
り選択された第１のアドレスバッファ又は第２のアドレ
スバッファから出力されるアドレスにより順次前記外部
デバイスのアクセスを行う構成を特徴とする。
セス装置は、外部デバイスのアドレスを生成する複数の
アドレス生成手段と、前記複数のアドレス生成手段が生
成したライトに対応するアドレスのうち何れか１つを格
納する第１のアドレスバッファと、前記複数のアドレス
生成手段が生成したリードに対応するアドレスのうち何
れか１つを格納する第２のアドレスバッファと、前記第
１のアドレスバッファの出力と第２のアドレスバッファ
の出力とを選択するセレクタとを設け、前記複数のアド
レス生成手段は、第１のアドレスバッファ又は第２のア
ドレスバッファによるアドレスの格納動作が終了した時
点で次のアドレス生成動作へ移行し、前記セレクタによ
り選択された第１のアドレスバッファ又は第２のアドレ
スバッファから出力されるアドレスにより順次前記外部
デバイスのアクセスを行う構成を特徴とする。
【００１６】また、請求項３記載の発明のメモリアクセ
ス装置では、外部デバイスのアドレスを生成するアドレ
ス生成手段と、前記アドレス生成手段が生成したアドレ
スを格納するアドレスバッファとを具備し、前記アドレ
スバッファから出力されるアドレスにより順次前記外部
デバイスのアクセスを行うメモリアクセス装置であっ
て、前記アドレス生成手段は、前記アドレスバッファに
よるアドレスの格納動作が終了した時点で次のアドレス
生成動作へ移行するものであり、前記アドレス生成手段
から出力されたアドレスに関する例外検出動作を行う例
外検出手段を具備し、前記例外検出手段は、前記アドレ
スバッファからアドレスが前記外部デバイスに出力され
るまでの間に例外検出動作を行い、前記アドレスバッフ
ァから出力されるアドレスに例外が発生しているとき例
外発生を通知する構成を特徴としている。
ス装置では、外部デバイスのアドレスを生成するアドレ
ス生成手段と、前記アドレス生成手段が生成したアドレ
スを格納するアドレスバッファとを具備し、前記アドレ
スバッファから出力されるアドレスにより順次前記外部
デバイスのアクセスを行うメモリアクセス装置であっ
て、前記アドレス生成手段は、前記アドレスバッファに
よるアドレスの格納動作が終了した時点で次のアドレス
生成動作へ移行するものであり、前記アドレス生成手段
から出力されたアドレスに関する例外検出動作を行う例
外検出手段を具備し、前記例外検出手段は、前記アドレ
スバッファからアドレスが前記外部デバイスに出力され
るまでの間に例外検出動作を行い、前記アドレスバッフ
ァから出力されるアドレスに例外が発生しているとき例
外発生を通知する構成を特徴としている。
【００１７】更に、請求項４記載の発明のメモリアクセ
ス装置では、前記請求項３記載の発明を限定し、アドレ
ス生成手段の出力をラッチするアドレスラッチを設け、
例外検出手段は、前記アドレスラッチにアドレスがラッ
チされている際にそのラッチされたアドレスに関する例
外検出を行い、アドレスバッファは、前記アドレスラッ
チにラッチされたアドレス生成手段の出力を格納するア
ドレスフィールドと、例外検出手段による例外検出結果
を格納する例外フィールドとを有し、前記アドレスラッ
チからアドレスが前記アドレスバッファへ移される時点
で例外検出手段による例外検出結果を前記例外フィール
ドへ同時に書き込む構成を特徴としている。
ス装置では、前記請求項３記載の発明を限定し、アドレ
ス生成手段の出力をラッチするアドレスラッチを設け、
例外検出手段は、前記アドレスラッチにアドレスがラッ
チされている際にそのラッチされたアドレスに関する例
外検出を行い、アドレスバッファは、前記アドレスラッ
チにラッチされたアドレス生成手段の出力を格納するア
ドレスフィールドと、例外検出手段による例外検出結果
を格納する例外フィールドとを有し、前記アドレスラッ
チからアドレスが前記アドレスバッファへ移される時点
で例外検出手段による例外検出結果を前記例外フィール
ドへ同時に書き込む構成を特徴としている。
【００１８】
【作用】上記した構成によって、請求項１及び請求項３
記載の発明のメモリアクセス装置では、リードアドレス
が生成されてアドレスバッファに格納された時点で計算
ステージが終了して、後続の命令が実行され始め、この
後続の命令の実行中において前記アドレスバッファのボ
トム側のリードアドレスから順次メモリ等の外部デバイ
スに対してアクセスが実行される。従って、従来のよう
に計算ステージでリードアクセスを実行する場合に比し
て計算ステージの実行時間が短くなると共に、前記アド
レスバッファにリードアドレスが格納されている間に例
外検出手段による例外検出を行い得るので、その分、よ
り一層に計算ステージでの処理量を減らして、計算ステ
ージの実行時間を短くできる。
記載の発明のメモリアクセス装置では、リードアドレス
が生成されてアドレスバッファに格納された時点で計算
ステージが終了して、後続の命令が実行され始め、この
後続の命令の実行中において前記アドレスバッファのボ
トム側のリードアドレスから順次メモリ等の外部デバイ
スに対してアクセスが実行される。従って、従来のよう
に計算ステージでリードアクセスを実行する場合に比し
て計算ステージの実行時間が短くなると共に、前記アド
レスバッファにリードアドレスが格納されている間に例
外検出手段による例外検出を行い得るので、その分、よ
り一層に計算ステージでの処理量を減らして、計算ステ
ージの実行時間を短くできる。
【００１９】また、請求項４記載の発明のメモリアクセ
ス装置では、アドレス生成手段が新たなアドレスを生成
し、これがアドレスラッチにラッチされると、この状態
で例外検出手段がそのラッチされたアドレスに関する例
外検出を行う。そして、前記アドレスラッチにラッチさ
れたアドレスがアドレスバッファのアドレスフィールド
に移される際に、これと同時に上記例外検出手段の例外
検出結果が前記アドレスバッファの例外フィールドに格
納されるので、アドレスバッファにおいて、例外のある
アドレスがボトム側に来た時点でその例外検出が外部に
通知されて、アドレスとその例外発生との出力の時間的
タイミングが一致する。
ス装置では、アドレス生成手段が新たなアドレスを生成
し、これがアドレスラッチにラッチされると、この状態
で例外検出手段がそのラッチされたアドレスに関する例
外検出を行う。そして、前記アドレスラッチにラッチさ
れたアドレスがアドレスバッファのアドレスフィールド
に移される際に、これと同時に上記例外検出手段の例外
検出結果が前記アドレスバッファの例外フィールドに格
納されるので、アドレスバッファにおいて、例外のある
アドレスがボトム側に来た時点でその例外検出が外部に
通知されて、アドレスとその例外発生との出力の時間的
タイミングが一致する。
【００２０】
（実施例１）以下、本発明の実施例１のメモリアクセス
装置について、図面を参照しながら説明する。図１は本
発明の実施例１におけるメモリアクセス装置の構成図、
図２は同実施例のアドレス生成手段の構成図、図３、図
４は同実施例におけるタイミングチャート図である。
装置について、図面を参照しながら説明する。図１は本
発明の実施例１におけるメモリアクセス装置の構成図、
図２は同実施例のアドレス生成手段の構成図、図３、図
４は同実施例におけるタイミングチャート図である。
【００２１】図１において、１０は外部デバイスとして
のメモリ、２０は本発明に係るメモリアクセス装置、３
０はプロセッサ、５０は周辺機器としてのプリンタであ
って、これ等はアドレスバス１１及びデータバス３３に
より相互に接続される。
のメモリ、２０は本発明に係るメモリアクセス装置、３
０はプロセッサ、５０は周辺機器としてのプリンタであ
って、これ等はアドレスバス１１及びデータバス３３に
より相互に接続される。
【００２２】前記メモリアクセス装置２０の内部におい
て、３２は制御レジスタであって、前記プロセッサ３０
からの指令を受けてメモリアクセス装置２０を起動させ
る機能を有する。
て、３２は制御レジスタであって、前記プロセッサ３０
からの指令を受けてメモリアクセス装置２０を起動させ
る機能を有する。
【００２３】また、前記メモリアクセス装置２０の内部
において、１ａはライト用のアドレス生成手段、１ｂは
リード用のアドレス生成手段、２ａはライト用のアドレ
スラッチ、２ｂはリード用のアドレスラッチである。
において、１ａはライト用のアドレス生成手段、１ｂは
リード用のアドレス生成手段、２ａはライト用のアドレ
スラッチ、２ｂはリード用のアドレスラッチである。
【００２４】更に、３ａはライト用のアドレスバッフ
ァ、３ｂはリード用のアドレスバッファであって、これ
等のアドレスバッファ３ａ，３ｂは共にアドレスフィー
ルド５ａ，５ｂ及び例外フィールド６ａ，６ｂを有す
る。８はセレクタであって、前記ライト用のアドレスバ
ッファ３ａとリード用のアドレスバッファ３ｂとの何れ
か一方を選択する。４ａはライトアドレスの例外検出を
行うライト用の例外検出手段、４ｂはリードアドレスの
例外検出を行うリード用の例外検出手段である。
ァ、３ｂはリード用のアドレスバッファであって、これ
等のアドレスバッファ３ａ，３ｂは共にアドレスフィー
ルド５ａ，５ｂ及び例外フィールド６ａ，６ｂを有す
る。８はセレクタであって、前記ライト用のアドレスバ
ッファ３ａとリード用のアドレスバッファ３ｂとの何れ
か一方を選択する。４ａはライトアドレスの例外検出を
行うライト用の例外検出手段、４ｂはリードアドレスの
例外検出を行うリード用の例外検出手段である。
【００２５】７は制御手段であって、前記セレクタ８を
制御すると共に、前記ライト用及びリード用の各アドレ
スバッファ３ａ，３ｂの例外フィールド６ａ，６ｂに格
納された例外検出結果から例外信号９を生成する。１５
はメモリ１０にライトすべきデータを格納する出力デー
タバッファ、１６は前記メモリ１０からリードしたデー
タがデータバス３３を経て入力される入力データバッフ
ァ、１７ａは前記出力データバッファ１５にデータを出
力する内部レジスタ、１７ｂは前記入力データバッファ
１６に入力されたデータを格納する内部レジスタであっ
て、前記出力及び入力の各データバッファ１５、１６
は、前記対応するライト用及びリード用のアドレスバッ
ファ３ａ、３ｂと同一容量に設定されていて、ライトす
べきデータとその格納場所、及びリードしたデータとそ
の格納場所とが予め対応付けられる。
制御すると共に、前記ライト用及びリード用の各アドレ
スバッファ３ａ，３ｂの例外フィールド６ａ，６ｂに格
納された例外検出結果から例外信号９を生成する。１５
はメモリ１０にライトすべきデータを格納する出力デー
タバッファ、１６は前記メモリ１０からリードしたデー
タがデータバス３３を経て入力される入力データバッフ
ァ、１７ａは前記出力データバッファ１５にデータを出
力する内部レジスタ、１７ｂは前記入力データバッファ
１６に入力されたデータを格納する内部レジスタであっ
て、前記出力及び入力の各データバッファ１５、１６
は、前記対応するライト用及びリード用のアドレスバッ
ファ３ａ、３ｂと同一容量に設定されていて、ライトす
べきデータとその格納場所、及びリードしたデータとそ
の格納場所とが予め対応付けられる。
【００２６】また、図２はリード用のアドレス生成手段
１ｂの内部構成を示し、１２は演算部、１３は内部レジ
スタ、１８は命令メモリ、１９は解読部である。ライト
用のアドレス生成手段１ａの内部構成は図示しないが、
前記リード用のアドレス生成手段１ｂと同一である。
１ｂの内部構成を示し、１２は演算部、１３は内部レジ
スタ、１８は命令メモリ、１９は解読部である。ライト
用のアドレス生成手段１ａの内部構成は図示しないが、
前記リード用のアドレス生成手段１ｂと同一である。
【００２７】以上のように構成されたメモリアクセス装
置における基本動作を説明する。例外検出については後
述する。ここではアドレスの流れを中心に説明する。
置における基本動作を説明する。例外検出については後
述する。ここではアドレスの流れを中心に説明する。
【００２８】アドレス生成手段１ａ，１ｂの生成したリ
ードアドレス又はライトアドレスは、各々対応するアド
レスラッチ２ａ，２ｂ、アドレスバッファ３ａ，３ｂ及
びセレクタ８を経由し、最終的にはアドレスバス１１よ
りメモリ１０に送出される。ここで、アドレスバッファ
３ａ，３ｂは先入れ先出し装置であり、そのアドレスフ
ィールド５ａ，５ｂに格納された複数のアドレスはボト
ム側より順次取り出され、メモリ１０のアクセスに用い
られる。
ードアドレス又はライトアドレスは、各々対応するアド
レスラッチ２ａ，２ｂ、アドレスバッファ３ａ，３ｂ及
びセレクタ８を経由し、最終的にはアドレスバス１１よ
りメモリ１０に送出される。ここで、アドレスバッファ
３ａ，３ｂは先入れ先出し装置であり、そのアドレスフ
ィールド５ａ，５ｂに格納された複数のアドレスはボト
ム側より順次取り出され、メモリ１０のアクセスに用い
られる。
【００２９】制御手段７はライト用のアドレスバッファ
３ａとリード用のアドレスバッファ３ｂとの何れか一方
の選択を行う。その選択のアルゴリズムは、リード優
先、ライト優先、ランダム等がある。また、メモリ１０
としてダイナミックメモリを用いている場合は、連続す
る方を優先する手法もある。
３ａとリード用のアドレスバッファ３ｂとの何れか一方
の選択を行う。その選択のアルゴリズムは、リード優
先、ライト優先、ランダム等がある。また、メモリ１０
としてダイナミックメモリを用いている場合は、連続す
る方を優先する手法もある。
【００３０】リード用のアドレス生成主段１ｂは、図２
に示すように、解読部１９が命令メモリ１８より命令を
フェッチした上で、解読し、指示を演算部１２に与え
る。演算部１２は内部レジスタ１３との間でデータの授
受を行って、計算を行い、リードアドレスを生成する。
最終的に生成されたリードアドレスはアドレスラッチ２
ｂへ格納される。ライト用のアドレス生成手段１ａも全
く同様の構成である。
に示すように、解読部１９が命令メモリ１８より命令を
フェッチした上で、解読し、指示を演算部１２に与え
る。演算部１２は内部レジスタ１３との間でデータの授
受を行って、計算を行い、リードアドレスを生成する。
最終的に生成されたリードアドレスはアドレスラッチ２
ｂへ格納される。ライト用のアドレス生成手段１ａも全
く同様の構成である。
【００３１】次に、リード及びライト用のアドレス生成
の動作タイミングを説明する。動作は、命令フェッチ、
レジスタリード、計算、レジスタライトの４段パイプラ
インである。即ち、通常のレジスタ間計算は、 １．解読部１９が命令メモリ１８より命令フェッチし、 ２．解読部１９の指示により演算部１２が内部レジスタ
１３をリードし、 ３．解読部１９の指示により演算部１２がアドレスを計
算し、 ４．解読部１９の指示により演算部１２が内部レジスタ
１３へ計算結果をライトする、の４段階で処理される。
の動作タイミングを説明する。動作は、命令フェッチ、
レジスタリード、計算、レジスタライトの４段パイプラ
インである。即ち、通常のレジスタ間計算は、 １．解読部１９が命令メモリ１８より命令フェッチし、 ２．解読部１９の指示により演算部１２が内部レジスタ
１３をリードし、 ３．解読部１９の指示により演算部１２がアドレスを計
算し、 ４．解読部１９の指示により演算部１２が内部レジスタ
１３へ計算結果をライトする、の４段階で処理される。
【００３２】メモリアクセス時は次のように動作する。
この際のタイミイングチャートを図３に示す。
この際のタイミイングチャートを図３に示す。
【００３３】１）メモリリードの場合 １．解読部１９が命令メモリ１８より命令フェッチし、 ２．解読部１９の指示により演算部１２が内部レジスタ
１３をリードし、 ３．解読部１９の指示により演算部１２がリードアドレ
スを計算し、 ４．解読部１９の指示により演算部１２がアドレスラッ
チ２ｂへ計算結果をライトする。
１３をリードし、 ３．解読部１９の指示により演算部１２がリードアドレ
スを計算し、 ４．解読部１９の指示により演算部１２がアドレスラッ
チ２ｂへ計算結果をライトする。
【００３４】２）メモリライトの場合 １．解読部１９が命令メモリ１８より命令フェッチし、 ２．解読部１９の指示により演算部１２が内部レジスタ
１３をリードし、 ３．解読部１９の指示により演算部１２がライトアドレ
スを計算し、 ４．解読部１９の指示により演算部１２がアドレスラッ
チ２ａへ計算結果をライトする。
１３をリードし、 ３．解読部１９の指示により演算部１２がライトアドレ
スを計算し、 ４．解読部１９の指示により演算部１２がアドレスラッ
チ２ａへ計算結果をライトする。
【００３５】何れの場合も、実際のメモリアクセスはア
ドレスラッチ２ａ，２ｂからアドレスバッファ３ａ，３
ｂにアドレスが移され、そのアドレスバッファ３ａ，３
ｂのボトム側より取り出される際に行われる。
ドレスラッチ２ａ，２ｂからアドレスバッファ３ａ，３
ｂにアドレスが移され、そのアドレスバッファ３ａ，３
ｂのボトム側より取り出される際に行われる。
【００３６】以上の動作を命令コードで書けば、次のよ
うになる。従来例でｌｄ，ｓｔと記述したものが、ｍｖ
と記述される。
うになる。従来例でｌｄ，ｓｔと記述したものが、ｍｖ
と記述される。
【００３７】１）メモリリードの場合 記述：ｍｖ ｒ１ ｒａｂ ｍｖはｍｏｖｅ（データの移動）、ｒ１はレジスタ番
号、ｒａｂ(ReadAddress Buffer) はリード用のアドレ
スバッファ３ｂを意味する。ｒ１の内容をｒａｂに移動
することでリードアクセスを記述する。
号、ｒａｂ(ReadAddress Buffer) はリード用のアドレ
スバッファ３ｂを意味する。ｒ１の内容をｒａｂに移動
することでリードアクセスを記述する。
【００３８】２）メモリライトの場合 記述：ｍｖ ｒ１ ｗａｂ ｍｖはｍｏｖｅ（データの移動）、ｒ１はレジスタ番
号、ｗａｂ(WriteAddress Buffer) はアドレスバッファ
３ａを意味する。ｒ１の内容をｗａｂに移動することで
ライトアクセスを記述する。
号、ｗａｂ(WriteAddress Buffer) はアドレスバッファ
３ａを意味する。ｒ１の内容をｗａｂに移動することで
ライトアクセスを記述する。
【００３９】次にリードアクセスが連続する場合を図４
に示す。リードアドレスの生成に２ステップ要するもの
とする。命令ａ１及び命令ａ２でリードアドレスの計算
を行い、命令ａ２の後段でアドレスラッチ２ｂへ計算結
果をライトする。その後、メモリリード動作ａを実行す
る。後続するシーケンスでは、命令ｂ１及び命令ｂ２で
リードアドレスの計算を行い、命令ｂ２の後段でアドレ
スラッチ２ｂへ計算結果をライトする。その後、メモリ
リード動作ｂを実行する。
に示す。リードアドレスの生成に２ステップ要するもの
とする。命令ａ１及び命令ａ２でリードアドレスの計算
を行い、命令ａ２の後段でアドレスラッチ２ｂへ計算結
果をライトする。その後、メモリリード動作ａを実行す
る。後続するシーケンスでは、命令ｂ１及び命令ｂ２で
リードアドレスの計算を行い、命令ｂ２の後段でアドレ
スラッチ２ｂへ計算結果をライトする。その後、メモリ
リード動作ｂを実行する。
【００４０】ここで、計算ステージではリードアドレス
の計算が終了しアドレスラッチ２ｂへの計算結果のライ
ト動作が行われた時点で、次の後続命令ｂ１，ｂ２に対
するリードアドレスの計算を開始するので、計算ステー
ジの実行時間が短縮される。しかも、メモリリードａの
動作を行っている間に、後続命令ｂ１、ｂ２に関する処
理（即ち、リードアドレスのアドレスラッチ２ｂへのラ
イト動作）が待たされずに実行されるので、メモリリー
ドａ及びｂは連続して行え、複雑なアドレス計算時でも
連続的なリードアクセスが実現される。
の計算が終了しアドレスラッチ２ｂへの計算結果のライ
ト動作が行われた時点で、次の後続命令ｂ１，ｂ２に対
するリードアドレスの計算を開始するので、計算ステー
ジの実行時間が短縮される。しかも、メモリリードａの
動作を行っている間に、後続命令ｂ１、ｂ２に関する処
理（即ち、リードアドレスのアドレスラッチ２ｂへのラ
イト動作）が待たされずに実行されるので、メモリリー
ドａ及びｂは連続して行え、複雑なアドレス計算時でも
連続的なリードアクセスが実現される。
【００４１】次に例外検出について前記図面を用いて説
明する。
明する。
【００４２】リード用及びライト用の例外検出手段４
ａ，４ｂは、対応するアドレスラッチ２ａ，２ｂから出
力を受けると共に、対応するアドレスバッファ３ａ，３
ｂの例外フィールド６ａ，６ｂと接続される。両例外検
出手段４ａ，４ｂは共に同様の動作を行うので、以下、
リード用の例外検出手段４ｂの動作を説明する。
ａ，４ｂは、対応するアドレスラッチ２ａ，２ｂから出
力を受けると共に、対応するアドレスバッファ３ａ，３
ｂの例外フィールド６ａ，６ｂと接続される。両例外検
出手段４ａ，４ｂは共に同様の動作を行うので、以下、
リード用の例外検出手段４ｂの動作を説明する。
【００４３】リード用の例外検出手段４ｂは、アドレス
ラッチ２ｂに新たなアドレスが格納されると、そのアド
レスについて例外検出を行なう。例外検出手段４ｂは、
アドレスラッチ２ｂからアドレスバッファ３ｂのアドレ
スフィールド５ｂにリードアドレスが移されるタイミン
グで、例外検出の結果をリード用のアドレスバッファ３
ｂの例外フィールド６ｂへ格納する。そして、例外のあ
るリードアドレスがアドレスバッファ３ａのボトム側に
来た際に、例外フィールド６ｂに格納された例外検出の
結果が制御手段７へ供給され、この制御手段７から、検
出された例外が例外信号９として外部へ送出される。
ラッチ２ｂに新たなアドレスが格納されると、そのアド
レスについて例外検出を行なう。例外検出手段４ｂは、
アドレスラッチ２ｂからアドレスバッファ３ｂのアドレ
スフィールド５ｂにリードアドレスが移されるタイミン
グで、例外検出の結果をリード用のアドレスバッファ３
ｂの例外フィールド６ｂへ格納する。そして、例外のあ
るリードアドレスがアドレスバッファ３ａのボトム側に
来た際に、例外フィールド６ｂに格納された例外検出の
結果が制御手段７へ供給され、この制御手段７から、検
出された例外が例外信号９として外部へ送出される。
【００４４】前記例外検出のタイミングは図３に示すよ
うにレジスタライトステージで行う。この例外検出は、
リードアドレスがリード用のアドレスバッファ３ｂから
出力されるまでの間、特にアドレスラッチ２ｂに格納さ
れている間に検出すれば十分であるので、１サイクルの
時間が使用でき、この部分がボトルネックになることは
ない。
うにレジスタライトステージで行う。この例外検出は、
リードアドレスがリード用のアドレスバッファ３ｂから
出力されるまでの間、特にアドレスラッチ２ｂに格納さ
れている間に検出すれば十分であるので、１サイクルの
時間が使用でき、この部分がボトルネックになることは
ない。
【００４５】例外検出手段４ｂがアドレスバッファ３ｂ
の例外フィールド６ｂに書き込む値は、検出した例外の
種類に応じて、例えば、例外がない場合は００、アドレ
スが所定の範囲を逸脱した場合は０１、所定の値と一致
した場合は１０とする。
の例外フィールド６ｂに書き込む値は、検出した例外の
種類に応じて、例えば、例外がない場合は００、アドレ
スが所定の範囲を逸脱した場合は０１、所定の値と一致
した場合は１０とする。
【００４６】制御手段７は、前記例外フィールド６ｂの
値に応じて動作を制御する。例えば、先の例に対応させ
ると、例外の無い００の場合は通常のメモリアクセスを
行い、例外を検出した０１又は１０の場合はメモリアク
セスを行わず、例外信号９を送出し、又はライト時に限
りメモリアクセスを禁止するように制御する。
値に応じて動作を制御する。例えば、先の例に対応させ
ると、例外の無い００の場合は通常のメモリアクセスを
行い、例外を検出した０１又は１０の場合はメモリアク
セスを行わず、例外信号９を送出し、又はライト時に限
りメモリアクセスを禁止するように制御する。
【００４７】以上のように、本実施例によれば、複雑な
アドレス計算時でもリードアドレスラッチ２ｂへのリー
ドアドレスの格納後は次のリードアドレスの計算を行っ
て、リードアドレスの計算ステージの実行時間を短縮し
つつ、連続的なリードアクセスが実現されると共に、計
算ステージの終了後にリードアドレスがリード用アドレ
スバッファ３ｂから出力されるまでの間にリードアドレ
スの例外検出を行えばよいので、リードアドレスの例外
検出に十分な余裕を持ちながら、その例外検出を上記計
算ステージ以外で行う時間分、計算ステージの実行時間
をより一層に短縮して、メモリアクセス装置の実効性能
の向上を図ることにある。
アドレス計算時でもリードアドレスラッチ２ｂへのリー
ドアドレスの格納後は次のリードアドレスの計算を行っ
て、リードアドレスの計算ステージの実行時間を短縮し
つつ、連続的なリードアクセスが実現されると共に、計
算ステージの終了後にリードアドレスがリード用アドレ
スバッファ３ｂから出力されるまでの間にリードアドレ
スの例外検出を行えばよいので、リードアドレスの例外
検出に十分な余裕を持ちながら、その例外検出を上記計
算ステージ以外で行う時間分、計算ステージの実行時間
をより一層に短縮して、メモリアクセス装置の実効性能
の向上を図ることにある。
【００４８】尚、本実施例では、アドレス生成手段１
ａ，１ｂは内部にリード用とライト用の２系統を設けた
が、外部に配置してもよく、また１系統又は、例えばリ
ード用、リード用、ライト用等の３系統以上を配置して
もよい。
ａ，１ｂは内部にリード用とライト用の２系統を設けた
が、外部に配置してもよく、また１系統又は、例えばリ
ード用、リード用、ライト用等の３系統以上を配置して
もよい。
【００４９】また、例外検出手段４ａ、４ｂはリード用
とライト用の双方に設けたが、少くともリード用に設け
れば足りる。更に、外部デバイスは本実施例ではメモリ
１０としたが、他のディスク等であってもよいのは勿論
のこと、これ等外部デバイスが複数存在する場合には、
これ等に対応した複数のリード用アドレスバッファ及び
例外検出手段を設ければよい。
とライト用の双方に設けたが、少くともリード用に設け
れば足りる。更に、外部デバイスは本実施例ではメモリ
１０としたが、他のディスク等であってもよいのは勿論
のこと、これ等外部デバイスが複数存在する場合には、
これ等に対応した複数のリード用アドレスバッファ及び
例外検出手段を設ければよい。
【００５０】（実施例２）図５は、本発明の実施例２の
メモリアクセス装置を示す。前記実施例１では、データ
を格納するレジスタ１７ａ、１７ｂをメモリアクセス装
置２０内部に設けたのに代え、外付けとして外部に外部
デバイス４０ａ、４０ｂを設けたものである。
メモリアクセス装置を示す。前記実施例１では、データ
を格納するレジスタ１７ａ、１７ｂをメモリアクセス装
置２０内部に設けたのに代え、外付けとして外部に外部
デバイス４０ａ、４０ｂを設けたものである。
【００５１】従って、本実施例では外部デバイスとのデ
ータ転送が実現できる。
ータ転送が実現できる。
【００５２】尚、以上の説明では、アドレス生成手段１
ａ、１ｂを各々リード専用、ライト専用としたが、これ
に代えて、図６に示すように、リードアドレス及びライ
トアドレスの双方を生成する複数のアドレス生成手段１
ａ´、１ｂ´を設け、その生成したリード又はライトア
ドレスを対応するリード用、ライト用のアドレスバッフ
ァ３ａ、３ｂに出力するようにしてもよい。この場合に
は、アドレス生成手段１ａ´、１ｂ´をリード用及びラ
イト用の各アドレスバッファ３ａ、３ｂに選択的に切換
え接続するセレクタ２１ａ、２１ｂを設ける。同図ａで
は、これ等のセレクタ２１ａ、２１ｂをアドレス生成手
段１ａ´、１ｂ´とアドレスラッチ２ａ、２ｂとの間に
配置し、同図ｂでは、アドレスラッチ２ａ、２ｂとアド
レスバッファ３ａ、３ｂとの間に配置している。この場
合には、アドレス生成手段１ａ，１ｂが同質であるの
で、３個以上の複数個設けることが容易であり、規模を
容易に拡張できる。
ａ、１ｂを各々リード専用、ライト専用としたが、これ
に代えて、図６に示すように、リードアドレス及びライ
トアドレスの双方を生成する複数のアドレス生成手段１
ａ´、１ｂ´を設け、その生成したリード又はライトア
ドレスを対応するリード用、ライト用のアドレスバッフ
ァ３ａ、３ｂに出力するようにしてもよい。この場合に
は、アドレス生成手段１ａ´、１ｂ´をリード用及びラ
イト用の各アドレスバッファ３ａ、３ｂに選択的に切換
え接続するセレクタ２１ａ、２１ｂを設ける。同図ａで
は、これ等のセレクタ２１ａ、２１ｂをアドレス生成手
段１ａ´、１ｂ´とアドレスラッチ２ａ、２ｂとの間に
配置し、同図ｂでは、アドレスラッチ２ａ、２ｂとアド
レスバッファ３ａ、３ｂとの間に配置している。この場
合には、アドレス生成手段１ａ，１ｂが同質であるの
で、３個以上の複数個設けることが容易であり、規模を
容易に拡張できる。
【００５３】
【発明の効果】以上説明したように、本発明のメモリア
クセス装置によれば、アドレスバッファを設け、アドレ
スを前記バッファに格納した時点で計算ステージを終了
し、アドレスが前記アドレスバッファに格納されている
段階でアドレスの例外検出を行う構成としたので、アド
レスの例外検出を余裕を持って行いつつ、計算ステージ
の実行時間を短縮でき、計算機の演算性能の高速化を図
ることができる。
クセス装置によれば、アドレスバッファを設け、アドレ
スを前記バッファに格納した時点で計算ステージを終了
し、アドレスが前記アドレスバッファに格納されている
段階でアドレスの例外検出を行う構成としたので、アド
レスの例外検出を余裕を持って行いつつ、計算ステージ
の実行時間を短縮でき、計算機の演算性能の高速化を図
ることができる。
【図１】本発明の実施例１におけるメモリアクセス装置
の構成図である。
の構成図である。
【図２】同実施例のアドレス生成手段の構成図である。
【図３】同実施例における基本的なタイミングチャート
図である。
図である。
【図４】同実施例におけるリードアクセスが連続する場
合のタイミングチャート図である。
合のタイミングチャート図である。
【図５】本発明の実施例２におけるメモリアクセス装置
の構成図である。
の構成図である。
【図６】本発明のメモリアクセス装置の変形例を示す構
成図である。
成図である。
【図７】従来のメモリアクセス装置の構成図である。
【図８】同従来例のタイミングチャート図である。
１ａ ライト用アドレス生成手段 １ｂ リード用アドレス生成手段 ２ａ ライト用アドレスラッチ ２ｂ リード用アドレスラッチ ３ａ ライト用アドレスバッファ ３ｂ リード用アドレスバッファ ４ａ ライト用例外検出手段 ４ｂ リード用例外検出手段 ５ａ，５ｂ アドレスフィールド ６ａ，６ｂ 例外フィールド ９ 例外信号 １０ メモリ（外部デバイス） １３ 内部レジスタ １７ａ、１７ｂ 内部レジスタ ２０ メモリアクセス装置 ２６ リードラッチ ４０ レジスタ ４０ａ、４０ｂ 外部デバイス ５０ プリンタ
Claims (7)
- 【請求項１】 外部デバイスのアドレスを生成する複数
のアドレス生成手段と、 前記複数のアドレス生成手段
が生成したライトに対応するアドレスのうち何れか１つ
を格納する第１のアドレスバッファと、前記複数のアド
レス生成手段が生成したリードに対応するアドレスのう
ち何れか１つを格納する第２のアドレスバッファと、前
記第１のアドレスバッファの出力と第２のアドレスバッ
ファの出力とを選択するセレクタとを具備し、 前記複数のアドレス生成手段は、第１のアドレスバッフ
ァ又は第２のアドレスバッファによるアドレスの格納動
作が終了した時点で次のアドレス生成動作へ移行し、前
記セレクタにより選択された第１のアドレスバッファ又
は第２のアドレスバッファから出力されるアドレスによ
り順次前記外部デバイスのアクセスを行うことを特徴と
するメモリアクセス装置。 - 【請求項２】 複数のアドレス生成手段は、外部デバイ
スのライトアドレスを生成する第１のアドレス生成手段
と、外部デバイスのリードアドレスを生成する第２のア
ドレス生成手段とから成ることを特徴とする請求項１記
載のメモリアクセス装置。 - 【請求項３】 外部デバイスのアドレスを生成するアド
レス生成手段と、前記アドレス生成手段が生成したアド
レスを格納するアドレスバッファとを具備し、前記アド
レスバッファから出力されるアドレスにより順次前記外
部デバイスのアクセスを行うメモリアクセス装置であっ
て、前記アドレス生成手段は、前記アドレスバッファに
よるアドレスの格納動作が終了した時点で次のアドレス
生成動作へ移行するものであり、 前記アドレス生成手段から出力されたアドレスに関する
例外検出動作を行う例外検出手段を具備し、 前記例外検出手段は、前記アドレスバッファからアドレ
スが前記外部デバイスに出力されるまでの間に例外検出
動作を行い、前記アドレスバッファから出力されるアド
レスに例外が発生しているとき例外発生を通知するもの
であることを特徴とするメモリアクセス装置。 - 【請求項４】 アドレス生成手段の出力をラッチするア
ドレスラッチを有し、例外検出手段は、前記アドレスラ
ッチにアドレスがラッチされている際にそのラッチされ
たアドレスに関する例外検出を行い、アドレスバッファ
は、前記アドレスラッチにラッチされたアドレス生成手
段の出力を格納するアドレスフィールドと、例外検出手
段による例外検出結果を格納する例外フィールドとを有
し、前記アドレスラッチからアドレスが前記アドレスバ
ッファへ移される時点で例外検出手段による例外検出結
果を前記例外フィールドへ同時に書き込むことを特徴と
する請求項３記載のメモリアクセス装置。 - 【請求項５】 例外検出手段は、外部デバイスのリード
アドレス用の例外検出手段と、ライトアドレス用の例外
検出手段とから成ることを特徴とする請求項３又は請求
項４記載のメモリアクセス装置。 - 【請求項６】アドレスバッファから出力されるライトに
対応するアドレスに例外が発生しているとき、例外発生
手段から例外発生を通知し、外部デバイスへのライト動
作は行わないことを特徴とする請求項３又は請求項４記
載のメモリアクセス装置。 - 【請求項７】 アドレスバッファは先入れ先だしのアル
ゴリズムで動作することを特徴とする請求項１、請求項
２、請求項３又は請求項４記載のメモリアクセス装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25983593A JP3145545B2 (ja) | 1993-10-18 | 1993-10-18 | メモリアクセス装置 |
| US08/322,507 US5500830A (en) | 1993-10-18 | 1994-10-17 | Memory access device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25983593A JP3145545B2 (ja) | 1993-10-18 | 1993-10-18 | メモリアクセス装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07114509A true JPH07114509A (ja) | 1995-05-02 |
| JP3145545B2 JP3145545B2 (ja) | 2001-03-12 |
Family
ID=17339654
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25983593A Expired - Fee Related JP3145545B2 (ja) | 1993-10-18 | 1993-10-18 | メモリアクセス装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5500830A (ja) |
| JP (1) | JP3145545B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0877035A (ja) * | 1994-09-06 | 1996-03-22 | Toshiba Corp | 中央処理装置及びマイクロコンピュータ |
| JP3569811B2 (ja) * | 1995-01-25 | 2004-09-29 | 株式会社ルネサステクノロジ | パイプライン処理機能を有するデータ処理装置 |
| US6658575B1 (en) * | 1999-03-17 | 2003-12-02 | Olympus Optical Co., Ltd. | Voice recording/reproducing apparatus which enters a standby mode while in a communication mode with an external device |
| US6704817B1 (en) * | 2000-08-31 | 2004-03-09 | Hewlett-Packard Development Company, L.P. | Computer architecture and system for efficient management of bi-directional bus |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5764632A (en) * | 1980-10-09 | 1982-04-19 | Mitsui Toatsu Chem Inc | Novel 2-arylethyl ether derivative and thioether derivative, their production and insecticide and acaricide |
| JPS6280743A (ja) * | 1985-10-01 | 1987-04-14 | インタ−ナショナル ビジネス マシ−ンズ コ−ポレ−ション | アドレス変換例外処理方法 |
| US4763294A (en) * | 1985-12-19 | 1988-08-09 | Wang Laboratories, Inc. | Method and apparatus for floating point operations |
-
1993
- 1993-10-18 JP JP25983593A patent/JP3145545B2/ja not_active Expired - Fee Related
-
1994
- 1994-10-17 US US08/322,507 patent/US5500830A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP3145545B2 (ja) | 2001-03-12 |
| US5500830A (en) | 1996-03-19 |
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Legal Events
| Date | Code | Title | Description |
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