JPS592054B2 - 高速２進乗算の方法及び装置 - Google Patents
高速２進乗算の方法及び装置Info
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- JPS592054B2 JPS592054B2 JP51154111A JP15411176A JPS592054B2 JP S592054 B2 JPS592054 B2 JP S592054B2 JP 51154111 A JP51154111 A JP 51154111A JP 15411176 A JP15411176 A JP 15411176A JP S592054 B2 JPS592054 B2 JP S592054B2
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- G06F7/52—Multiplying; Dividing
- G06F7/523—Multiplying only
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- G06F7/5334—Reduction of the number of iteration steps or stages, e.g. using the Booth algorithm, log-sum, odd-even by using multiple bit scanning, i.e. by decoding groups of successive multiplier bits in order to select an appropriate precalculated multiple of the multiplicand as a partial product
- G06F7/5336—Reduction of the number of iteration steps or stages, e.g. using the Booth algorithm, log-sum, odd-even by using multiple bit scanning, i.e. by decoding groups of successive multiplier bits in order to select an appropriate precalculated multiple of the multiplicand as a partial product overlapped, i.e. with successive bitgroups sharing one or more bits being recoded into signed digit representation, e.g. using the Modified Booth Algorithm
- G06F7/5338—Reduction of the number of iteration steps or stages, e.g. using the Booth algorithm, log-sum, odd-even by using multiple bit scanning, i.e. by decoding groups of successive multiplier bits in order to select an appropriate precalculated multiple of the multiplicand as a partial product overlapped, i.e. with successive bitgroups sharing one or more bits being recoded into signed digit representation, e.g. using the Modified Booth Algorithm each bitgroup having two new bits, e.g. 2nd order MBA
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Description
【発明の詳細な説明】
本発明は乗算装置に係り、特に２進数の形の数を乗算す
る乗算装置に係る。
る乗算装置に係る。
一般に、乗算動作の間、予め記憶された倍数に対して被
乗数の必要な倍数を発生させることにより乗算動作を実
行することは広く知られている。
乗数の必要な倍数を発生させることにより乗算動作を実
行することは広く知られている。
この種の装置の例は米国特許第３７３０４２５号に開示
されている。なお、この特許は本発明と同一の譲受人に
譲渡されている。この特許の装置は乗算動作の始まる前
に乗数に２を乗する（すなわち乗数が左に１ビツトシフ
トする）ように動作する。それゆえ、乗算動作の間、乗
算装置に含まれる回路は複数対の乗数ビツトにより複数
の乗算要素の１つを選択する。上記特許の装置は乗算動
作に通常必要なサイルの数を半減させるものであるが、
例えば電流モード論理回路の様な高速回路を使用する装
置が要求される分野には依然として乗算動作実行時間が
大きすぎる。また、乗算ビツトを対にして検査し且つ異
なつた倍数をいくつかの直列接続された加算器に加える
ことにより高速乗算を行うことが提案されている。この
種の乗算はイワン、フローズ（ＩｖａｎＦｌＯｒｅｓ）
著、プレンテイスーホール社（ＰｒｅｎｔｉｃｅＨａｌ
ｌＩｎｃ）、１９６３年発行の「電子計算機演算の論理
（ＴｈｅＬＯｇｉｃＯｆＣＯｍｐｕｔｅｒＡｒｉｔｈｎ
ｌｅｔｉｃ）」に記載されている。他の型の乗算装置は
、乗算動作の前に発生され予め記憶された倍数を使用し
ており、倍数は乗数ビツトの値に従つて選択される。
されている。なお、この特許は本発明と同一の譲受人に
譲渡されている。この特許の装置は乗算動作の始まる前
に乗数に２を乗する（すなわち乗数が左に１ビツトシフ
トする）ように動作する。それゆえ、乗算動作の間、乗
算装置に含まれる回路は複数対の乗数ビツトにより複数
の乗算要素の１つを選択する。上記特許の装置は乗算動
作に通常必要なサイルの数を半減させるものであるが、
例えば電流モード論理回路の様な高速回路を使用する装
置が要求される分野には依然として乗算動作実行時間が
大きすぎる。また、乗算ビツトを対にして検査し且つ異
なつた倍数をいくつかの直列接続された加算器に加える
ことにより高速乗算を行うことが提案されている。この
種の乗算はイワン、フローズ（ＩｖａｎＦｌＯｒｅｓ）
著、プレンテイスーホール社（ＰｒｅｎｔｉｃｅＨａｌ
ｌＩｎｃ）、１９６３年発行の「電子計算機演算の論理
（ＴｈｅＬＯｇｉｃＯｆＣＯｍｐｕｔｅｒＡｒｉｔｈｎ
ｌｅｔｉｃ）」に記載されている。他の型の乗算装置は
、乗算動作の前に発生され予め記憶された倍数を使用し
ており、倍数は乗数ビツトの値に従つて選択される。
この種の装置の例は米国特許第３６４１３３１号に記載
されており、この特許は本発明と同一の譲受人に譲渡さ
れている。この特許の装置は記憶されることが必要な倍
数の数及び残つた倍数のすべてを発生させるのに必要な
時間を減少させるが、乗算動作の前に倍数を発生させ記
憶させるのにかなりの時間が必要である。従つて、本発
明の主目的は、乗算装置を改良することにある。
されており、この特許は本発明と同一の譲受人に譲渡さ
れている。この特許の装置は記憶されることが必要な倍
数の数及び残つた倍数のすべてを発生させるのに必要な
時間を減少させるが、乗算動作の前に倍数を発生させ記
憶させるのにかなりの時間が必要である。従つて、本発
明の主目的は、乗算装置を改良することにある。
本発明の別の目的は、乗算命令に応じて乗算動作を実行
するのに必要なサイクルの数を最小にする２進乗算の方
法及び装置の提供にある。
するのに必要なサイクルの数を最小にする２進乗算の方
法及び装置の提供にある。
本発明の別の目的は、高速集積回路動作に適した高速度
乗算装置の提供にある。
乗算装置の提供にある。
本発明の更に別の目的は、電流モード論理回路の様な高
速度集積回路を使用できる装置を提供することにある。
速度集積回路を使用できる装置を提供することにある。
上記目的は、複数の倍数発生回路を有し、倍数発生回路
のそれぞれが被乗数のゼロ倍、±１／２倍及び±１倍に
相当する２進信号を発生する本発明の好ましい実施例に
より達成される。
のそれぞれが被乗数のゼロ倍、±１／２倍及び±１倍に
相当する２進信号を発生する本発明の好ましい実施例に
より達成される。
倍数発生器の別のものは複数の直列接続された加算回路
の別のものに接続される。倍数発生回路は、シュー・エ
ル・キンデル及びデイ一・エル・フエツト（Ｊ．Ｌ．Ｋ
ｅｎｄｅｊａｎｄＤ．Ｌ．Ｆｅｔｔ）の特許出願に開示
された回路の形式のラツチ記憶回路を有する。好ましい
実施例では、３つの加算回路が含まれており、各加算回
路は３つの倍数発生回路の対応する１つから倍数信号を
受ける。共通タイミング源は、タイミング制御信号を発
生する回路を有しこのタイミング制御信号は各倍数発生
回路に含まれるラツチ回路に加えられる。ラツチ回路は
このような倍数信号をタイミング発生源が前の動作サイ
クルの間に発生された倍数により該倍数を置換するまで
記憶する。このように、本発明は倍数発生動作を重複し
て行わせるものであり、加算回路により部分積の発生を
並行して行わせるものである。これにより、演算動作の
実行に通常必要なサイクル数は最小となる。好ましい実
施例の加算回路は、エツチ．ダブリユ一．ミラー（Ｈ．
Ｗ．Ｍｉｌｌｅｒ）の特許出願に開示されている。
の別のものに接続される。倍数発生回路は、シュー・エ
ル・キンデル及びデイ一・エル・フエツト（Ｊ．Ｌ．Ｋ
ｅｎｄｅｊａｎｄＤ．Ｌ．Ｆｅｔｔ）の特許出願に開示
された回路の形式のラツチ記憶回路を有する。好ましい
実施例では、３つの加算回路が含まれており、各加算回
路は３つの倍数発生回路の対応する１つから倍数信号を
受ける。共通タイミング源は、タイミング制御信号を発
生する回路を有しこのタイミング制御信号は各倍数発生
回路に含まれるラツチ回路に加えられる。ラツチ回路は
このような倍数信号をタイミング発生源が前の動作サイ
クルの間に発生された倍数により該倍数を置換するまで
記憶する。このように、本発明は倍数発生動作を重複し
て行わせるものであり、加算回路により部分積の発生を
並行して行わせるものである。これにより、演算動作の
実行に通常必要なサイクル数は最小となる。好ましい実
施例の加算回路は、エツチ．ダブリユ一．ミラー（Ｈ．
Ｗ．Ｍｉｌｌｅｒ）の特許出願に開示されている。
倍数発生回路と共に加算回路は電流モード論理回路によ
り構成される。本発明の乗算装置の様な構成をとること
により上述のような高速度回路が使用でき、上記の装置
の全体の複雑さを減少させることができる。また、この
ような回路を複数使用することにより、本発明の装置は
大規模なあるいは中規模な集積回路を実現できる。本発
明の特徴及び他の利点は図面を参照して以゛下の説明を
熱読されることにより明らかとなるであろう。第１図に
は、本発明の好ましい実施例が示されており、これは２
つの２進数を乗算する装置である。
り構成される。本発明の乗算装置の様な構成をとること
により上述のような高速度回路が使用でき、上記の装置
の全体の複雑さを減少させることができる。また、この
ような回路を複数使用することにより、本発明の装置は
大規模なあるいは中規模な集積回路を実現できる。本発
明の特徴及び他の利点は図面を参照して以゛下の説明を
熱読されることにより明らかとなるであろう。第１図に
は、本発明の好ましい実施例が示されており、これは２
つの２進数を乗算する装置である。
この図に示されている本発明の例は、３６ビツトの被乗
数が特別の命令に従つて２８，３６或いは６４ビツトの
乗数と乗算されるものである。上記被乗数はゼロを満た
すことによつて７２ビツトまで拡張することができ、ま
た、上記特別の命令がどのように実行されるかは後述す
る。７２ビツトの被乗数は浮動小数点乗算命令の場合に
使用される。
数が特別の命令に従つて２８，３６或いは６４ビツトの
乗数と乗算されるものである。上記被乗数はゼロを満た
すことによつて７２ビツトまで拡張することができ、ま
た、上記特別の命令がどのように実行されるかは後述す
る。７２ビツトの被乗数は浮動小数点乗算命令の場合に
使用される。
２８ビツトの乗数の場合に、そのビツトが１サイタルに
検査されるビツト数によつて割り切れないときには、割
り切れるように乗数の最下位ビツトがゼロで拡張される
。
検査されるビツト数によつて割り切れないときには、割
り切れるように乗数の最下位ビツトがゼロで拡張される
。
後述する様に、桁上げ保持加算器には３つの段があるの
で、乗数の７ビツトは一度に検査されると、乗数ビツト
は３つの重複したビツトのグループとなる（例えば、最
上位のビツトＯから６については、違うグループはビツ
トＯ−２，２−４及び４−６である）。このグループは
実効値０−７を有する乗数デイジツトのために特定の倍
数を選択する。２進語の乗算はマイクロプログラム制御
記憶装置４０により供給される種々の制御信号レベルに
より制御される。
で、乗数の７ビツトは一度に検査されると、乗数ビツト
は３つの重複したビツトのグループとなる（例えば、最
上位のビツトＯから６については、違うグループはビツ
トＯ−２，２−４及び４−６である）。このグループは
実効値０−７を有する乗数デイジツトのために特定の倍
数を選択する。２進語の乗算はマイクロプログラム制御
記憶装置４０により供給される種々の制御信号レベルに
より制御される。
制御記憶装置４０は好ましい実施例では、本発明の乗算
装置を使用する計算装置の制御部を形成する。第１図に
示す様に、演算サイクルの間記憶装置４０のアドレスさ
れた記憶位置のマイクロ命令内容が読み出され、制御ポ
イントレジスタ４０４中に記憶され、プロツタ４０６で
示されるデコーダ回路により復号化される。第１図の装
置のタイミング信号はプロツク２０で示される外部クロ
ツク回路により供給される。本発明の目的達成のために
、これらの回路は設計上一般的と考え得る。プロツタ２
０の回路は２組の信号線に１００ナノセコンド間隔のク
ロツクパルスを出力する。各信号機のクロツクパルスは
互いに１８００のオフセツトを有する。これらのクロツ
クパルスはタイミング部及び制御器４００のプロツク４
０１のクロツク制御回路に加えられる。タイミング部及
び制御部１００は第１図の装置に加えられるクロツクパ
ルスの分配を制御し、更に後述する様にパルスを５０ナ
ノセコンドの間隔で供給するが、１００ナノセコンドの
間隔で供給するかを制御する。第１図に示される様に、
本発明による装置１０は、上述のタイミング部及び制御
部４００と、入力部３００と、倍数発生部１００と、桁
上げ保持加算部２００と、全加算器及び記憶部２５０と
を備える。
装置を使用する計算装置の制御部を形成する。第１図に
示す様に、演算サイクルの間記憶装置４０のアドレスさ
れた記憶位置のマイクロ命令内容が読み出され、制御ポ
イントレジスタ４０４中に記憶され、プロツタ４０６で
示されるデコーダ回路により復号化される。第１図の装
置のタイミング信号はプロツク２０で示される外部クロ
ツク回路により供給される。本発明の目的達成のために
、これらの回路は設計上一般的と考え得る。プロツタ２
０の回路は２組の信号線に１００ナノセコンド間隔のク
ロツクパルスを出力する。各信号機のクロツクパルスは
互いに１８００のオフセツトを有する。これらのクロツ
クパルスはタイミング部及び制御器４００のプロツク４
０１のクロツク制御回路に加えられる。タイミング部及
び制御部１００は第１図の装置に加えられるクロツクパ
ルスの分配を制御し、更に後述する様にパルスを５０ナ
ノセコンドの間隔で供給するが、１００ナノセコンドの
間隔で供給するかを制御する。第１図に示される様に、
本発明による装置１０は、上述のタイミング部及び制御
部４００と、入力部３００と、倍数発生部１００と、桁
上げ保持加算部２００と、全加算器及び記憶部２５０と
を備える。
タイミング部及び制御部４００
この部分は、プロツク４０１で示されるクロツク制御回
路及びモードフリツプフロツプと、制御ポイントレジス
タ４０４と、プロツク４０６のデコーダ回路と、４段２
進カウンタ４０８と、プロツタ４１０のデコーダ回路と
を備える。
路及びモードフリツプフロツプと、制御ポイントレジス
タ４０４と、プロツク４０６のデコーダ回路と、４段２
進カウンタ４０８と、プロツタ４１０のデコーダ回路と
を備える。
第２ｂ図により詳しく示されるプロツク４０１の回路は
、マイクロプログラム制御の下に１００ナノセコンドあ
るいは５０ナノセコンドの比率でクロツタパルスを供給
する。より詳細に述べれば、乗算装置はマイクロ命令語
のビツト８８〜９７によつて制御され、マイクロ命令語
の一部は演算の各サイクルの始めに制御ポイントレジス
タ４０４にロードされる。マイクロ命令語ビツトは次の
様に符号化される。（１） ビツト８８−８９は実行さ
れるべき演算あるいは機能を識別するためのタイプビツ
トである。
、マイクロプログラム制御の下に１００ナノセコンドあ
るいは５０ナノセコンドの比率でクロツタパルスを供給
する。より詳細に述べれば、乗算装置はマイクロ命令語
のビツト８８〜９７によつて制御され、マイクロ命令語
の一部は演算の各サイクルの始めに制御ポイントレジス
タ４０４にロードされる。マイクロ命令語ビツトは次の
様に符号化される。（１） ビツト８８−８９は実行さ
れるべき演算あるいは機能を識別するためのタイプビツ
トである。
コード０１は乗算機能を示す。（２）ビツト９０は乗数
保持レジスタＲＣＨ（図示せず）のストローブを制御す
る。
保持レジスタＲＣＨ（図示せず）のストローブを制御す
る。
レジスタＲＣＨは入力信号線ＲＣＨＯ−３５を介して入
力バッファゲートに接続される。
力バッファゲートに接続される。
このビツトの状態は制御ポイントレジスタだけに存在す
るだけでなく、他の制御ポイントレジスタ（図示せず）
にも記憶される。ビツト９０がゼ七になると、ストロー
ブパルスは発生されなくなり、ビツト９０が２進数の１
となると、ストローブパルスはＲＣＨレジスタに加えら
れる。（３）ビツト９１〜９３は乗算の形を示し、カウ
ンタ４０８にロードされるのに使用される。
るだけでなく、他の制御ポイントレジスタ（図示せず）
にも記憶される。ビツト９０がゼ七になると、ストロー
ブパルスは発生されなくなり、ビツト９０が２進数の１
となると、ストローブパルスはＲＣＨレジスタに加えら
れる。（３）ビツト９１〜９３は乗算の形を示し、カウ
ンタ４０８にロードされるのに使用される。
カウンタ４０８は、部分３００のＺＭＲスイツチ３１０
の動作を制御する。これらのビツトは次の様に符号化さ
れる。０００−ＮＯＰ ＯＯｌ−ＭＰＦ＝分数乗算、固定小数点、０１０−ＭＰ
Ｙ一整数乗算、固定小数点、０１１−ＦＭＰ一単精度、
正規化、浮動小数点乗算、１００−ＵＦＭ＝単精度、非
正規化、浮動小数点乗算、１０１＝ＤＦＭＰ一倍精度、
正規化、浮動小数点乗算、１１０−ＤＵＦＭ一倍精度、
非正規化、浮動小数点乗算、（４）ビツト９４は、プロ
ツク４０１の回路が５０あるいは１００ナノセコンドの
繰返しのクロツクパルスを供給するときに乗算装置に対
するタイミングモードを制御する。
の動作を制御する。これらのビツトは次の様に符号化さ
れる。０００−ＮＯＰ ＯＯｌ−ＭＰＦ＝分数乗算、固定小数点、０１０−ＭＰ
Ｙ一整数乗算、固定小数点、０１１−ＦＭＰ一単精度、
正規化、浮動小数点乗算、１００−ＵＦＭ＝単精度、非
正規化、浮動小数点乗算、１０１＝ＤＦＭＰ一倍精度、
正規化、浮動小数点乗算、１１０−ＤＵＦＭ一倍精度、
非正規化、浮動小数点乗算、（４）ビツト９４は、プロ
ツク４０１の回路が５０あるいは１００ナノセコンドの
繰返しのクロツクパルスを供給するときに乗算装置に対
するタイミングモードを制御する。
２進数ゼロのときに、ＳＥＴ５ＯＮＳｌＯとして示され
るこのビツトはプロツク４０１の回路が次の１００ナノ
セコンド周期のはじめに５０ナノセコンドのクロツク比
率を有するクロツクパルスを発生するのを抑止する。
るこのビツトはプロツク４０１の回路が次の１００ナノ
セコンド周期のはじめに５０ナノセコンドのクロツク比
率を有するクロツクパルスを発生するのを抑止する。
２進級１となると、ＳＥＴ５ＯＮＳｌＯ信号によりプロ
ツク４０１のクロツク回路が次の１００ナノセコンド周
期のはじめに５０ナノセコンドのクロツクパルスを発生
する。
ツク４０１のクロツク回路が次の１００ナノセコンド周
期のはじめに５０ナノセコンドのクロツクパルスを発生
する。
（５）ビツト９５は、加算器出力に与えられる出力スイ
ツチ（図示せず）を制御するのに使用される。（６）ビ
ツト９６−９７は、データ出力径路（図示せず）中に含
まれるレジスタ、及びコード００と０１により規定され
る部分３００の入力ＲＣＡとレジスタ３０２のストロー
ブを制御する。
ツチ（図示せず）を制御するのに使用される。（６）ビ
ツト９６−９７は、データ出力径路（図示せず）中に含
まれるレジスタ、及びコード００と０１により規定され
る部分３００の入力ＲＣＡとレジスタ３０２のストロー
ブを制御する。
まず第２ｂ図を参照する。
この図において、プロツク４０１は、多数のアンド／ナ
ンドゲート４０１−６及び４０１−１４〜４０１−３２
と、複数のフリツプフロツプ４０１−３〜４０１−５と
、１対の１駆動回路４０１−８及び４０１−１２と、１
対の遅延回路４０１−２及び４０１−１０とを包含す−
る。これらの回路のすべては設計上一般的なものと考え
られ、テキサス・インストルメンツ社、１９７２年発行
の゛集積回路カタログ（ＩｎｔｅｇｒａｔｅｄＣｉｒｃ
ｕｉｔＣａｔａｌＯｇ）”に記載されている回路の形を
とることができる。
ンドゲート４０１−６及び４０１−１４〜４０１−３２
と、複数のフリツプフロツプ４０１−３〜４０１−５と
、１対の１駆動回路４０１−８及び４０１−１２と、１
対の遅延回路４０１−２及び４０１−１０とを包含す−
る。これらの回路のすべては設計上一般的なものと考え
られ、テキサス・インストルメンツ社、１９７２年発行
の゛集積回路カタログ（ＩｎｔｅｇｒａｔｅｄＣｉｒｃ
ｕｉｔＣａｔａｌＯｇ）”に記載されている回路の形を
とることができる。
遅延回路は精確な遅延が得られるようにアルチプレクサ
やデータセレクタを使用して構成される。この種の回路
はまた上記参照文献にも記載されている。動作を説明す
ると、ＳＥＴ５ＯＮＳｌＯ信号が２進数の１となればい
つも、モードフリツプフロツプ４０１−５及び４０１−
４は２進の１に切り換り、信号ＦＦ５ＯＮＳ−ＭＯＤＥ
ｌＯ及びＦＦ５ＯＮＳ−ＭＯＤＥｌｌが２進の１になる
。このことは、クロツクパルスが５０ナノセコンドの割
合で与えられる５０ナノセコンドモードの動作を表す。
クロツクビツト９４が２進の１である限り装置は５０ナ
ノセコンドモードに保持される。モードフリツプフロツ
プ４０１−４が２進の１に切り換わると、別のモードフ
リツプフロツプ４０１−３が２進数字の１となり、信号
ＤＬ−ＦＦ−５０ＮＳ−ＭＯＤＥＯＯが２進のゼロとな
る。このフリツプフロツプは５０ナノセコンドモードの
動作に切換わる直前の１００ナノセコンド周期を通して
乗算装置を５０ナノセコンドモードに維持する。１００
ナノセコンド間隔の終りに、フリツプフロツプ４０１−
３が２進のゼロにりセツトされる。
やデータセレクタを使用して構成される。この種の回路
はまた上記参照文献にも記載されている。動作を説明す
ると、ＳＥＴ５ＯＮＳｌＯ信号が２進数の１となればい
つも、モードフリツプフロツプ４０１−５及び４０１−
４は２進の１に切り換り、信号ＦＦ５ＯＮＳ−ＭＯＤＥ
ｌＯ及びＦＦ５ＯＮＳ−ＭＯＤＥｌｌが２進の１になる
。このことは、クロツクパルスが５０ナノセコンドの割
合で与えられる５０ナノセコンドモードの動作を表す。
クロツクビツト９４が２進の１である限り装置は５０ナ
ノセコンドモードに保持される。モードフリツプフロツ
プ４０１−４が２進の１に切り換わると、別のモードフ
リツプフロツプ４０１−３が２進数字の１となり、信号
ＤＬ−ＦＦ−５０ＮＳ−ＭＯＤＥＯＯが２進のゼロとな
る。このフリツプフロツプは５０ナノセコンドモードの
動作に切換わる直前の１００ナノセコンド周期を通して
乗算装置を５０ナノセコンドモードに維持する。１００
ナノセコンド間隔の終りに、フリツプフロツプ４０１−
３が２進のゼロにりセツトされる。
２進のゼロがモードフリツプフロツプ４０１一５から乗
数選択スイツチ３１６（ＺＩＥＲ）の動作を制御する１
対のゲート４０１−３０と４０１−３２に加えられると
、浮動小数点命令（例えば信号ＦＦＦＬＯＡＴＩＮＧｌ
Ｏ＝１）の場合には５０ナンセコンドモードに入る前の
１００ナノセコンド周期においてＺＩＥ『イツチの出力
をゼロにする。
数選択スイツチ３１６（ＺＩＥＲ）の動作を制御する１
対のゲート４０１−３０と４０１−３２に加えられると
、浮動小数点命令（例えば信号ＦＦＦＬＯＡＴＩＮＧｌ
Ｏ＝１）の場合には５０ナンセコンドモードに入る前の
１００ナノセコンド周期においてＺＩＥ『イツチの出力
をゼロにする。
２つのフリツプフロツプの出力はゲート４０１−２８に
より論理和がとられ、ゲート４０１−２８の出力は装置
が５０ナノセコンドモードで動作しているか１００ナノ
セコンドモードで動作しているのかを表示する。
より論理和がとられ、ゲート４０１−２８の出力は装置
が５０ナノセコンドモードで動作しているか１００ナノ
セコンドモードで動作しているのかを表示する。
１００ＮＳＭ０ＤＥ１０信号の状態はゲート４０１−２
２を介してカウンタ４０８の動作を制御するために使用
され、信号のストローブは、ゲート４０１−１８により
付勢されたときに、ゲート４０１−２０を介してゲート
３０４に加えられる。
２を介してカウンタ４０８の動作を制御するために使用
され、信号のストローブは、ゲート４０１−１８により
付勢されたときに、ゲート４０１−２０を介してゲート
３０４に加えられる。
ゲート４０１−２４は、５０ｎｅモードに入る直前の１
００ｎｓサイクルを規定する信号のみＦＦｌＯＯＮＳＭ
ＯＤＥｌＯとＳＥＴ５ＯＮＳｌＯに応じて信号ＳＥＴ５
ＯＮＳｌ２を発生する。ＳＥＴ５ＯＮＳｌ２信号はＲＭ
Ｎレジスタ３０８のローテイングを制御する。ゲート４
０１−６は、フリツプフロツプ４０１−６により付勢さ
れると１組のクロツクパルスを１駆動回路４０１−８に
印加する。駆動回路４０１一８はまたゲート４０１−１
４から第２組のパルスを受ける。両入力から印加される
パルスは駆動″回路４０１−８により論理和がとられ、
クロツク信号ＣＬＯＣＫＭＬＴ３ｌＯが作られる。この
信号は選択回路４０１−１０により遅延され、遅延クロ
ツク信号ＣＬＯＣＫＤＬ−２−１０が作られる。第１図
に示す様に、ＣＬＯＣＫＭＬＴ３ｌＯ信号はフリツプフ
ロツプ ＲＳ及びＲＣレジスタ２５０−４及）び２５０
−６、更に乗数選択レジスタに加えられる。
００ｎｓサイクルを規定する信号のみＦＦｌＯＯＮＳＭ
ＯＤＥｌＯとＳＥＴ５ＯＮＳｌＯに応じて信号ＳＥＴ５
ＯＮＳｌ２を発生する。ＳＥＴ５ＯＮＳｌ２信号はＲＭ
Ｎレジスタ３０８のローテイングを制御する。ゲート４
０１−６は、フリツプフロツプ４０１−６により付勢さ
れると１組のクロツクパルスを１駆動回路４０１−８に
印加する。駆動回路４０１一８はまたゲート４０１−１
４から第２組のパルスを受ける。両入力から印加される
パルスは駆動″回路４０１−８により論理和がとられ、
クロツク信号ＣＬＯＣＫＭＬＴ３ｌＯが作られる。この
信号は選択回路４０１−１０により遅延され、遅延クロ
ツク信号ＣＬＯＣＫＤＬ−２−１０が作られる。第１図
に示す様に、ＣＬＯＣＫＭＬＴ３ｌＯ信号はフリツプフ
ロツプ ＲＳ及びＲＣレジスタ２５０−４及）び２５０
−６、更に乗数選択レジスタに加えられる。
伝送が重なるような状態を避けるために、信号ＣＬＯＣ
ＫＤＬ−２−１０は倍数発生器ラツチ回路に加えられる
。通常のクロツク信号ＣＬＯＣＫｌＯＯＮＳｌ２Ｏは、
ゲート４０１−１６により反転させられる入力信号ＣＬ
ＯＣＫｌＯＯＮＳｌＯに応じて１駆動回路４０１−１２
により作られる。ＣＬＯＣＫｌＯＯＮＳｌ２Ｏ信号はレ
ジスタ４０４に加えられ、このレジスタをＲＯＭ４Ｏの
読み出しサイクルに相当する１００ナノセコンド間隔の
周期的動作をさせる。以上説明した種々のタロツク信号
は第３図に示されている。第２ａ図にはプロツク４０６
で示されるデコーダ及びエンコーダ回路の詳細が示され
ている。
ＫＤＬ−２−１０は倍数発生器ラツチ回路に加えられる
。通常のクロツク信号ＣＬＯＣＫｌＯＯＮＳｌ２Ｏは、
ゲート４０１−１６により反転させられる入力信号ＣＬ
ＯＣＫｌＯＯＮＳｌＯに応じて１駆動回路４０１−１２
により作られる。ＣＬＯＣＫｌＯＯＮＳｌ２Ｏ信号はレ
ジスタ４０４に加えられ、このレジスタをＲＯＭ４Ｏの
読み出しサイクルに相当する１００ナノセコンド間隔の
周期的動作をさせる。以上説明した種々のタロツク信号
は第３図に示されている。第２ａ図にはプロツク４０６
で示されるデコーダ及びエンコーダ回路の詳細が示され
ている。
８進デコーダ回路４０６−１は、制御ポイントレジスタ
４０４に記憶されているマイクロ命令のビツト９１−９
３を復号化し、乗算命令の型を示す信号を発生する。
４０４に記憶されているマイクロ命令のビツト９１−９
３を復号化し、乗算命令の型を示す信号を発生する。
回路４０６−１により浮動小数点信号が発生されると、
回路４０６−３はこれらの信号を復号化し、例えば正規
化、非正規化等のような浮動小数点演算の形式を決定す
る。本発明の目的を達成するために、デコーダ及びエン
コーダ回路は設計上一般的なものと考えられる。これら
の回路は、例えば上記テキサスインストルメンツ社の文
献に掲載されている回路の形式をとることができる。上
述した様に、プロツク４０６が出力する信号は、５０ナ
ノセコンドモードの選択及び乗数ビツト選択の制御する
のに使用されることに注意されたい。
回路４０６−３はこれらの信号を復号化し、例えば正規
化、非正規化等のような浮動小数点演算の形式を決定す
る。本発明の目的を達成するために、デコーダ及びエン
コーダ回路は設計上一般的なものと考えられる。これら
の回路は、例えば上記テキサスインストルメンツ社の文
献に掲載されている回路の形式をとることができる。上
述した様に、プロツク４０６が出力する信号は、５０ナ
ノセコンドモードの選択及び乗数ビツト選択の制御する
のに使用されることに注意されたい。
カウンタ４０８は、プロツク４０６の出力信号に応じて
、入力部３００のＺＭＲスイツチ３１０を介して乗数ビ
ツトの選択を制御する。カウンタ４０８はビツト９１〜
９３の機能により当初スタート計算値るロードされ、装
置が５０ナノセコンドモードで動作する５（即ちＳＥＴ
５ＯＮＳｌＯ信号が２進の１となつている）各サイクル
の１つの期間毎に計数値が１づつ減少する。ここに説明
する様に、当初カウンタの３つの最上位のビツトは２進
の１にセツトされ、最下位のビツトは浮動小数点命令の
場合には２進数字の１となり、他の命令の場合にはゼロ
にセツトされる。
、入力部３００のＺＭＲスイツチ３１０を介して乗数ビ
ツトの選択を制御する。カウンタ４０８はビツト９１〜
９３の機能により当初スタート計算値るロードされ、装
置が５０ナノセコンドモードで動作する５（即ちＳＥＴ
５ＯＮＳｌＯ信号が２進の１となつている）各サイクル
の１つの期間毎に計数値が１づつ減少する。ここに説明
する様に、当初カウンタの３つの最上位のビツトは２進
の１にセツトされ、最下位のビツトは浮動小数点命令の
場合には２進数字の１となり、他の命令の場合にはゼロ
にセツトされる。
カウンタ４０８がロードされるのは、ＲＣＡレジスタに
被乗数がロードされるサイクルの間にある。カウンタ４
０８の出力信号は回路４１０により復号化され、その結
果得られる信号はスイツチ３１０の８位置の１つを選択
するのに使用される。スイツチ３１０はスイツチ３１２
に信号を供給する。基本的制御は装置が浮動小数屯命令
を実行しているかいないかにより決定される。浮動小数
点命令でない場合には、スイツチ３１２は第１位置（Ｚ
ＭＲＯ−６）にあり、浮動小数点命令の場合にはスイツ
チ３１２は第２位置（ＺＭＲ２−８）にある。スイツチ
及びカウンタ状態の選択は次に示す表の様になる。入力
部３００ この部分は、被乗数及び乗数を示す信号を受けるゲート
及びレジスタ回路３０１，３０４及び３０６と、１組の
レジスタ３０８及び３１４と、遅延回路３２０と、更に
適当な順序で乗数の異なつたビツトを選択する回路３１
０，３１２及び３１６とを備える。
被乗数がロードされるサイクルの間にある。カウンタ４
０８の出力信号は回路４１０により復号化され、その結
果得られる信号はスイツチ３１０の８位置の１つを選択
するのに使用される。スイツチ３１０はスイツチ３１２
に信号を供給する。基本的制御は装置が浮動小数屯命令
を実行しているかいないかにより決定される。浮動小数
点命令でない場合には、スイツチ３１２は第１位置（Ｚ
ＭＲＯ−６）にあり、浮動小数点命令の場合にはスイツ
チ３１２は第２位置（ＺＭＲ２−８）にある。スイツチ
及びカウンタ状態の選択は次に示す表の様になる。入力
部３００ この部分は、被乗数及び乗数を示す信号を受けるゲート
及びレジスタ回路３０１，３０４及び３０６と、１組の
レジスタ３０８及び３１４と、遅延回路３２０と、更に
適当な順序で乗数の異なつたビツトを選択する回路３１
０，３１２及び３１６とを備える。
上記順序及び異なつた命令に対する乗数ビツトのグルー
プ化もまた上記表に示されている。この部分の回路は乗
算装置を３６ビツトの巾の母線に適応できるようにする
。この部分は、装置が７２ビツトの巾の母線に接続され
た場合にはかなり複雑さが低下する。ＲＭＮレジスタ３
０８は９ビツトレジスタであり、ＲＣＡレジスタがロー
ドされるとき（例えばビツト９１−９３がこのローデイ
ングを表示する）はいつもこのレジスタはクリアーされ
てゼロとなる。
プ化もまた上記表に示されている。この部分の回路は乗
算装置を３６ビツトの巾の母線に適応できるようにする
。この部分は、装置が７２ビツトの巾の母線に接続され
た場合にはかなり複雑さが低下する。ＲＭＮレジスタ３
０８は９ビツトレジスタであり、ＲＣＡレジスタがロー
ドされるとき（例えばビツト９１−９３がこのローデイ
ングを表示する）はいつもこのレジスタはクリアーされ
てゼロとなる。
ＳＥＴ５ＯＮＳｌ２信号が２進の１のときはいつもレジ
スタ３０８にはレジスタＲＣＨ（図示せず）からの出力
ビツトＯ−８がロードされる。これは、装置が５０ナノ
セコンドモードで動作を始める前の最後の１００ナノセ
コンドサイクル全体のローデイングを制限する。倍精度
乗数の場合には、ＲＭＮレジスタ３０８は乗数の上方及
び下方語の転送において平滑な過渡特性を有する。ＲＣ
Ａレジスタ３０２は３６ビツトレジスタであり、乗数の
１語の記憶を行う。第１図に示す様に、その出力は、部
分１００の倍数発生回路１００−２，１００−４及び１
００−６のそれぞれに並列に加えられる。バツフアゲー
ト回路３０４も同様に部分１００の倍数発生回路に並列
に接続される。倍精度（浮動小数点命令）演算の場合に
は、これらの回路は、入力ＺＡＱ母線から供給される被
乗算のうちの最下位の３６ビツトを印加する。上記入力
母線は命令の実行される間そこに保持される。単精度動
作の場合には、入カバツフアはプロツク４０１から出力
される信号ＳＵＰＺＡＱｌＯにより消勢される。この結
果、部分１００の回路にはゼロが供給される。乗数選択
スイツチについてより詳細に述べるとＺＭＲスイツチ３
１０は９ビツトの巾で８つのデータ選択スイツチのうち
の１つである。
スタ３０８にはレジスタＲＣＨ（図示せず）からの出力
ビツトＯ−８がロードされる。これは、装置が５０ナノ
セコンドモードで動作を始める前の最後の１００ナノセ
コンドサイクル全体のローデイングを制限する。倍精度
乗数の場合には、ＲＭＮレジスタ３０８は乗数の上方及
び下方語の転送において平滑な過渡特性を有する。ＲＣ
Ａレジスタ３０２は３６ビツトレジスタであり、乗数の
１語の記憶を行う。第１図に示す様に、その出力は、部
分１００の倍数発生回路１００−２，１００−４及び１
００−６のそれぞれに並列に加えられる。バツフアゲー
ト回路３０４も同様に部分１００の倍数発生回路に並列
に接続される。倍精度（浮動小数点命令）演算の場合に
は、これらの回路は、入力ＺＡＱ母線から供給される被
乗算のうちの最下位の３６ビツトを印加する。上記入力
母線は命令の実行される間そこに保持される。単精度動
作の場合には、入カバツフアはプロツク４０１から出力
される信号ＳＵＰＺＡＱｌＯにより消勢される。この結
果、部分１００の回路にはゼロが供給される。乗数選択
スイツチについてより詳細に述べるとＺＭＲスイツチ３
１０は９ビツトの巾で８つのデータ選択スイツチのうち
の１つである。
カウンタ４０８の制御の下にＺＭＲスイツチ３１０は基
本的乗数ビツト選択を実行する。ＺＺＭＲスイツチ３１
２は７ビツトの巾で２つのデータ選択スイツチの１つで
ある。上記データ選択スイツチは、どの組の出力乗数ビ
ツト信号（ＺＭＲＯ−８）を７ビツトの巾のＲＭＲレジ
スタ３１４にロードさせるかを選択する。ＺＩＥＲスイ
ツチ３１６は２つのデータ選択スイツチのうちの１つの
７ビツトの巾のものである。このデータ選択スイツチは
、どの乗数ビツト信号を部分１００の倍数発生回路に加
えるかを選択する。乗数の初期検査の間、ＺＩＥＲスイ
ツチ３１６は、乗算命令が固定小数点演算であるときは
、入力ＲＣＨレジスタから直接ビツトを選択し、乗算命
令が浮動小数点演算であるときは、その出力をゼロにす
る。
本的乗数ビツト選択を実行する。ＺＺＭＲスイツチ３１
２は７ビツトの巾で２つのデータ選択スイツチの１つで
ある。上記データ選択スイツチは、どの組の出力乗数ビ
ツト信号（ＺＭＲＯ−８）を７ビツトの巾のＲＭＲレジ
スタ３１４にロードさせるかを選択する。ＺＩＥＲスイ
ツチ３１６は２つのデータ選択スイツチのうちの１つの
７ビツトの巾のものである。このデータ選択スイツチは
、どの乗数ビツト信号を部分１００の倍数発生回路に加
えるかを選択する。乗数の初期検査の間、ＺＩＥＲスイ
ツチ３１６は、乗算命令が固定小数点演算であるときは
、入力ＲＣＨレジスタから直接ビツトを選択し、乗算命
令が浮動小数点演算であるときは、その出力をゼロにす
る。
初期検査は常に１００ナノセコンドサイタル全体の間に
なされる。乗数の他の検査のすべては、ＺＩＥＲスイツ
チ３１６がＲＭＲレジスタを選択する５０ナノセコンド
サイクルの間になされる。１００ナノセコンドサイクル
の間、ＲＣＲレジスタから乗数ビツトを選択し、倍数を
発生するのに十分な時間がある。
なされる。乗数の他の検査のすべては、ＺＩＥＲスイツ
チ３１６がＲＭＲレジスタを選択する５０ナノセコンド
サイクルの間になされる。１００ナノセコンドサイクル
の間、ＲＣＲレジスタから乗数ビツトを選択し、倍数を
発生するのに十分な時間がある。
ＲＭＲレジスタは、乗数ビツト選択がある１つのサイク
ル内で行わせ、次のサイクル便数を発生させる。初期検
査の間、最下位のビツトが入力ＲＭＮＯから選択される
。
ル内で行わせ、次のサイクル便数を発生させる。初期検
査の間、最下位のビツトが入力ＲＭＮＯから選択される
。
このビツトは、固定小数点乗算命令がゼロであり、四倍
精度乗算命令がゼロであるために選択される。また、そ
れは、四倍精度乗算命令に対する乗数語の切換の間の前
の語最上位のビツトに相当する。ここに説明する様に、
乗算動作は、装置が５０ナノセコンドで動作している間
、桁上げ保持加算回路網において最後の部分の積の加算
が、この前の１００ナノセコンドサイクルの後の半分に
おいてなされるように行われる。
精度乗算命令がゼロであるために選択される。また、そ
れは、四倍精度乗算命令に対する乗数語の切換の間の前
の語最上位のビツトに相当する。ここに説明する様に、
乗算動作は、装置が５０ナノセコンドで動作している間
、桁上げ保持加算回路網において最後の部分の積の加算
が、この前の１００ナノセコンドサイクルの後の半分に
おいてなされるように行われる。
これにより、平滑に１００ナノセコンドモードに移行す
る（もどる）ことができる。このように、すぐ前の乗数
検査はこの前の１００ナノセコンドサイクルの初めの半
分の間に行われる。５０ナノセコンドサイタルの数は常
に偶数に選゛択され、乗数ビツト選択サイクルの数は、
５０ナノセコンドサイクルの数から１を減じ更に１を加
えたものとなる。
る（もどる）ことができる。このように、すぐ前の乗数
検査はこの前の１００ナノセコンドサイクルの初めの半
分の間に行われる。５０ナノセコンドサイタルの数は常
に偶数に選゛択され、乗数ビツト選択サイクルの数は、
５０ナノセコンドサイクルの数から１を減じ更に１を加
えたものとなる。
これは、５０ナノセコンドサイクルに先行するすぐ前の
１００ナノセコンドサイタルの間第１の乗数ビツトを選
択するためである。このように、乗数ビツト選択サイク
ルの数もまた偶数とならなければならない。このことは
、固定小数点演算において使用される３６ビツト乗数に
は容認できるものであるが、浮動小数点演算に使用され
る２８及び６４ビツト乗数は、乗数の検査を完全にする
ためには奇数回のサイクルが必要である。第１乗数ビツ
トをすべてゼロに選べば、サイクルの数は偶数になる。
このとき、乗数の実効ビツトは次の選択を開始するのに
使用される。第１図に示されるように、ＺＩＥＲスイツ
チ３１６により選択される乗数ビツトはプロツク３２０
に内蔵される回路により遅延され、部分１００の倍数発
生回路のそれぞれに並列に印加される。遅延回路は設計
上一般的なものと考えられる。例えば、これらの回路は
、直列に接続されて所望の遅延量を得る複数のデータセ
レクタ回路の形をとることができる。全体の遅延量は、
ラツチ回路のストローピングとローテングが他のレジス
タのストローピングに続いて行われるように選択される
。これにより、走査されてＲＣ及びＲＳレジスタ２００
−１０及び２００−１２に印加される信号は、レジスタ
２００−１０及び２００−１２がストローブされあるい
はロードされているときは変化しない。このため、ラツ
チ回路に加えられるクロツクあるいはストローピング信
号ＣＬＯＣＫＤＬ２ｌＯもまた遅延される。倍数発生部
１００ この部分は、倍数発生回路１００−２，１旧Ｄ−４及び
１００−６と、更にプロツク１００−１０の桁上げ発生
及び復号回路とを備える。
１００ナノセコンドサイタルの間第１の乗数ビツトを選
択するためである。このように、乗数ビツト選択サイク
ルの数もまた偶数とならなければならない。このことは
、固定小数点演算において使用される３６ビツト乗数に
は容認できるものであるが、浮動小数点演算に使用され
る２８及び６４ビツト乗数は、乗数の検査を完全にする
ためには奇数回のサイクルが必要である。第１乗数ビツ
トをすべてゼロに選べば、サイクルの数は偶数になる。
このとき、乗数の実効ビツトは次の選択を開始するのに
使用される。第１図に示されるように、ＺＩＥＲスイツ
チ３１６により選択される乗数ビツトはプロツク３２０
に内蔵される回路により遅延され、部分１００の倍数発
生回路のそれぞれに並列に印加される。遅延回路は設計
上一般的なものと考えられる。例えば、これらの回路は
、直列に接続されて所望の遅延量を得る複数のデータセ
レクタ回路の形をとることができる。全体の遅延量は、
ラツチ回路のストローピングとローテングが他のレジス
タのストローピングに続いて行われるように選択される
。これにより、走査されてＲＣ及びＲＳレジスタ２００
−１０及び２００−１２に印加される信号は、レジスタ
２００−１０及び２００−１２がストローブされあるい
はロードされているときは変化しない。このため、ラツ
チ回路に加えられるクロツクあるいはストローピング信
号ＣＬＯＣＫＤＬ２ｌＯもまた遅延される。倍数発生部
１００ この部分は、倍数発生回路１００−２，１旧Ｄ−４及び
１００−６と、更にプロツク１００−１０の桁上げ発生
及び復号回路とを備える。
これらの回路は、これらに印加される乗算ビツトに応じ
て乗算の間被乗数の倍数の発生を制御する。上述の様に
、回路１００−２，１００−４及び１００−６は、ＲＣ
Ａレジスタ３０２からデータ入力として被乗数信号を受
け、プロツク３０４のバツフアゲート回路からＺＡＱ入
力母線信号を受ける。倍数発生回路の各々は、デイ一．
フエツト（Ｄ．Ｆｅｔｔ）とシュー・エル．キンデル（
Ｊ．Ｌ．Ｋｉｎｄｅｌｌ）の特許出願に示されている。
これらの回路により実行される機能は第２ｃ図に示され
ている。この図に示されているように、倍数発生回路は
５つのデータ選択スイツチの１つとして何らかの機能を
果し、その出力はいくつかのラツチ回路に与えられる。
ラツチ回路は、倍数を形成し、その倍数を加算し、２つ
の５０ナノセコンドサイクルの間隔に部分積を発生させ
る。各発生回路は７３ビツトの巾であることに注意され
たい。この巾があれば７２ビツトの被乗数を途中で打切
ることなく右へ１ビツトシフトすることができる。この
ビツトはそれが部分積に加算されるまで且つ加算がすべ
て伝送されてすべて桁上げされるまで記憶される。桁移
動は第１図において２つのゼロ（例えば０，０）で示さ
れている。他の位置では、ゼロ及び１の固定値が信号線
を介してその位置に加えられ、これら倍数の最下位のビ
ツトの適当な値が供給される。この表に示されるように
、゛負２゛の倍数が発生されるときは、倍数発生回路は
プロツク１００−１０の回路によつて供給されるキヤリ
ーインと共に１の倍数の補数（反転）を発生する。倍数
の補数が部分２００の桁上げ保持回路により部分積に加
算されるときは、キヤリーインビツトもまた倍数の最下
位の桁に加算される。これにより、必要な減算動作のた
めの倍数の補数化（２の補数）が完成する。プロツク１
００−１０の回路は、一般的設計のデコーダ回路を有し
、この回路は異なつたグループの乗数ビツトの復号化を
行い、上記表に示す値を有する適当なキヤリーアウト信
号を発生する。
て乗算の間被乗数の倍数の発生を制御する。上述の様に
、回路１００−２，１００−４及び１００−６は、ＲＣ
Ａレジスタ３０２からデータ入力として被乗数信号を受
け、プロツク３０４のバツフアゲート回路からＺＡＱ入
力母線信号を受ける。倍数発生回路の各々は、デイ一．
フエツト（Ｄ．Ｆｅｔｔ）とシュー・エル．キンデル（
Ｊ．Ｌ．Ｋｉｎｄｅｌｌ）の特許出願に示されている。
これらの回路により実行される機能は第２ｃ図に示され
ている。この図に示されているように、倍数発生回路は
５つのデータ選択スイツチの１つとして何らかの機能を
果し、その出力はいくつかのラツチ回路に与えられる。
ラツチ回路は、倍数を形成し、その倍数を加算し、２つ
の５０ナノセコンドサイクルの間隔に部分積を発生させ
る。各発生回路は７３ビツトの巾であることに注意され
たい。この巾があれば７２ビツトの被乗数を途中で打切
ることなく右へ１ビツトシフトすることができる。この
ビツトはそれが部分積に加算されるまで且つ加算がすべ
て伝送されてすべて桁上げされるまで記憶される。桁移
動は第１図において２つのゼロ（例えば０，０）で示さ
れている。他の位置では、ゼロ及び１の固定値が信号線
を介してその位置に加えられ、これら倍数の最下位のビ
ツトの適当な値が供給される。この表に示されるように
、゛負２゛の倍数が発生されるときは、倍数発生回路は
プロツク１００−１０の回路によつて供給されるキヤリ
ーインと共に１の倍数の補数（反転）を発生する。倍数
の補数が部分２００の桁上げ保持回路により部分積に加
算されるときは、キヤリーインビツトもまた倍数の最下
位の桁に加算される。これにより、必要な減算動作のた
めの倍数の補数化（２の補数）が完成する。プロツク１
００−１０の回路は、一般的設計のデコーダ回路を有し
、この回路は異なつたグループの乗数ビツトの復号化を
行い、上記表に示す値を有する適当なキヤリーアウト信
号を発生する。
更に、プロツタ１００−１０は一般的な設計の複数のフ
リツプフロツプ回路と遅延回路をそなえる。遅延回路も
またデータ選択回路の構成がとられ、復号回路により発
生されたキヤリーアウト信号を遅延させる。その後、こ
の信号はタロツク信号で制御されるフリツプフロツプに
記憶される。このフリツプフロツプの２進１出力は、桁
上げ保持加算部２００と全加算部２５０の入力に印加さ
れる。その出力信号は信号ＤＬＦＦＣＡＲＲＹＡｌＯ，
ＦＦＣＡＲＲＹＢｌＯ及びＦＦＣＡＲＲＹＣｌＯに相当
する。Ａ段の乗数ビツトのグループに応じて発生される
復号信号ＤＬＦＦＣＡＲＲＹＡｌＯは、部分２５０に印
加される前に２つの直列接続されたフリツプフロツプに
印加される。これは後述する様に適当なタイミングを与
えるためである。桁上げ保持加算部２００ この部分は、複数の桁上げ保持加算回路網２００−２，
２００−４及び２００−６と、更に桁上げレジスタＲＣ
２ＯＯ−１０と、総和レジスタＲＳ２ＯＯ−１２とを備
える。
リツプフロツプ回路と遅延回路をそなえる。遅延回路も
またデータ選択回路の構成がとられ、復号回路により発
生されたキヤリーアウト信号を遅延させる。その後、こ
の信号はタロツク信号で制御されるフリツプフロツプに
記憶される。このフリツプフロツプの２進１出力は、桁
上げ保持加算部２００と全加算部２５０の入力に印加さ
れる。その出力信号は信号ＤＬＦＦＣＡＲＲＹＡｌＯ，
ＦＦＣＡＲＲＹＢｌＯ及びＦＦＣＡＲＲＹＣｌＯに相当
する。Ａ段の乗数ビツトのグループに応じて発生される
復号信号ＤＬＦＦＣＡＲＲＹＡｌＯは、部分２５０に印
加される前に２つの直列接続されたフリツプフロツプに
印加される。これは後述する様に適当なタイミングを与
えるためである。桁上げ保持加算部２００ この部分は、複数の桁上げ保持加算回路網２００−２，
２００−４及び２００−６と、更に桁上げレジスタＲＣ
２ＯＯ−１０と、総和レジスタＲＳ２ＯＯ−１２とを備
える。
桁上げ保持加算回路網のＡ，Ｂ及びＣで示される３つの
各段は、乗数がレジスタ２００−１０と２００−１２に
蓄積されている部分積を加算する。第２ｃ図及び第２ｄ
図には、異なつた段の詳細が示されている。
各段は、乗数がレジスタ２００−１０と２００−１２に
蓄積されている部分積を加算する。第２ｃ図及び第２ｄ
図には、異なつた段の詳細が示されている。
第２ｃ図には、８ビツトの被乗数に６ビツトの乗数を乗
する桁上げ保持加算回路網の各段の接続が示されている
。桁上げ保持加算回路網は２つの桁上げ保持加算回路段
によりその各段の最上位の桁と最下位の桁の双方におい
て拡大されることに注意されたい。従つて、各段におい
ては、乗数人力信号は２ビツト左にシフトされ、最後の
段では４つの桁上げ保持加算回路は倍数発生回路１００
−６からの入力信号を受けない。最上位の桁を拡大する
ことは、部分積に加算されるべき適当なビツト位置に倍
数を位置させることになる。これにより、倍数を左に２
ビツトシフトすることができる。各段（例えば、ＣＳＡ
，ＣＳＢ及びＣＳＣ）に存在するプロツクは、それぞれ
１対の加数ビツト及び桁上げビツトの加算を実行する桁
上げ保持加算回路を示す。
する桁上げ保持加算回路網の各段の接続が示されている
。桁上げ保持加算回路網は２つの桁上げ保持加算回路段
によりその各段の最上位の桁と最下位の桁の双方におい
て拡大されることに注意されたい。従つて、各段におい
ては、乗数人力信号は２ビツト左にシフトされ、最後の
段では４つの桁上げ保持加算回路は倍数発生回路１００
−６からの入力信号を受けない。最上位の桁を拡大する
ことは、部分積に加算されるべき適当なビツト位置に倍
数を位置させることになる。これにより、倍数を左に２
ビツトシフトすることができる。各段（例えば、ＣＳＡ
，ＣＳＢ及びＣＳＣ）に存在するプロツクは、それぞれ
１対の加数ビツト及び桁上げビツトの加算を実行する桁
上げ保持加算回路を示す。
この回路は設計上一般的なものにすることができるが、
好ましい実施例では、エツチ・ダブリユ一・ミラー（Ｈ
．Ｗ．Ｍｉｌｌｅｒ）により発明された０電流モード桁
上げ保持加算回路（ＡｕｒｒｅｎｔＭＯｄｅＣａｒｒｙ
ＳａｖｅＡｄｄｅｒ）と称する特許出願に開示された桁
上げ保持加算回路の形をとる。ＡＣｉｎ，ＢＣｉｎｌ及
びＣＣｉｎ信号はキヤリーイン発生回路により発生され
る出力キヤリーイン信号に相当する。ＡＣｉｎ信号は桁
上げ保持加算回路網に印加されるかわりに、フリツプフ
ロツプ（図示せず）に記憶され、演算の次のサイクルの
間に部分２５０の桁上げ加算器に印加ざれる。ＲＣ及び
ＲＣレジスタ２００−１０及び２００−１２は、桁上げ
保持加算回路網のＣ段により発生される桁上げ及び総和
出力信号を記憶する。これらのレジスタの出力信号は、
図に示す様に桁上げ保持加算回路網の入力及び部分２５
０のリプル桁上げ加算器の入力に加えられる。第２ｄ図
には、第１図に使用された桁上げ保持加算回路網の構成
及び配置が示されている。
好ましい実施例では、エツチ・ダブリユ一・ミラー（Ｈ
．Ｗ．Ｍｉｌｌｅｒ）により発明された０電流モード桁
上げ保持加算回路（ＡｕｒｒｅｎｔＭＯｄｅＣａｒｒｙ
ＳａｖｅＡｄｄｅｒ）と称する特許出願に開示された桁
上げ保持加算回路の形をとる。ＡＣｉｎ，ＢＣｉｎｌ及
びＣＣｉｎ信号はキヤリーイン発生回路により発生され
る出力キヤリーイン信号に相当する。ＡＣｉｎ信号は桁
上げ保持加算回路網に印加されるかわりに、フリツプフ
ロツプ（図示せず）に記憶され、演算の次のサイクルの
間に部分２５０の桁上げ加算器に印加ざれる。ＲＣ及び
ＲＣレジスタ２００−１０及び２００−１２は、桁上げ
保持加算回路網のＣ段により発生される桁上げ及び総和
出力信号を記憶する。これらのレジスタの出力信号は、
図に示す様に桁上げ保持加算回路網の入力及び部分２５
０のリプル桁上げ加算器の入力に加えられる。第２ｄ図
には、第１図に使用された桁上げ保持加算回路網の構成
及び配置が示されている。
図の左側及び右側はそれぞれ最上位のビツト構成及び最
下位のビツト構成を示している。図の中間部はダツシユ
・シンポルで示す部分を含んでいるが、これは次に示す
ようなパターンの繰り返しを意味する。すなわち、その
パターンとは、ある桁上げ保持加算回路ｎにとつて、人
力は、加算回路と同じ段の倍数回路ビツトｎ１総和ビツ
ト（ｎ−２）及び前段からの桁上げビツト（ｎ−１）に
対応する。ＲＣ及びＲＳレジスタ２００−１０及び２０
０−１２は加算器の段Ａの前段に相当する。桁上げ発生
器及びプロツク１００−１０で示される復号回路によつ
て作られるキヤリーイン信号ＦＦＣＡＲＲＹＣ及びＦＦ
ＣＡＲＲＹＢは図に示す位置の段に挿入される。キヤリ
ーイン信号ＦＦＣＡＲＲＹＡは部分２５０のリツプル桁
上げ加算器に挿入される。
下位のビツト構成を示している。図の中間部はダツシユ
・シンポルで示す部分を含んでいるが、これは次に示す
ようなパターンの繰り返しを意味する。すなわち、その
パターンとは、ある桁上げ保持加算回路ｎにとつて、人
力は、加算回路と同じ段の倍数回路ビツトｎ１総和ビツ
ト（ｎ−２）及び前段からの桁上げビツト（ｎ−１）に
対応する。ＲＣ及びＲＳレジスタ２００−１０及び２０
０−１２は加算器の段Ａの前段に相当する。桁上げ発生
器及びプロツク１００−１０で示される復号回路によつ
て作られるキヤリーイン信号ＦＦＣＡＲＲＹＣ及びＦＦ
ＣＡＲＲＹＢは図に示す位置の段に挿入される。キヤリ
ーイン信号ＦＦＣＡＲＲＹＡは部分２５０のリツプル桁
上げ加算器に挿入される。
部分２５０の段は後述の様にビツト７６を発生する。全
加算部２５０ この部分は、第２ｃ図に示す様に桁上げ先取り機能と記
憶機能（フリツプフロツプ２５０−８）とを有する７８
ビツト加算器２５０−２を有する゛。
加算部２５０ この部分は、第２ｃ図に示す様に桁上げ先取り機能と記
憶機能（フリツプフロツプ２５０−８）とを有する７８
ビツト加算器２５０−２を有する゛。
加算器２５０−２は桁上げ信号を部分積の総和信号に加
算し、最終的な積をつくる。この加算器段は一般的な設
計にすることができ、好ましい実施例では、エツチ．ダ
ブリユ一．ミラー（Ｈ．Ｗ．Ｍｉｌｌｅｒ）により発明
されだ電流モード桁上げ先取りアレイ（Ｃｕｒｒｅｎｔ
ＭＯｄｅＣａｒｒｙＬＯＯｋａｈｅａｄＡｒｒａｙ）′
５及び同じくエツチ．ダブリユ一．ミラーにより発明さ
れた電流モード演算論理アレイゞｔ（ＣｕｒｒｅｎｔＭ
ＯｄｅＡｒｉｔｈｍｅｔｉｃＨＯｇｉｃＡｒｒａｙ）ゝ
と称する特許出願に開示されている桁上げ先取り及び加
算回路の形を採用する。動作を説明すると、主乗算サイ
クルの間、加算器２５０−２がキヤリーアウト信号を発
生する。この信号の積のビツト（例えばビツト７１−７
６ ）はこのサイクルの間に捨てられる。ビツト位置７
１から出力されるキヤリーアウト信号は、例えば第２ｃ
図のフリツプフロツプ２５０−８の様なフリツプフロツ
プに記憶されると共に、桁上げ入力信号として（例えば
第２ｃ図のＲＩＰＣＩＮ）次のサイクルにおいて加算器
２５０−２に印加される。第２ｃ図に示す様に、ＲＳレ
ジスタ２００一１２の各段は対応する加算器２５０−２
の各段に接続される。
算し、最終的な積をつくる。この加算器段は一般的な設
計にすることができ、好ましい実施例では、エツチ．ダ
ブリユ一．ミラー（Ｈ．Ｗ．Ｍｉｌｌｅｒ）により発明
されだ電流モード桁上げ先取りアレイ（Ｃｕｒｒｅｎｔ
ＭＯｄｅＣａｒｒｙＬＯＯｋａｈｅａｄＡｒｒａｙ）′
５及び同じくエツチ．ダブリユ一．ミラーにより発明さ
れた電流モード演算論理アレイゞｔ（ＣｕｒｒｅｎｔＭ
ＯｄｅＡｒｉｔｈｍｅｔｉｃＨＯｇｉｃＡｒｒａｙ）ゝ
と称する特許出願に開示されている桁上げ先取り及び加
算回路の形を採用する。動作を説明すると、主乗算サイ
クルの間、加算器２５０−２がキヤリーアウト信号を発
生する。この信号の積のビツト（例えばビツト７１−７
６ ）はこのサイクルの間に捨てられる。ビツト位置７
１から出力されるキヤリーアウト信号は、例えば第２ｃ
図のフリツプフロツプ２５０−８の様なフリツプフロツ
プに記憶されると共に、桁上げ入力信号として（例えば
第２ｃ図のＲＩＰＣＩＮ）次のサイクルにおいて加算器
２５０−２に印加される。第２ｃ図に示す様に、ＲＳレ
ジスタ２００一１２の各段は対応する加算器２５０−２
の各段に接続される。
ＲＣレジスタ２００−１０の各段は実質的に左に１ビツ
トシフトされて加算器２５０一２の各段に接続される。
これにより、ビツト位７６の段への入力あるいは第２ｃ
図の位置１２への入カへは段Ａからキヤリーイン信号が
挿入されなくなる。加算器２５０−２中の他のビツト位
置は最上位のビツト位置に相当し、拡張符号（Ｓｉｇｎ
）ビツトとしての役目をする。
トシフトされて加算器２５０一２の各段に接続される。
これにより、ビツト位７６の段への入力あるいは第２ｃ
図の位置１２への入カへは段Ａからキヤリーイン信号が
挿入されなくなる。加算器２５０−２中の他のビツト位
置は最上位のビツト位置に相当し、拡張符号（Ｓｉｇｎ
）ビツトとしての役目をする。
この段は常に実際の符号（Ｓｉｇｎ）を発生し、オーバ
フロー状態の検出と訂正に使用される。第２ｃ図に［Ｐ
ＲＯＰＢＩＴ］と標記された入力は、２進の１に接続さ
れ、この２進はその段を介して伝送されるキヤリーアウ
ト信号を付勢する。
フロー状態の検出と訂正に使用される。第２ｃ図に［Ｐ
ＲＯＰＢＩＴ］と標記された入力は、２進の１に接続さ
れ、この２進はその段を介して伝送されるキヤリーアウ
ト信号を付勢する。
第１図の各段もまた２進の１に接続され、この各段は、
桁上げ保持加算回路からの第２入力あるいは他の回路か
らの入力を受けるようになつていない。動作説明 概説 本発明の装置の動作を詳しく説明する前に、本装置全体
の動作を第４図及び次に示す表を参照して一般的に説明
する。
桁上げ保持加算回路からの第２入力あるいは他の回路か
らの入力を受けるようになつていない。動作説明 概説 本発明の装置の動作を詳しく説明する前に、本装置全体
の動作を第４図及び次に示す表を参照して一般的に説明
する。
上述の様に、本装置の種々の部分により実行される動作
は重複している。
は重複している。
次に示す表には、典型的な命令の実行の間の動作の各サ
イクルに行われる主な動作が示されている。この表は、
最終的な結果（積）を得るのに関連して生じる動作のサ
イクルを別の部分に関係づけて単に示すものである。し
かし、全くの部分が常に何らかの動作をしていることは
認識していただけるであろう。第４図には、３６ビツト
の被乗数を有する固定２進整数乗算（ＭＰＹ）の動作が
示されている。
イクルに行われる主な動作が示されている。この表は、
最終的な結果（積）を得るのに関連して生じる動作のサ
イクルを別の部分に関係づけて単に示すものである。し
かし、全くの部分が常に何らかの動作をしていることは
認識していただけるであろう。第４図には、３６ビツト
の被乗数を有する固定２進整数乗算（ＭＰＹ）の動作が
示されている。
この図において、第１サイクルはセツトアツプサイクル
であることに注意されたい。このサイクルの間に、乗数
ビツト信号がレジスタにロードされ、ここで上記信号が
検査さ楓被乗数がＲＣＡレジスタにロードされる。この
段階で、同一サイクル中に、ＲＭＮ，ＲＣ及びＲＳレジ
スタにゼロがロードされる。第２サイクルの間、本装置
はＺＡＱ母線から被乗数の第２の半分を受ける。
であることに注意されたい。このサイクルの間に、乗数
ビツト信号がレジスタにロードされ、ここで上記信号が
検査さ楓被乗数がＲＣＡレジスタにロードされる。この
段階で、同一サイクル中に、ＲＭＮ，ＲＣ及びＲＳレジ
スタにゼロがロードされる。第２サイクルの間、本装置
はＺＡＱ母線から被乗数の第２の半分を受ける。
この型の命令に対する被乗数の第２の半分は常にゼロで
あり、入力母線はゼロとなる。このとき、本装置はプロ
ツク４０１の回路によつて次の１００ナノセコンドサイ
クルの開始にあたり５０ナノセコンドモード動作にセツ
トされる。また、カウンタ４０８は「１１１０」状態と
なる。このサイクルの間、入力部３００は乗数の第１の
７ビツトを検査し、倍数発生回路１００−２，１００−
４及び１００−６のそれぞれにより発生される第１倍数
を関連するラツチ回路にロードすることに注意されたい
。
あり、入力母線はゼロとなる。このとき、本装置はプロ
ツク４０１の回路によつて次の１００ナノセコンドサイ
クルの開始にあたり５０ナノセコンドモード動作にセツ
トされる。また、カウンタ４０８は「１１１０」状態と
なる。このサイクルの間、入力部３００は乗数の第１の
７ビツトを検査し、倍数発生回路１００−２，１００−
４及び１００−６のそれぞれにより発生される第１倍数
を関連するラツチ回路にロードすることに注意されたい
。
すなわち、ＺＩＥＲスイツチ３１６は異なつたグループ
の乗数ビツトを発生回路のそれぞれに供給し、逆に、発
生回路はラツチ回路に記臆されている適当な倍数を選択
する。同時に、第２組の乗数ビツトが選択されＲＭＲレ
ジスタ３１４にロードされる。また、上部ビツトがＲＭ
Ｎレジスタ３０８にロードされる。第４図に示される様
に、本装置は４つの５０ナノセコンドサイクルの連続で
始まり、同じ動作を繰り返し実行する。
の乗数ビツトを発生回路のそれぞれに供給し、逆に、発
生回路はラツチ回路に記臆されている適当な倍数を選択
する。同時に、第２組の乗数ビツトが選択されＲＭＲレ
ジスタ３１４にロードされる。また、上部ビツトがＲＭ
Ｎレジスタ３０８にロードされる。第４図に示される様
に、本装置は４つの５０ナノセコンドサイクルの連続で
始まり、同じ動作を繰り返し実行する。
各サイクルの間、次のグループの乗数ビツトが選択され
ＲＭＲレジスタ３１６にロードされる。これと並行して
、前にＲＭＲレジスタ３１６に記憶されていた乗数ビツ
トはラツチ回路に記憶されている次のグループの倍数を
選択する。以前にラツチ回路に記臆されていた倍数は桁
上げ保持加算回路網２００−２，２００−４及び２００
−６によりＲＣ及びＲＳレジスタ２００−１０及び２０
０−１２に加えられる。その結果得られるものはＲＣ及
びＲＳレジスタ２００−１０及び２００−１２に記臆さ
れる。各サイクルにおいて、カウンタ４０８の計数値は
プロツク４０１の回路により減少させられる。前に略述
した動作が実行された後、乗数ビツトのローテイングが
完了する。
ＲＭＲレジスタ３１６にロードされる。これと並行して
、前にＲＭＲレジスタ３１６に記憶されていた乗数ビツ
トはラツチ回路に記憶されている次のグループの倍数を
選択する。以前にラツチ回路に記臆されていた倍数は桁
上げ保持加算回路網２００−２，２００−４及び２００
−６によりＲＣ及びＲＳレジスタ２００−１０及び２０
０−１２に加えられる。その結果得られるものはＲＣ及
びＲＳレジスタ２００−１０及び２００−１２に記臆さ
れる。各サイクルにおいて、カウンタ４０８の計数値は
プロツク４０１の回路により減少させられる。前に略述
した動作が実行された後、乗数ビツトのローテイングが
完了する。
次のサイクルの間、以前にＲＭＲレジスタ３１６に記憶
された乗数ビツトがすぐ前のグループの倍数を選択する
。倍数発生回路は倍数を発生し、この倍数は関連するラ
ツチ回路に記憶される。一方、桁上げ保持加算回路網は
ラツチ回路に前に記憶された倍数の総和をとる。命令実
行の最後のサイクルの間、桁上げ保持加算回路網は第４
図に示すラツチ回路に記憶された倍数の総和をとる。こ
のとき、桁上げ及び加算レジスタ２００−１０及び２０
０−１２は最終結果（積）を記憶する。また、このサイ
クルの間本装置は、プロツク４０１の回路により１００
ナノセコンドモード動作状態にもどる。次の２サイクル
ばクリーンアツプ５゛サイクルであり、この間、全加算
器２５０−２はＲＣ及びＲＳレジスタ２００−１０及び
２００−１２の内容を加算する。
された乗数ビツトがすぐ前のグループの倍数を選択する
。倍数発生回路は倍数を発生し、この倍数は関連するラ
ツチ回路に記憶される。一方、桁上げ保持加算回路網は
ラツチ回路に前に記憶された倍数の総和をとる。命令実
行の最後のサイクルの間、桁上げ保持加算回路網は第４
図に示すラツチ回路に記憶された倍数の総和をとる。こ
のとき、桁上げ及び加算レジスタ２００−１０及び２０
０−１２は最終結果（積）を記憶する。また、このサイ
クルの間本装置は、プロツク４０１の回路により１００
ナノセコンドモード動作状態にもどる。次の２サイクル
ばクリーンアツプ５゛サイクルであり、この間、全加算
器２５０−２はＲＣ及びＲＳレジスタ２００−１０及び
２００−１２の内容を加算する。
また、これらのサイクルの間、表示信号（すなわち、ゼ
ロ及び符号（Ｓｉｇｈ））が検査され、最終結果を示す
信号は他の記臆用装置内にある種々のレジスタに転送さ
れる。異なつた命令に対してはセツトアツプ動作だけで
なくサイクルにおいても僅かな変化があることを認識さ
れたい。
ロ及び符号（Ｓｉｇｈ））が検査され、最終結果を示す
信号は他の記臆用装置内にある種々のレジスタに転送さ
れる。異なつた命令に対してはセツトアツプ動作だけで
なくサイクルにおいても僅かな変化があることを認識さ
れたい。
例えば、前述した様に、浮動小数点乗算命令の場合には
、初期１００ナノセコンドサイクルの間、５０ナノセコ
ンドサイクルの数が偶数となる様に入力信号がゼロとな
る。これにより、後の半サイクルが１００ナノセコンド
サイクル間隔の終りに同期することになる。すなわち乗
数が６で割り切れるか否かにより乗算が全サイクルで始
まるか、半サイクルで始まるかがきまる。動作の詳細な
説明本発明の乗算装置の動作を具体的な例をもつて説明
する。
、初期１００ナノセコンドサイクルの間、５０ナノセコ
ンドサイクルの数が偶数となる様に入力信号がゼロとな
る。これにより、後の半サイクルが１００ナノセコンド
サイクル間隔の終りに同期することになる。すなわち乗
数が６で割り切れるか否かにより乗算が全サイクルで始
まるか、半サイクルで始まるかがきまる。動作の詳細な
説明本発明の乗算装置の動作を具体的な例をもつて説明
する。
ここで示す例は、乗数、被乗数及び最終的に得られる積
が次の値を有する乗算命令（ＭＰＦ）である。乗数＝０
．１０１１０００１１１０１１００００００・・・００
００２進数＝０５４３５４０００００００８進数 ＝０．６９４７０２１４８４３７５１０進数被乗数＝０
．１１１００００００００・・・００００２進数＝０．
７８進数＝０．８７５１０進数 積 ＝０．１００１１０１１１００１１１０１０００・・・
０２進数＝０．４６７１６４８進数 ＝０，６０７８６４３７９８８２８１２５１０進数乗数
の値は、乗数ビツトの８つの可能な組み合わせのそれぞ
れが含まれるように選択されている。
が次の値を有する乗算命令（ＭＰＦ）である。乗数＝０
．１０１１０００１１１０１１００００００・・・００
００２進数＝０５４３５４０００００００８進数 ＝０．６９４７０２１４８４３７５１０進数被乗数＝０
．１１１００００００００・・・００００２進数＝０．
７８進数＝０．８７５１０進数 積 ＝０．１００１１０１１１００１１１０１０００・・・
０２進数＝０．４６７１６４８進数 ＝０，６０７８６４３７９８８２８１２５１０進数乗数
の値は、乗数ビツトの８つの可能な組み合わせのそれぞ
れが含まれるように選択されている。
説明を簡単にするために、被乗算は１デイシフトを除い
てすべてゼロとする。等価な８進数及び１０進数値は、
動作の各サイクルの間発生する結果の認識を容易にする
ために与えられている。レジスタの内容は、そのサイク
ルの間表示される８進数の値を有する。このとき、また
上記値は２進数の形でも与えられる。これは装置動作の
理解を容易にするためである。第１のサイクルはスター
ト実行サイクルである。
てすべてゼロとする。等価な８進数及び１０進数値は、
動作の各サイクルの間発生する結果の認識を容易にする
ために与えられている。レジスタの内容は、そのサイク
ルの間表示される８進数の値を有する。このとき、また
上記値は２進数の形でも与えられる。これは装置動作の
理解を容易にするためである。第１のサイクルはスター
ト実行サイクルである。
このサイクルの間、レジスタ（図示せず）内のデータか
ら始めに与えられる乗数は一時記憶レジスタＲＣＨ（図
示せず）を介して信号線ＲＣＨＯ一３５に印加される。
また、被乗数は演算数レジスタ（図示せず）からＲＣＡ
レジスタ３０２に転送される。この例では、これらは次
の様な値を有する。乗数＝０．５４３５４００００００
０ 被乗数＝０．７０００００００００００ 他のレジスタ、例えば、ＲＣＨ，ＲＭＮ，ＲＣＡ，ＲＣ
，ＲＳ，ＲＭＲ及びラツチ回路ＲＭＧＡ，ＲＭＧＢ，Ｒ
ＭＧＣはどんな値でも記憶できる。
ら始めに与えられる乗数は一時記憶レジスタＲＣＨ（図
示せず）を介して信号線ＲＣＨＯ一３５に印加される。
また、被乗数は演算数レジスタ（図示せず）からＲＣＡ
レジスタ３０２に転送される。この例では、これらは次
の様な値を有する。乗数＝０．５４３５４００００００
０ 被乗数＝０．７０００００００００００ 他のレジスタ、例えば、ＲＣＨ，ＲＭＮ，ＲＣＡ，ＲＣ
，ＲＳ，ＲＭＲ及びラツチ回路ＲＭＧＡ，ＲＭＧＢ，Ｒ
ＭＧＣはどんな値でも記憶できる。
これは、これらが今の問題に関連したものでないからで
ある（すなわち「注意する必要のない」状態を示す）。
第２のサイクルの間、第１の倍数の組が準備され、ＺＩ
ＥＲスイツチ３１６により検査される乗数ビツトはＲＣ
Ｈビツト３０−３５及びＲＭＮビツト０に相当する。
ある（すなわち「注意する必要のない」状態を示す）。
第２のサイクルの間、第１の倍数の組が準備され、ＺＩ
ＥＲスイツチ３１６により検査される乗数ビツトはＲＣ
Ｈビツト３０−３５及びＲＭＮビツト０に相当する。
この場合、７つの乗数ビツト全部がゼロである。それゆ
え、各倍数発生回路のデコーダ回路は３つのすべての段
でゼロを選択しこのゼロはラツチ回路ＲＭＧＡ，ＲＭＧ
Ｂ及びＲＭＧＣのそれぞれに記憶される。また、ＲＣＨ
ビツト２４一３０はＺＭＲスイツチ３１０により選択さ
れ、ＺＺＭＲスイツチ３１２を介してＲＭＲレジスタ３
１４にロードされる。ＲＣＨビツトＯ−８はＳＥＴ５Ｏ
ＮＳｌ２信号に応じてＲＭＮレジスタ３０８にロードさ
れる。ＳＥＴ５ＯＮＳｌ２信号によりプロツク４０の回
路もまた次のサイクルの間５０ナノセコンドモードに切
換える。第２サイクルの間、関係のあるレジスタと回路
は次の値を有する信号を記憶し、発生させる。
え、各倍数発生回路のデコーダ回路は３つのすべての段
でゼロを選択しこのゼロはラツチ回路ＲＭＧＡ，ＲＭＧ
Ｂ及びＲＭＧＣのそれぞれに記憶される。また、ＲＣＨ
ビツト２４一３０はＺＭＲスイツチ３１０により選択さ
れ、ＺＺＭＲスイツチ３１２を介してＲＭＲレジスタ３
１４にロードされる。ＲＣＨビツトＯ−８はＳＥＴ５Ｏ
ＮＳｌ２信号に応じてＲＭＮレジスタ３０８にロードさ
れる。ＳＥＴ５ＯＮＳｌ２信号によりプロツク４０の回
路もまた次のサイクルの間５０ナノセコンドモードに切
換える。第２サイクルの間、関係のあるレジスタと回路
は次の値を有する信号を記憶し、発生させる。
ＲＣＨＯ＝０．５４３５４００００００００ＲＣＡ＝０
．７００００００００００００ＺＡＱ＝０．０００００
００００００００ＲＭＮ：０００ ＲＣ＝０．０・・・・・・・・・・・・・・・・・・・
・・・・・・・・・・・０ＲＳ＝０．０・・・・・・・
・・・・・・・・・・・・・・・・・・・・・・・０Ｚ
ＩＥＲ＝０００ＣＡＲＲＹＡ二０ ＣＡＲＲＹＢ＝０ ＣＡＲＲＹＣ＝０ このサイクル（即ち、第１の５０ナノセコンドサイクノ
りの間、前のサイクルにおいて準備された倍数はともに
桁上げ保持加算回路網により加算され、桁上げ及び総和
レジスタの内容の示す部分積がゼロとなる。
．７００００００００００００ＺＡＱ＝０．０００００
００００００００ＲＭＮ：０００ ＲＣ＝０．０・・・・・・・・・・・・・・・・・・・
・・・・・・・・・・・０ＲＳ＝０．０・・・・・・・
・・・・・・・・・・・・・・・・・・・・・・・０Ｚ
ＩＥＲ＝０００ＣＡＲＲＹＡ二０ ＣＡＲＲＹＢ＝０ ＣＡＲＲＹＣ＝０ このサイクル（即ち、第１の５０ナノセコンドサイクノ
りの間、前のサイクルにおいて準備された倍数はともに
桁上げ保持加算回路網により加算され、桁上げ及び総和
レジスタの内容の示す部分積がゼロとなる。
すなわち、すべての入力倍数信号がゼロであるので、す
べての加算器により発生される総和及び桁上げ出力信号
はゼロである。ＲＭＲレジスタ３１４に記臆される乗数
ビツトはゼロであり、それゆえ、このサイクルで準備さ
れた倍数はゼロである。更に、桁上げ出力信号はゼロで
ある。乗数信号ＲＣＨｌ８−２４が選択されＲＭＲレジ
スタ３１４に移される。このサイクル（即ち、第１の５
０ナノセコンドサイクル）の間、関係するレジスタ及び
回路は次の値を有する信号を記憶し、出力する。
べての加算器により発生される総和及び桁上げ出力信号
はゼロである。ＲＭＲレジスタ３１４に記臆される乗数
ビツトはゼロであり、それゆえ、このサイクルで準備さ
れた倍数はゼロである。更に、桁上げ出力信号はゼロで
ある。乗数信号ＲＣＨｌ８−２４が選択されＲＭＲレジ
スタ３１４に移される。このサイクル（即ち、第１の５
０ナノセコンドサイクル）の間、関係するレジスタ及び
回路は次の値を有する信号を記憶し、出力する。
ＲＣＨＯ＝０．５４３５４０００００００ＲＣＡ＝０．
７０・・・・・・・・・・・・・・・・・・・・・・・
・０ＺＡＱ＝０．０・・・・・・・・・・・・・・・・
・・・・・・・・・・・０ＲＭＮ二２６１ＲＭＧＡ＝０
．０・・・・・・・・・・・・・・・・・・・・・・・
・・・・０ＲＭＧＢ＝０．０・・・・・・・・・・・・
・・・・・・・・・・・・・・・０ＲＭＧＣ＝０．０・
・・・・・・・・・・・・・・・・・・・・・・・・・
・０ＲＣ＝０．０・・・・・・・・・・・・・・・・・
・・・・・・・・・・０ＲＳ＝０．０・・・・・・・・
・・・・・・・・・・・・・・・・・・・０ＡＣＳＡＣ
ＡＲＲＹ＝０．０・・・・・・・・・・・・・・・・・
・・・・・・・・・・０ＡＣＳＡＳＵＭ＝０．０・・・
・・・・・・・・・・・・・・・・・・・・・・・・０
ＡＣＳＢＣＡＲＲＹ＝０．０・・・・・・・・・・・・
・・・・・・・・・・・・・・・０ＡＣＳＢＳＵＭ＝０
．０・・・・・・・・・・・・・・・・・・・・・・・
・・・・０ＡＣＳＣＣＡＲＲＹ＝０．０・・・・・・・
・・・・・・・・・・・・・・・・・・・・０ＡＣＳＣ
ＳＵＭ二０．０・・・・・・・・・・・・・・・・・・
・・・・・・・・・０ＦＦ−ＣＡＲＲＹＡｌＯ：ＯＦＦ
−ＣＡＲＲＹＢｌＯ＝Ｏ ＦＦ−ＣＡＲＲＹＣｌＯ＝０ ＲＭＲ：０００ ＺＩＥＲ＝０００ ＣＡＲＲＹＡ＝０ ＣＡＲＲＹＢ＝０ ＣＡＲＲＹＣ：０ 次のサイクル（即ち第２の５０ナノセコンドサイクル）
の間、関係するレジスタ及び回路は次に示す値を有する
信号を記憶し、出力する。
７０・・・・・・・・・・・・・・・・・・・・・・・
・０ＺＡＱ＝０．０・・・・・・・・・・・・・・・・
・・・・・・・・・・・０ＲＭＮ二２６１ＲＭＧＡ＝０
．０・・・・・・・・・・・・・・・・・・・・・・・
・・・・０ＲＭＧＢ＝０．０・・・・・・・・・・・・
・・・・・・・・・・・・・・・０ＲＭＧＣ＝０．０・
・・・・・・・・・・・・・・・・・・・・・・・・・
・０ＲＣ＝０．０・・・・・・・・・・・・・・・・・
・・・・・・・・・・０ＲＳ＝０．０・・・・・・・・
・・・・・・・・・・・・・・・・・・・０ＡＣＳＡＣ
ＡＲＲＹ＝０．０・・・・・・・・・・・・・・・・・
・・・・・・・・・・０ＡＣＳＡＳＵＭ＝０．０・・・
・・・・・・・・・・・・・・・・・・・・・・・・０
ＡＣＳＢＣＡＲＲＹ＝０．０・・・・・・・・・・・・
・・・・・・・・・・・・・・・０ＡＣＳＢＳＵＭ＝０
．０・・・・・・・・・・・・・・・・・・・・・・・
・・・・０ＡＣＳＣＣＡＲＲＹ＝０．０・・・・・・・
・・・・・・・・・・・・・・・・・・・・０ＡＣＳＣ
ＳＵＭ二０．０・・・・・・・・・・・・・・・・・・
・・・・・・・・・０ＦＦ−ＣＡＲＲＹＡｌＯ：ＯＦＦ
−ＣＡＲＲＹＢｌＯ＝Ｏ ＦＦ−ＣＡＲＲＹＣｌＯ＝０ ＲＭＲ：０００ ＺＩＥＲ＝０００ ＣＡＲＲＹＡ＝０ ＣＡＲＲＹＢ＝０ ＣＡＲＲＹＣ：０ 次のサイクル（即ち第２の５０ナノセコンドサイクル）
の間、関係するレジスタ及び回路は次に示す値を有する
信号を記憶し、出力する。
ＲＣＨＯ二０．５４３５４０００００００ＲＣＡ＝０．
７０・・・・・・・・・・・・・・・・・・・・・・・
・・・・・・・・・・・・・０ＺＡＱ：０．０・・・・
・・・・・・・・・・・・・・・・・・・・・・・・・
・・・・・・・０ＲＭＮ＝２６１ＲＭＧＡ＝０．０・・
・・・・・・・・・・・・・・・・・・・・・・・・・
・・・・・・・・・・・・０ＲＭＧＢ＝０．０・・・・
・・・・・・・・・・・・・・・・・・・・・・・・・
・・・・・・・・・・０ＲＭＧＣ＝０．０・・・・・・
・・・・・・・・・・・・・・・・・・・・・・・・・
・・・・・０ＲＣ＝０．０・・・・・・・・・・・・・
・・・・・・・・・・・・・・・・・・・−・・・・・
・０ＲＳ＝０．０・・・・・・・・・・・・・・・・・
・・・・・・・・・・・・・・・・・・・０ＡＣＳＡＣ
ＡＲＲＹ＝０，０・・・・・・・・・・・・・・・・・
・・・・・・・０ＡＣＳＡＳ［ＪＭ＝０．０・・・・・
・・・・・・・・・・・・・・・・０ＡＣＳＢＣＡＲＲ
Ｙ＝０．０・・・・・・・・・・・・・・・・・・・・
・０ＡＣＳＢＳＵ１Ｖ＝０．０・・・−・・・・・・・
・・・・・・・・・・０ＡＣＳＣＣＡＲＲＹ＝０．０・
・・・・・・・・・・・・・・・・・・・・０ＡＣＳＣ
ＳＵＭ＝０．０・・・・・・・・・・・・・・・・・・
・・・ＯＦＦ−ＣＡＲＲＹＡｌＯ＝ＯＦＦ−ＣＡＲＲＹ
ＢｌＯ＝Ｏ ＦＦ−ＣＡＲＲＹＣｌＯ＝０ ＲＭＲ＝０００ ＺＩＥＲ＝０００ ＣＡＲＲＹＡ＝０ ＣＡＲＲＹＢ＝０ ＣＡＲＲＹＣ＝０ ＤＬ−ＦＦ−ＣＡＲＲＹＡｌＯ＝０ ＦＵＬＬＡＤＤＥＲ（ＡＭ）＝０．０・・・・・・・・
・・・・・・・０ＡＤＤＥＲＣＡＲＲＹ０ＵＴＢ１Ｔ７
１＝０再び、ゼロの値を有する倍数が桁上げ保持加算回
路で加算され、ゼロの部分積を発生する。
７０・・・・・・・・・・・・・・・・・・・・・・・
・・・・・・・・・・・・・０ＺＡＱ：０．０・・・・
・・・・・・・・・・・・・・・・・・・・・・・・・
・・・・・・・０ＲＭＮ＝２６１ＲＭＧＡ＝０．０・・
・・・・・・・・・・・・・・・・・・・・・・・・・
・・・・・・・・・・・・０ＲＭＧＢ＝０．０・・・・
・・・・・・・・・・・・・・・・・・・・・・・・・
・・・・・・・・・・０ＲＭＧＣ＝０．０・・・・・・
・・・・・・・・・・・・・・・・・・・・・・・・・
・・・・・０ＲＣ＝０．０・・・・・・・・・・・・・
・・・・・・・・・・・・・・・・・・・−・・・・・
・０ＲＳ＝０．０・・・・・・・・・・・・・・・・・
・・・・・・・・・・・・・・・・・・・０ＡＣＳＡＣ
ＡＲＲＹ＝０，０・・・・・・・・・・・・・・・・・
・・・・・・・０ＡＣＳＡＳ［ＪＭ＝０．０・・・・・
・・・・・・・・・・・・・・・・０ＡＣＳＢＣＡＲＲ
Ｙ＝０．０・・・・・・・・・・・・・・・・・・・・
・０ＡＣＳＢＳＵ１Ｖ＝０．０・・・−・・・・・・・
・・・・・・・・・・０ＡＣＳＣＣＡＲＲＹ＝０．０・
・・・・・・・・・・・・・・・・・・・・０ＡＣＳＣ
ＳＵＭ＝０．０・・・・・・・・・・・・・・・・・・
・・・ＯＦＦ−ＣＡＲＲＹＡｌＯ＝ＯＦＦ−ＣＡＲＲＹ
ＢｌＯ＝Ｏ ＦＦ−ＣＡＲＲＹＣｌＯ＝０ ＲＭＲ＝０００ ＺＩＥＲ＝０００ ＣＡＲＲＹＡ＝０ ＣＡＲＲＹＢ＝０ ＣＡＲＲＹＣ＝０ ＤＬ−ＦＦ−ＣＡＲＲＹＡｌＯ＝０ ＦＵＬＬＡＤＤＥＲ（ＡＭ）＝０．０・・・・・・・・
・・・・・・・０ＡＤＤＥＲＣＡＲＲＹ０ＵＴＢ１Ｔ７
１＝０再び、ゼロの値を有する倍数が桁上げ保持加算回
路で加算され、ゼロの部分積を発生する。
この積分積はＲＳ及びＲＣレジスタ２００−１２及び２
００−１０に記憶された総和及び桁上げ要素信号に相応
する。また、ＲＭＲレジスタ３１４に記憶されている乗
数ビツトはゼロなので、倍数発生回路から新しくゼロの
倍数が発生される。乗数ビツトＲＣＨｌ２−１８が選択
されＲＭＲレジスタ３１４に記憶される。全桁上げ加算
器２５０−２は、ＲＣ及びＲＳレジスタの内容を加算す
る。上記ＲＣ及びＲＳレジスタは捨てられる（最終的な
積には必要でない）積ビツトに対するゼロキヤリーアウ
ト信号を作るものである。次の動作サイクル（即ち、第
３の５０ナノセコンドサイクル）の間、桁上げ保持加算
回路網はラツチ回路に記憶されている倍数ゼロを加算し
、ゼロの部分積を出力する。
００−１０に記憶された総和及び桁上げ要素信号に相応
する。また、ＲＭＲレジスタ３１４に記憶されている乗
数ビツトはゼロなので、倍数発生回路から新しくゼロの
倍数が発生される。乗数ビツトＲＣＨｌ２−１８が選択
されＲＭＲレジスタ３１４に記憶される。全桁上げ加算
器２５０−２は、ＲＣ及びＲＳレジスタの内容を加算す
る。上記ＲＣ及びＲＳレジスタは捨てられる（最終的な
積には必要でない）積ビツトに対するゼロキヤリーアウ
ト信号を作るものである。次の動作サイクル（即ち、第
３の５０ナノセコンドサイクル）の間、桁上げ保持加算
回路網はラツチ回路に記憶されている倍数ゼロを加算し
、ゼロの部分積を出力する。
全桁上げ加算器もまた最終的結果の積としてゼロを出力
する。しかし、このサイクルの間、ＲＭＲレジスタによ
り記憶されている乗数ビツトは全てゼロではなく、２進
値「１１０００００」を有する。これは、段Ａ，Ｂ及び
Ｃに対する乗数ビツトのグループがそれぞれ「０００」
，「０００」，及び「１１０」であることを意味する。
それ故、倍数発生回路１００−２，１００−４が倍数ゼ
ロを発生する一方、倍数発生回路１００−６は被乗数の
−１／２の値を有する倍数を発生する。ＲＭＧＣ倍数発
生回路は、入力被乗数信号を１ビツト右へシフトし、各
ビツト信号の補数をとる即ち各ビツト信号を反転させる
ことにより倍数を発生する。キヤリーアウト信号もまた
２進数の１であり、２の補数を加算することにより減算
動作を完成させる。最終に、ビツトＲＣＨ−６−１２が
選択され、ＲＭＲレジスタ３１４に記憶される。このよ
うに、このサイクルの間、関係するレジスタ及び回路は
次の値を有する信号を記憶し発生する。
する。しかし、このサイクルの間、ＲＭＲレジスタによ
り記憶されている乗数ビツトは全てゼロではなく、２進
値「１１０００００」を有する。これは、段Ａ，Ｂ及び
Ｃに対する乗数ビツトのグループがそれぞれ「０００」
，「０００」，及び「１１０」であることを意味する。
それ故、倍数発生回路１００−２，１００−４が倍数ゼ
ロを発生する一方、倍数発生回路１００−６は被乗数の
−１／２の値を有する倍数を発生する。ＲＭＧＣ倍数発
生回路は、入力被乗数信号を１ビツト右へシフトし、各
ビツト信号の補数をとる即ち各ビツト信号を反転させる
ことにより倍数を発生する。キヤリーアウト信号もまた
２進数の１であり、２の補数を加算することにより減算
動作を完成させる。最終に、ビツトＲＣＨ−６−１２が
選択され、ＲＭＲレジスタ３１４に記憶される。このよ
うに、このサイクルの間、関係するレジスタ及び回路は
次の値を有する信号を記憶し発生する。
ＲＣＨＯ
ＲＣＡ
ＺＡＱ
ＲＭＮ
ＲＭＧＡ
ＲＭＧＢ
ＲＭＧＣ
ＲＣ
ＲＳ
ＡＣＳＡＣＡＲＲＹ
ＡＣＳＡＳＵＭＡ
ＣＳＢＣＡＲＲＹＡＣ
ＳＢ ＳＵＭ
ＡＣＳＣＣＡＲＲＹ
・・・・・・・・・・・・・・・・・・・・・０・・・
・・・・・・・・・・・・・・・・・・０・・・・・・
・・・・・・・・・・・・・・・０・・・・・・・・・
・・・・・・・・・・・・０・・・・・・・・・・・・
・・・・・・・・・０・・・・・・・・・・・・・・・
−・・・・・・０・・・・・・・・・・・・・・・・・
・・・・０・・・・・・・・・・・・・・・・・・・・
・０・・・・・・・・・・・・・・・・・・・・・０・
・・・・・・・・・・・・・・・・・・・・０ＡＣＳＣ
ＳＵＭ＝０．０・・・・・・・・・・・・・・・・・・
・・・ＯＦＦ−ＣＡＲＲＹＡｌＯ＝ＯＦＦ−ＣＡＲＲＹ
ＢｌＯ＝Ｏ ＦＦ−ＣＡＲＲＹＣｌＯ＝０ ＲＭＲ＝１４０ ＺＩＥＲ＝１４０ ＣＡＲＲＹＡ二０ ＣＡＲＲＹＢ＝０ ＣＡＲＲＹＣ＝１ ＤＬ−ＦＦ−ＣＡＲＲＹＡｌＯ＝０ ＦＵＬＬＡＤＤＥＲ（ＡＭ） ＝０．０・・・
０ＡＤＤＥＲＣＡＲＲＹ０ＵＴＢＩＴ７１＝０ＡＤＤＥ
ＲＦ−ＣＡＲＲＹ−ＮＢｌＴ７６＝０ＲＭＲレジスタ３
１４中の８進数の１は２進数の次の数（すなわち５）の
最下位の桁の値に相当する。
・・・・・・・・・・・・・・・・・・０・・・・・・
・・・・・・・・・・・・・・・０・・・・・・・・・
・・・・・・・・・・・・０・・・・・・・・・・・・
・・・・・・・・・０・・・・・・・・・・・・・・・
−・・・・・・０・・・・・・・・・・・・・・・・・
・・・・０・・・・・・・・・・・・・・・・・・・・
・０・・・・・・・・・・・・・・・・・・・・・０・
・・・・・・・・・・・・・・・・・・・・０ＡＣＳＣ
ＳＵＭ＝０．０・・・・・・・・・・・・・・・・・・
・・・ＯＦＦ−ＣＡＲＲＹＡｌＯ＝ＯＦＦ−ＣＡＲＲＹ
ＢｌＯ＝Ｏ ＦＦ−ＣＡＲＲＹＣｌＯ＝０ ＲＭＲ＝１４０ ＺＩＥＲ＝１４０ ＣＡＲＲＹＡ二０ ＣＡＲＲＹＢ＝０ ＣＡＲＲＹＣ＝１ ＤＬ−ＦＦ−ＣＡＲＲＹＡｌＯ＝０ ＦＵＬＬＡＤＤＥＲ（ＡＭ） ＝０．０・・・
０ＡＤＤＥＲＣＡＲＲＹ０ＵＴＢＩＴ７１＝０ＡＤＤＥ
ＲＦ−ＣＡＲＲＹ−ＮＢｌＴ７６＝０ＲＭＲレジスタ３
１４中の８進数の１は２進数の次の数（すなわち５）の
最下位の桁の値に相当する。
このサイクル（即ち、第４の５０ナノセコンドサイクル
）の間、関係するレジスタ及び回路は次に示す値を有す
る信号を記憶し発生する。
）の間、関係するレジスタ及び回路は次に示す値を有す
る信号を記憶し発生する。
ＲＣＨＯ＝０．５４３５４０００００００ＲＣＡ＝０．
７０・・・・・−・・・・・・・・・・・・・・・・・
・０ＺＡＱ＝０．０・・・・・・・・・・・・・・・・
・・・・・・・・０ＲＭＮ＝２６１ＲＭＧＡ＝０．０・
・・・・・・・・・・・・・・・・・・・・・・・０Ｒ
ＭＧＢ＝０．０・・・・・・・・・・・・・・・・・・
・・・・・・０ＲＭＧＣ＝１．４３７・・・・・・・・
・・・・・・・・・・・・・７ＲＣ＝０．０・・・・・
・・・・・・・・・・・・・・・・・・・０ＲＳ＝０．
０・・・・・・・・・・・・・・・・・・・・・・・・
０ＡＣＳＡＣＡＲＲＹ＝０．０・・・・・・・・・・・
・・・・・・・・・・・・・０ＡＣＳＡＳ′ＵＭ二０．
０・・・・・・・・・・・・・・・・・・・・・・・・
０ＡＣＳＢＣＡＲＲＹ＝０，０・・・・・・・・・・・
・・・・・・・・・・・・・０ＡＣＳＢＳＵＭ＝０，０
・・・・・・・・・・・・・・・・・・・・・０４ＡＣ
ＳＣＣＡＲＲＹ二０．０・・・・・・・・・・・・・・
・ ０１００ＡＣＳＣＳＵＭ二１４４３７・・・・・・
・一ー一・・・・７６００ＦＦ−ＣＡＲＲＹＡｌＯ＝Ｏ
ＦＦ−ＣＡＲＲＹＢｌＯ＝Ｏ ＦＦ−ＣＡＲＲＹＣｌＯ＝１ ＲＭＲ＝０３５ Ｚ１ＥＲ＝０３５ ＣＡＲＲＹＡ＝１ ＣＡＲＲＹＢ＝０ ＣＡＲＲＹＣ＝０ ＤＬ−ＦＦ−ＣＡＲＲＹＡｌＯ＝０ ＦＵＬＬＡＤＤＥＲ（ＡＭ）＝０．０・・・・・・・・
・・−・０ＡＤＤＥＲＣＡＲＲＹ０ＵＴＢＩＴ７１二０
ＡＤＤＥＲＦ−ＣＡＲＲＹ−１ＮＢＩＴ７６二０このサ
イクルの間、桁上げ保持加算回路網は第１のゼロでない
倍数を部分積に加算することに注意されたい。
７０・・・・・−・・・・・・・・・・・・・・・・・
・０ＺＡＱ＝０．０・・・・・・・・・・・・・・・・
・・・・・・・・０ＲＭＮ＝２６１ＲＭＧＡ＝０．０・
・・・・・・・・・・・・・・・・・・・・・・・０Ｒ
ＭＧＢ＝０．０・・・・・・・・・・・・・・・・・・
・・・・・・０ＲＭＧＣ＝１．４３７・・・・・・・・
・・・・・・・・・・・・・７ＲＣ＝０．０・・・・・
・・・・・・・・・・・・・・・・・・・０ＲＳ＝０．
０・・・・・・・・・・・・・・・・・・・・・・・・
０ＡＣＳＡＣＡＲＲＹ＝０．０・・・・・・・・・・・
・・・・・・・・・・・・・０ＡＣＳＡＳ′ＵＭ二０．
０・・・・・・・・・・・・・・・・・・・・・・・・
０ＡＣＳＢＣＡＲＲＹ＝０，０・・・・・・・・・・・
・・・・・・・・・・・・・０ＡＣＳＢＳＵＭ＝０，０
・・・・・・・・・・・・・・・・・・・・・０４ＡＣ
ＳＣＣＡＲＲＹ二０．０・・・・・・・・・・・・・・
・ ０１００ＡＣＳＣＳＵＭ二１４４３７・・・・・・
・一ー一・・・・７６００ＦＦ−ＣＡＲＲＹＡｌＯ＝Ｏ
ＦＦ−ＣＡＲＲＹＢｌＯ＝Ｏ ＦＦ−ＣＡＲＲＹＣｌＯ＝１ ＲＭＲ＝０３５ Ｚ１ＥＲ＝０３５ ＣＡＲＲＹＡ＝１ ＣＡＲＲＹＢ＝０ ＣＡＲＲＹＣ＝０ ＤＬ−ＦＦ−ＣＡＲＲＹＡｌＯ＝０ ＦＵＬＬＡＤＤＥＲ（ＡＭ）＝０．０・・・・・・・・
・・−・０ＡＤＤＥＲＣＡＲＲＹ０ＵＴＢＩＴ７１二０
ＡＤＤＥＲＦ−ＣＡＲＲＹ−１ＮＢＩＴ７６二０このサ
イクルの間、桁上げ保持加算回路網は第１のゼロでない
倍数を部分積に加算することに注意されたい。
ＲＣ及びＲＳレジスタ２００−１０及び２００−１２及
び朋ＧＡラツチ回路はゼロなので、ＡＣＳＡ桁上げ保持
加算回路網からの総和及び桁上げ出力信号はゼロである
。Ｃ段に記憶された桁上げ出力信号ＦＦＣＡＲＲＹＣは
Ｂ段の桁上げ保持加算回路網の位置ＡＣＳＢ−７０に挿
入される。これによりＡＣＳＢ桁上げ保持加算回路網は
前に示したゼロでない総和を発生する。（即ち、すべて
の信号は２ビツト左へシフトされるので、総和＝４であ
る。）倍数発生回路屯℃のラツチ回路から出力される倍
数信号は桁上け保持加算回路網ＡＣＳＣにより加算され
部分積が作られる。
び朋ＧＡラツチ回路はゼロなので、ＡＣＳＡ桁上げ保持
加算回路網からの総和及び桁上げ出力信号はゼロである
。Ｃ段に記憶された桁上げ出力信号ＦＦＣＡＲＲＹＣは
Ｂ段の桁上げ保持加算回路網の位置ＡＣＳＢ−７０に挿
入される。これによりＡＣＳＢ桁上げ保持加算回路網は
前に示したゼロでない総和を発生する。（即ち、すべて
の信号は２ビツト左へシフトされるので、総和＝４であ
る。）倍数発生回路屯℃のラツチ回路から出力される倍
数信号は桁上け保持加算回路網ＡＣＳＣにより加算され
部分積が作られる。
回路網ＡＣＳＣ′は表示すべき結果を出力する。このサ
イクルの間全加算器２５０−２の総和出力は依然ゼロで
ある。このサイクルの間、ＲＭＲレジスタ３１４内の乗
数ビツトは２進値「００１１１０１］を有する。段Ａ，
Ｂ及びＣに対する乗数ビツトグループはそれぞれ「１０
１］，「１１１」及び「００１」である。こうして、倍
数発生回路１００−２は部分積の加算に対して被乗数の
−１／２倍を発生する。従つて、倍数発生回路１００−
２に加えられる被乗数信号は右に１シフトされ、反転さ
れ、ＲＭＧＡラツチ回路内に記憶される。また、桁上げ
出力信号は２進数の１となつて記憶される。乗数信号「
１１Ｕにより倍数発生回路１００−４は値がゼロの倍数
を出力する。こうして、倍数発生回路はＲＭＧＢラツチ
回路にゼロをロードし、値がゼ口の桁上げ出力信号が発
生され記憶される。「００１」乗数信号による倍数発生
回路１００−６は被乗数の＋１／２倍を発生する。
イクルの間全加算器２５０−２の総和出力は依然ゼロで
ある。このサイクルの間、ＲＭＲレジスタ３１４内の乗
数ビツトは２進値「００１１１０１］を有する。段Ａ，
Ｂ及びＣに対する乗数ビツトグループはそれぞれ「１０
１］，「１１１」及び「００１」である。こうして、倍
数発生回路１００−２は部分積の加算に対して被乗数の
−１／２倍を発生する。従つて、倍数発生回路１００−
２に加えられる被乗数信号は右に１シフトされ、反転さ
れ、ＲＭＧＡラツチ回路内に記憶される。また、桁上げ
出力信号は２進数の１となつて記憶される。乗数信号「
１１Ｕにより倍数発生回路１００−４は値がゼロの倍数
を出力する。こうして、倍数発生回路はＲＭＧＢラツチ
回路にゼロをロードし、値がゼ口の桁上げ出力信号が発
生され記憶される。「００１」乗数信号による倍数発生
回路１００−６は被乗数の＋１／２倍を発生する。
従つて、回路１００−６は入力被乗数信号を右へ１つシ
フトしこれらを柑屯℃ラツチ回路へロードして後に部分
積に加算する。値が２進数のゼロである桁上げ出力信号
が発生され記憶される。最後に、ビツトＲＭＮＯ−６が
選択さへ ＲＭＲレジスタ３１４に記憶される。次のサ
イクル（即ち、第５の５０ナノセコンドサイクル）の間
、関係するレジスタ及び回路は次の値を有する信号を記
憶し、発生する。
フトしこれらを柑屯℃ラツチ回路へロードして後に部分
積に加算する。値が２進数のゼロである桁上げ出力信号
が発生され記憶される。最後に、ビツトＲＭＮＯ−６が
選択さへ ＲＭＲレジスタ３１４に記憶される。次のサ
イクル（即ち、第５の５０ナノセコンドサイクル）の間
、関係するレジスタ及び回路は次の値を有する信号を記
憶し、発生する。
ＲＣＨＯ＝０．５４３５４０００００００ＲＣＡ二０．
７０・・一・−・・・・・・・・・・・・・・・・・
０ＺＡＱ００．０・・・・・・・・・・・・・・・・・
・・・・・・・・・・０ＲＭＮ＝２６１ＲＭＧＡ＝１．
４３７・・・・・・・・・・・・・・・・・・・・・
７ＲＭＧＢ＝０．０・・・・・・・・・・・・・・・・
・・・・・ ０ＲＭＧＣ＝０．３４０・・・・・・・・
・・・・・・・−・・・・・０ＲＣ＝０．０・・−・−
・・・・・−・・ ０１００ＲＳ＝１．４３７・・・・
・・・・・・・・ ７６００ＡＣＳＡＣＡＲＲＹ＝１．
４０７・・−・・・−・・・・・・・・ ７６ＡＣＳＡ
ＳＵＭ＝０．３３０・・・・・・・・・・・・・・・・
・・・・・０ＡＣＳＢＣＡＲＲＹ＝０．００２０・・・
・・・・・・・・・・・・ ０３ＡＣＳＢＳＵＭ＝１．
６６５７・・・・・・・・・・・・・・・７４ＡＣＳＣ
ＣＡＲＲＹ＝０．３４１０・・・・・・・・・ ０１１
４ＡＣＳＣＳＵＭ＝１．４１４３７・・・・−・−・・
・−７６５４ＦＦ−ＣＡＲＲＹＡｌＯ＝１ＦＦ−ＣＡＲ
ＲＹＢｌＯ＝Ｏ ＦＦ−ＣＡＲＲＹＣｌＯ＝０ ＲＭＲ：０５４ ＺＩＥＲ＝０５４ ＣＡＲＲＹＡ＝１ ＣＡＲＲＹＢ＝０ ＣＡＲＲＹＣ＝０ ＤＬ−ＦＦ−ＣＡＲＲＹＡｌＯ−０ ＦＵＬＬＡＤＤＥＲ（ＡＭ） ＝３．４４０・・・・−
・・・・０ＡＤＤＥＲＣＡＲＲＹ０ＵＴＢＩＴ７１＝１
ＡＤＤＥＲＦ−ＣＡＲＲＹ−１ＮＢＩＴ７６＝０ＲＭＲ
レジスタ３１４内に記憶される乗数ビツトは２進値「０
１０１１００」を有する。
７０・・一・−・・・・・・・・・・・・・・・・・
０ＺＡＱ００．０・・・・・・・・・・・・・・・・・
・・・・・・・・・・０ＲＭＮ＝２６１ＲＭＧＡ＝１．
４３７・・・・・・・・・・・・・・・・・・・・・
７ＲＭＧＢ＝０．０・・・・・・・・・・・・・・・・
・・・・・ ０ＲＭＧＣ＝０．３４０・・・・・・・・
・・・・・・・−・・・・・０ＲＣ＝０．０・・−・−
・・・・・−・・ ０１００ＲＳ＝１．４３７・・・・
・・・・・・・・ ７６００ＡＣＳＡＣＡＲＲＹ＝１．
４０７・・−・・・−・・・・・・・・ ７６ＡＣＳＡ
ＳＵＭ＝０．３３０・・・・・・・・・・・・・・・・
・・・・・０ＡＣＳＢＣＡＲＲＹ＝０．００２０・・・
・・・・・・・・・・・・ ０３ＡＣＳＢＳＵＭ＝１．
６６５７・・・・・・・・・・・・・・・７４ＡＣＳＣ
ＣＡＲＲＹ＝０．３４１０・・・・・・・・・ ０１１
４ＡＣＳＣＳＵＭ＝１．４１４３７・・・・−・−・・
・−７６５４ＦＦ−ＣＡＲＲＹＡｌＯ＝１ＦＦ−ＣＡＲ
ＲＹＢｌＯ＝Ｏ ＦＦ−ＣＡＲＲＹＣｌＯ＝０ ＲＭＲ：０５４ ＺＩＥＲ＝０５４ ＣＡＲＲＹＡ＝１ ＣＡＲＲＹＢ＝０ ＣＡＲＲＹＣ＝０ ＤＬ−ＦＦ−ＣＡＲＲＹＡｌＯ−０ ＦＵＬＬＡＤＤＥＲ（ＡＭ） ＝３．４４０・・・・−
・・・・０ＡＤＤＥＲＣＡＲＲＹ０ＵＴＢＩＴ７１＝１
ＡＤＤＥＲＦ−ＣＡＲＲＹ−１ＮＢＩＴ７６＝０ＲＭＲ
レジスタ３１４内に記憶される乗数ビツトは２進値「０
１０１１００」を有する。
これは段Ａ，Ｂ及びＣに対する乗数ビツトグループがそ
れぞれ「１００」，「０１Ｕ及び［０１０」であること
を意味する。こうして、倍数発生回路１００−２は、部
分積に加算するために、被乗数の（−１）信を発生させ
る必要がある。従つて、回路１００−２は被乗数人力信
号を反転させ、これらをＲＭＧＡラツチ回路に記憶させ
るように動作する。また、段Ａに対する桁上げ出力信号
は２進数の１となり、２の補数加算を完成する。段Ｂに
対する乗数は「０１１」なので、倍数発生回路１００−
４は被乗数の１倍を発生する必要がある。従つて、回路
１００−４は入力被乗数信号をＲＭＧＢラツチ回路に記
憶するように動作する。また段Ｂに対する桁上げ出力信
号は２進数のゼロを保持する。段Ｃに対する乗数は「０
１０」であり、これにより倍数発生回路１００−６は被
乗数の＋１／２倍を発生する。従つて、回路１００−６
は入力被乗数信号を右に１シフトし、これらをＲＭＧＣ
ラツチ回路にロードする。段Ｃに対する桁上げ出力信号
は２進数のゼロである。この時点において、全ての乗数
ビツトが検査されるということに注意されたい。このサ
イクルの間、桁上げ保持加算回路網は前に１｛ＭＧＡ，
ＲＭＧＢ及びＲＭＧＣラツチ回路のそれぞれに記憶され
た倍数を加算し、前述の動作により部分積をつくる。
れぞれ「１００」，「０１Ｕ及び［０１０」であること
を意味する。こうして、倍数発生回路１００−２は、部
分積に加算するために、被乗数の（−１）信を発生させ
る必要がある。従つて、回路１００−２は被乗数人力信
号を反転させ、これらをＲＭＧＡラツチ回路に記憶させ
るように動作する。また、段Ａに対する桁上げ出力信号
は２進数の１となり、２の補数加算を完成する。段Ｂに
対する乗数は「０１１」なので、倍数発生回路１００−
４は被乗数の１倍を発生する必要がある。従つて、回路
１００−４は入力被乗数信号をＲＭＧＢラツチ回路に記
憶するように動作する。また段Ｂに対する桁上げ出力信
号は２進数のゼロを保持する。段Ｃに対する乗数は「０
１０」であり、これにより倍数発生回路１００−６は被
乗数の＋１／２倍を発生する。従つて、回路１００−６
は入力被乗数信号を右に１シフトし、これらをＲＭＧＣ
ラツチ回路にロードする。段Ｃに対する桁上げ出力信号
は２進数のゼロである。この時点において、全ての乗数
ビツトが検査されるということに注意されたい。このサ
イクルの間、桁上げ保持加算回路網は前に１｛ＭＧＡ，
ＲＭＧＢ及びＲＭＧＣラツチ回路のそれぞれに記憶され
た倍数を加算し、前述の動作により部分積をつくる。
各サイクルの間、加算器２５０−２は、ＲＣ及びＲＳレ
ジスタ２００−１０と２００−１２の内容及び次のサイ
クルの間にビツト位置（即ち７６）に発生される桁上げ
信号を加算する。このことは、最終的な積において捨て
られるビツトの有する効果に影響を与える。この次のサ
イクル（即ち、第６の５０ナノセコンドサイクル）の間
桁上げ保持加算回路網はラツチ回路ＲＭＧＡ，ＲＭＧＢ
及びＲＭＧＣに記憶されている倍数を加算して部分積を
つくる。加算器２５０−２はキヤリーアウト信号を発生
する。関係するレジスタ及び回路は次の値を記憶し発生
する。ＲＣＨＯ＝０．５４３５４０００００００ＲＣＡ
＝０．７０・・一・・・・・−・−・−・−・−・・０
ＺＡＱ＝０ＲＭＮ＝２６１ ＲＭＧＡ＝１．０７・・−・一・−・・・一・−・−・
！・・ ７ＲＭＧＢ＝０．７０・・・・−・・・・・−
・−・・・−・−・・０ＲＭＧＣ＝０．３４０・・−・
一・−・・・・・・・−・・・・ ０ＲＣ＝０．３４１
０・・・・・・・・・０１１４ＲＳ＝１．４１４３７・
・−・・ ７６５４ＡＣＳＡＣＡＲＲＹ＝１．１６３４
７・・・・−・・・・ ７６ＡＣＳＡＳＵＭ＝０．６１
４３０・・・・・・・・・・・・・ ０ＡＣＳＢＣＡＲ
ＲＹ＝０．５４１０２０・・−・−・・ ０３ＡＣＳＢ
ＳＵＭ＝１．２３２６５７・・−・・・・・・７１０Ａ
ＣＳＣＣＡＲＲＹ＝０．２４０４１０・・・・・・・０
１４ＡＣＳＣＳＵＭ＝１．７６６１４３７・・−・−・
・７４０゛ＦＦ−ＣＡＲＲＹＡｌＯ＝１ＦＦ−ＣＡＲＲ
ＹＢｌＯ＝Ｏ ＦＦ−ＣＡＲＲＹＣｌＯ＝０ ＤＬ−ＦＦ−ＣＡＲＲＹＡｌＯ＝１ ＦＵＬＬＡＤＤＥＲ（ＡＭ）＝０．３１６４０・・・０
１１４ＡＤＤＥＲＣＡＲＲＹ０ＵＴＢＩＴ７１＝１ＡＤ
ＤＥＲＦ−ＣＡＲＲＹ−１ＮＢＩＴ７６＝１これにより
連続した５０ナノセコンドサ・が終了し、プロツク４０
１の回路により次θクルの始めに１００ナノセコンドモ
ードにｔる。
ジスタ２００−１０と２００−１２の内容及び次のサイ
クルの間にビツト位置（即ち７６）に発生される桁上げ
信号を加算する。このことは、最終的な積において捨て
られるビツトの有する効果に影響を与える。この次のサ
イクル（即ち、第６の５０ナノセコンドサイクル）の間
桁上げ保持加算回路網はラツチ回路ＲＭＧＡ，ＲＭＧＢ
及びＲＭＧＣに記憶されている倍数を加算して部分積を
つくる。加算器２５０−２はキヤリーアウト信号を発生
する。関係するレジスタ及び回路は次の値を記憶し発生
する。ＲＣＨＯ＝０．５４３５４０００００００ＲＣＡ
＝０．７０・・一・・・・・−・−・−・−・−・・０
ＺＡＱ＝０ＲＭＮ＝２６１ ＲＭＧＡ＝１．０７・・−・一・−・・・一・−・−・
！・・ ７ＲＭＧＢ＝０．７０・・・・−・・・・・−
・−・・・−・−・・０ＲＭＧＣ＝０．３４０・・−・
一・−・・・・・・・−・・・・ ０ＲＣ＝０．３４１
０・・・・・・・・・０１１４ＲＳ＝１．４１４３７・
・−・・ ７６５４ＡＣＳＡＣＡＲＲＹ＝１．１６３４
７・・・・−・・・・ ７６ＡＣＳＡＳＵＭ＝０．６１
４３０・・・・・・・・・・・・・ ０ＡＣＳＢＣＡＲ
ＲＹ＝０．５４１０２０・・−・−・・ ０３ＡＣＳＢ
ＳＵＭ＝１．２３２６５７・・−・・・・・・７１０Ａ
ＣＳＣＣＡＲＲＹ＝０．２４０４１０・・・・・・・０
１４ＡＣＳＣＳＵＭ＝１．７６６１４３７・・−・−・
・７４０゛ＦＦ−ＣＡＲＲＹＡｌＯ＝１ＦＦ−ＣＡＲＲ
ＹＢｌＯ＝Ｏ ＦＦ−ＣＡＲＲＹＣｌＯ＝０ ＤＬ−ＦＦ−ＣＡＲＲＹＡｌＯ＝１ ＦＵＬＬＡＤＤＥＲ（ＡＭ）＝０．３１６４０・・・０
１１４ＡＤＤＥＲＣＡＲＲＹ０ＵＴＢＩＴ７１＝１ＡＤ
ＤＥＲＦ−ＣＡＲＲＹ−１ＮＢＩＴ７６＝１これにより
連続した５０ナノセコンドサ・が終了し、プロツク４０
１の回路により次θクルの始めに１００ナノセコンドモ
ードにｔる。
このサイクルでは、関係するレジスタ及こは次の値を有
する。
する。
ＲＣ＝０．２４０４１００・・−・一・・・・・−・Ｒ
Ｓ＝１．７６６１４３７・・−・・・・・・・・・ＤＬ
−ＦＦ−ＣＡＲＲＹＡｌＯ＝１Ｆ−ＣＡＲＲＹ−７１７
６＝１ ＦＵＬＬＡＤＤＥＲ（ＡＭ） ＝０．４６７１６・この
サイクルの間、ＲＣレジスタ２００の内容が左に１つシ
フトされてＲＳレジスタ２００−１２の内容に加算され
、加算器２５０−２の段０−７１に最終的な積が作られ
る。
Ｓ＝１．７６６１４３７・・−・・・・・・・・・ＤＬ
−ＦＦ−ＣＡＲＲＹＡｌＯ＝１Ｆ−ＣＡＲＲＹ−７１７
６＝１ ＦＵＬＬＡＤＤＥＲ（ＡＭ） ＝０．４６７１６・この
サイクルの間、ＲＣレジスタ２００の内容が左に１つシ
フトされてＲＳレジスタ２００−１２の内容に加算され
、加算器２５０−２の段０−７１に最終的な積が作られ
る。
加算岩の最上位のビツト位置は信号のオーバフロー状設
において使用される。最終的積の形成が完成すると、こ
の例は終つたものと見ることができる。π述した付加的
「タリーンアツプ］サイタルは単に最終的積を適当なレ
ジスタに記憶させ、表示器ａセツテイングするだけであ
る。最後に、桁上げ保持加算回路網と加算器の最杉４サ
イクルの状態を明確にするために次表を掲耶しておく。
において使用される。最終的積の形成が完成すると、こ
の例は終つたものと見ることができる。π述した付加的
「タリーンアツプ］サイタルは単に最終的積を適当なレ
ジスタに記憶させ、表示器ａセツテイングするだけであ
る。最後に、桁上げ保持加算回路網と加算器の最杉４サ
イクルの状態を明確にするために次表を掲耶しておく。
上述の説明から、本発明の装置がどのようにして複数の
倍数発生回路とこれに対応した数の桁上げ保持加算回路
を使用して高速度で乗算動作を実行するかが明らかにな
つたであろう。
倍数発生回路とこれに対応した数の桁上げ保持加算回路
を使用して高速度で乗算動作を実行するかが明らかにな
つたであろう。
タイミング回路の制御の下に、本装置は、複数のグルー
プの倍数信号を発生するが、これは桁上げ保持加算回路
網が前に発生し記憶された倍数信号を加算し倍分積の桁
上げ及び総和要素を作るのに並行して行われる。これに
より、乗算命令を実行するのに必要な全体の時間が最小
となる。好ましい実施例では、本装置は電流モード論理
回路を使用して構造が簡単となるように構成されている
。
プの倍数信号を発生するが、これは桁上げ保持加算回路
網が前に発生し記憶された倍数信号を加算し倍分積の桁
上げ及び総和要素を作るのに並行して行われる。これに
より、乗算命令を実行するのに必要な全体の時間が最小
となる。好ましい実施例では、本装置は電流モード論理
回路を使用して構造が簡単となるように構成されている
。
しかし、当業者には、本発明の教義の範囲から逸脱する
ことなく種々の変形がなし得るのは明らかであろう。例
えば、本装置を異なつた動体特性の母線に接続するため
に人力部に変形を加えることが挙げられる。また、異な
つたタイプの制御も使用できる。特に、上述の機能を実
行するために種々の論理回路で本装置を構成することも
できる。他の変形も当業者には明らかであろう。
ことなく種々の変形がなし得るのは明らかであろう。例
えば、本装置を異なつた動体特性の母線に接続するため
に人力部に変形を加えることが挙げられる。また、異な
つたタイプの制御も使用できる。特に、上述の機能を実
行するために種々の論理回路で本装置を構成することも
できる。他の変形も当業者には明らかであろう。
第１図は本発明の乗算装置を示すプロツク図、第２ａ図
は第１図のデコーダ回路４０６の詳細を示すブロツク図
、第２ｂ図は第１図のクロツク制御回路９０１の詳細を
示すプロツク図、第２ｃ図は第１図の桁上げ保持加算回
路２００と２進倍数発生回路１００の詳細を示すプロツ
ク図、第２ｄ図は第１図の桁上げ保持加算回路網の一形
態を示すフ狛ツク図、第３図は第１図のタロツク匍］御
回路により作られる複数のタイミング信号を示す波形図
、第４図は本発明の動作を示す説明図である。 １０・・・・・・乗算装置、２０・・・・・・外部クロ
ツク回路、４０・・・・・・マイクロプログラム制御記
憶装置、１００・・・・・・倍数発生音氏 １００−２
，１００−４，１００−６・・・・・・倍数発生回路、
１００−１０・・・・・・桁上げ発生と復号化と記憶と
遅延機能を有する回路、２００・・・・・・桁上げ保持
加算部、２００−２，２００−４，２００−６・・・・
・・桁上げ保持加算回路網、２００−１０・・・・・・
桁上げレジスタ、２００一１２・・・・・・総和レジス
タ、２５０・・―・・・全加算部、２５０−２・・・・
・・桁上げ先取り機能と記憶機能を有する全加算器、２
５０−８・・・・・・フリツプフロツプ、３００・・・
・・・入力部、３０２・・・・・・ＲＣＡレジスタ、３
０１，３０４，３０６・・・・・・バッファゲート、３
０８・・・・・・ＲＭＮレジスタ、３１０・・・・・・
ＺＭＲスイツチ、３１２・・・・・・ＺＺＭＲスイツチ
、３１４・・・・・・ＲＭＲレジスタ、３１６・・・・
・・ＺｌＥＲスイツチ、４００・・・・・・タイミング
制御畑邦、４０１・・・・・・クロツク制御回路とモー
ドフリツプフロツプ、４０４・・・・・・制御ポイント
レジスタ、４０６・・・・・・デコーダ回路、４０８・
・・・・・４段２進カウンタ、４１０・・・・・・デコ
ーダ回路。
は第１図のデコーダ回路４０６の詳細を示すブロツク図
、第２ｂ図は第１図のクロツク制御回路９０１の詳細を
示すプロツク図、第２ｃ図は第１図の桁上げ保持加算回
路２００と２進倍数発生回路１００の詳細を示すプロツ
ク図、第２ｄ図は第１図の桁上げ保持加算回路網の一形
態を示すフ狛ツク図、第３図は第１図のタロツク匍］御
回路により作られる複数のタイミング信号を示す波形図
、第４図は本発明の動作を示す説明図である。 １０・・・・・・乗算装置、２０・・・・・・外部クロ
ツク回路、４０・・・・・・マイクロプログラム制御記
憶装置、１００・・・・・・倍数発生音氏 １００−２
，１００−４，１００−６・・・・・・倍数発生回路、
１００−１０・・・・・・桁上げ発生と復号化と記憶と
遅延機能を有する回路、２００・・・・・・桁上げ保持
加算部、２００−２，２００−４，２００−６・・・・
・・桁上げ保持加算回路網、２００−１０・・・・・・
桁上げレジスタ、２００一１２・・・・・・総和レジス
タ、２５０・・―・・・全加算部、２５０−２・・・・
・・桁上げ先取り機能と記憶機能を有する全加算器、２
５０−８・・・・・・フリツプフロツプ、３００・・・
・・・入力部、３０２・・・・・・ＲＣＡレジスタ、３
０１，３０４，３０６・・・・・・バッファゲート、３
０８・・・・・・ＲＭＮレジスタ、３１０・・・・・・
ＺＭＲスイツチ、３１２・・・・・・ＺＺＭＲスイツチ
、３１４・・・・・・ＲＭＲレジスタ、３１６・・・・
・・ＺｌＥＲスイツチ、４００・・・・・・タイミング
制御畑邦、４０１・・・・・・クロツク制御回路とモー
ドフリツプフロツプ、４０４・・・・・・制御ポイント
レジスタ、４０６・・・・・・デコーダ回路、４０８・
・・・・・４段２進カウンタ、４１０・・・・・・デコ
ーダ回路。
Claims (1)
- 【特許請求の範囲】 １ 乗数に対応する信号と被乗数に対応する信号を受取
つて乗算演算を行う高速乗算システムにおいて、（イ）
前記被乗数の異なる倍数に対応する倍数信号を発生する
複数の倍数発生装置が設けられ、それぞれの倍数発生装
置は前記乗数の信号の異なるグループと前記被乗数の信
号とを受取るよう接続され；（ロ）前記倍数発生装置と
対応する個数の桁上げ保持加算装置が直列段形に接続さ
れ、各段の桁上げ保持加算装置は異なる前記倍数発生装
置に接続されて前記倍数発生装置の生成する倍数信号の
組を加算して和信号及び桁上げ信号を発生し、最後段の
桁上げ保持加算装置は最初の段の桁上げ保持加算装置に
前記和信号及び桁上げ信号を供給するよう接続され；（
ハ）前記倍数信号の組がそれぞれ各前記加算装置に同時
に供給されるときの動作サイクルを規定するクロック信
号を発生するタイミング制御装置が設けられ、前記タイ
ミング制御装置には前記倍数発生装置による前記倍数信
号の組の生成と先のサイクル期間中に発生された倍数信
号の組の加算とを時間的に重複せしめるよう前記クロッ
ク信号を発生して前記乗算演算を実行するためのサイク
ル数を可及的に小さくする回路装置が備えられる；こと
を特徴とする高速乗算システム。 ２ 特許請求の範囲第１項に記載の高速乗算システムに
おいて、前記タイミング制御装置はシステム動作が第１
および第２モードにあるときを示す信号を発生するため
のモード制御手段を有し、前記回路装置は前記制御信号
により条件づけられて前記サイクルの持続時間を減少さ
せて乗算演算の実行時間を可及的に小さくする高速乗算
システム。 ３ 特許請求の範囲第１項に記載の高速乗算システムに
おいて、各前記倍数発生装置は下記（ａ）（ｂ）（ｃ）
からなる高速乗算システム。 （ａ）前記乗数信号の対応グループを受取るよう接続さ
れるデコーダ装置；（ｂ）前記倍数信号の組の範囲内で
互いに異なる倍数を生成し、各々のゲート回路装置が前
記被乗数信号を受取るよう接続されるとともに前記デコ
ーダ装置に接続され前記乗数信号のグループに従つて前
記倍数を選択する、複数の選択可能なゲート回路装置；
（ｃ）各前記ゲート回路装置と作動接続し、選択された
倍数を表わす信号を記憶するための複数のラッチ回路装
置であつて、前記タイミング制御装置に接続され、前記
クロツク信号により条件づけられて前記ゲート回路装置
のうちの選択されたものの生成した前記倍数を記憶する
複数のラッチ回路装置。 ４ 乗数に対応する信号と被乗数に対応する信号を受取
つて２進数の乗算演算を行う高速乗算システムにおいて
、（イ）前記被乗数の異なる倍数に対応する倍数信号を
発生する複数の倍数発生回路が設けられ、それぞれの倍
数発生回路は前記乗数の信号の異なるグループと前記被
乗数の信号とを受取るよう接続され、（ロ）前記倍数発
生回路と対応する個数の桁上げ保持加算回路が直列段形
に接続され、各段の桁上げ保持加算回路は少くとも１つ
の前記倍数発生回路に接続されて最終結果の積を表わす
和信号及び桁上げ信号を得るよう前記倍数発生回路の生
成する倍数信号の組を加算し、最後段の桁上げ保持加算
回路は第１段の桁上げ保持加算回路に和信号及び桁上げ
信号を供給するよう接続され、（ハ）前記倍数発生回路
によつて発生された前記倍数信号の組を１つの動作サイ
クル期間中に前記桁上げ保持加算回路へ同時に供給する
ための時間間隔を設定するクロック信号を発生するため
のタイミング制御装置が設けられ、前記タイミング制御
装置には、前記倍数発生回路による前記倍数信号の組の
生成と先のサイクル期間中に発生された倍数信号の組の
加算とを時間的に重複せしめるよう前記クロック信号を
発生して前記乗算演算を実行するための時間を可及的に
小さくする回路装置が備えられ、（ニ）前記最後段の桁
上げ保持加算回路から受取つた和信号を記憶するよう接
続される第１のレジスタと、前記最後段の桁上げ保持加
算回路から受取つた桁上げ信号を記憶するよう接続され
る第２のレジスタと、前記第１および第２のレジスタを
前記第１段の桁上げ保持加算回路に接続し、部分積を表
わす前記和信号及び桁上げ信号を乗数信号の次のグルー
プに対して発生された倍数信号の組に加算せしめる装置
とが設けられる；ことを特徴とする高速乗算システム。 ５ 特許請求の範囲第４項に記載の高速乗算システムに
おいて、各前記倍数発生回路は下記（ａ）（ｂ）（ｃ）
からなる高速乗算システム。 （ａ）前記乗算信号の対応グループを受取るよう接続さ
れるデコーダ回路；（ｂ）前記倍数信号の組の範囲内で
互いに異なる倍数を生成し、各々のゲート回路が前記乗
数信号を受取るよう接続されるとともに前記デコーダ回
路に接続され前記乗数信号のグループに従つて前記倍数
を選択する、複数の選択可能なゲート回路；（ｃ）各前
記ゲート回路装置と作動接続し、選択された倍数を表わ
す信号を記憶するための複数のラッチ回路であって、前
記タイミング制御装置に接続され、前記クロック信号に
より条件づけられ、各前記デコーダ回路によつて選択さ
れた対応前記ゲート回路から受取つた前記倍数信号を記
憶する複数のラッチ回路。 ６ 特許請求の範囲第５項に記載の高速乗算システムに
おいて、前記乗数信号の異なるグループは少なくとも各
別の一対の乗数ビットと次段の倍数発生回路に供給され
る乗数ビットのグループの中の最下位乗数ビットとに対
応し、各動作サイクルの期間中桁上げ保持加算回路の段
数に前記倍数信号の異なるグループ中のビット数に乗じ
て得られる数から１を減じた数に対応する個数の乗数ビ
ットが処理される高速乗算システム。 ７ 特許請求の範囲第４項に記載の高速乗算システムに
おいて、各段の前記桁上げ保持加算回路はアレーを形成
するよう接続され、アレー内の桁上げ保持加算回路部分
は前段の桁上げ保持加算回路部分より２個だけ各端にて
数が多く配置され、前記倍数発生回路からの倍数信号は
最終積の和信号および桁上げ信号を生成するよう各段の
適当な桁上げ保持加算回路部分に供給される高速乗算シ
ステム。 ８ 特許請求の範囲第５項に記載の高速乗算システムに
おいて、各前記倍数発生回路のデコーダ回路は前記乗数
ビットのグループに応答して条件づけられ、前記グルー
プの値に従つて下記の値を有する倍数を選択する高速乗
算システム。 乗数ビット値：倍数 ０００：被乗数のゼロ倍 ００１：被乗数の１／２倍 ０１０：被乗数の１／２倍 ０１１：被乗数の１倍 １００：被乗数の−１倍 乗数ビット値：倍数 １０１：被乗数の−１／２倍 １１０：被乗数の−１／２倍 １１１：被乗数のゼロ倍
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US000000642844 | 1975-12-22 | ||
| US05/642,844 US4041292A (en) | 1975-12-22 | 1975-12-22 | High speed binary multiplication system employing a plurality of multiple generator circuits |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5279741A JPS5279741A (en) | 1977-07-05 |
| JPS592054B2 true JPS592054B2 (ja) | 1984-01-17 |
Family
ID=24578274
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP51154111A Expired JPS592054B2 (ja) | 1975-12-22 | 1976-12-21 | 高速２進乗算の方法及び装置 |
Country Status (7)
| Country | Link |
|---|---|
| US (1) | US4041292A (ja) |
| JP (1) | JPS592054B2 (ja) |
| BE (1) | BE849736A (ja) |
| CA (1) | CA1080850A (ja) |
| DE (1) | DE2658248A1 (ja) |
| FR (1) | FR2336734A1 (ja) |
| GB (1) | GB1570791A (ja) |
Families Citing this family (23)
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| US4168530A (en) * | 1978-02-13 | 1979-09-18 | Burroughs Corporation | Multiplication circuit using column compression |
| US4217640A (en) * | 1978-12-11 | 1980-08-12 | Honeywell Information Systems Inc. | Cache unit with transit block buffer apparatus |
| JPS55103642A (en) * | 1979-02-01 | 1980-08-08 | Tetsunori Nishimoto | Division unit |
| US4228520A (en) * | 1979-05-04 | 1980-10-14 | International Business Machines Corporation | High speed multiplier using carry-save/propagate pipeline with sparse carries |
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| US4577282A (en) * | 1982-02-22 | 1986-03-18 | Texas Instruments Incorporated | Microcomputer system for digital signal processing |
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1975
- 1975-12-22 US US05/642,844 patent/US4041292A/en not_active Expired - Lifetime
-
1976
- 1976-11-24 CA CA266,459A patent/CA1080850A/en not_active Expired
- 1976-12-21 FR FR7638608A patent/FR2336734A1/fr active Granted
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- 1976-12-22 BE BE173536A patent/BE849736A/xx not_active IP Right Cessation
Patent Citations (2)
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Also Published As
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