JPH0358184B2 - - Google Patents

Description

【発明の詳細な説明】 〔発明の技術分野〕 この発明は、高速動作かつ低消費電力動作が得
られるMOS（Metal Oxide Semiconductor）構
造の半導体メモリ装置に関するものである。

〔従来技術〕

以下の説明は、この発明の特徴を十分生かすこ
とができるCMOSメモリを用いて行なう。

従来のこの種の装置としてのスタテイツクメモ
リセル回路を第１図に示し、相当するパターンレ
イアウト例を第２図に示す。このパターンレイア
ウトは、シリコンゲート方式の場合である。第１
図において、Vccは電源、２０はメモリセル、Ｔ
１，Ｔ３はＰ−チヤネル電界効果トランジスタ
（以下FETと称す）、Ｔ２，Ｔ４はＮ−チヤネル
FETで、これら４つのFETでフリツプフロツプ
を構成している。Ｔ５，Ｔ６はＮ−チヤネル
FETで、それぞれトランスフアゲートとなつて
いる。また３，４はそれぞれＮ−チヤネルFET
Ｔ５，Ｔ６のソース又はドレインに接続されたビ
ツト線、５は両FET Ｔ５，Ｔ６のゲートに接続
されたワード線である。

従来のメモリセル２０の特徴について説明す
る。単層配線を用いたシリコンゲート製造技術に
よる場合のメモリセルパターンレイアウトにおい
ては、 (1) 基準電位であるグランドはアルミ配線で形成
する。

(2) ビツト線は、これを拡散多結晶シリコンで構
成すると、その性質上メモリセルの配線抵抗、
負荷容量が増大してその動作及び動作速度上で
問題となるため、アルミで配線する。

ことが必須であり、この条件を満足させるには、
第２図ｃに示すようにグランド線１，２とビツト
線３，４を平行にアルミで配線し、それにクロス
してワード線５ａを多結晶シリコンで配線するこ
ととなる。

第２図ａ〜ｃは従来のメモリセルのパターンレ
イアウトをその製造工程順に示したもので、第２
図ａは半導体基板の一主面上に不純物を拡散して
拡散領域を形成したパターン図、第２図ｂは第２
図ａのものにゲートを形成したパターン図、第２
図ｃは第２図ｂのものにアルミ配線層及びコンタ
クトを形成したパターン図である。

第２図ｃのメモリセルパターンを第１図のメモ
リセル回路と対応して説明すると、縦方向に
GND線１，２とビツト線３，４とがアルミで配
線され、横方向にワード線５ａが多結晶シリコン
で構成されている。また第２図ｃにおいて、５は
ゲート、６はＰ型拡散領域で、これはＰ型基板５
０上に形成されたＮウエル５１の表面部に拡散形
成されたものであり、７はＮ型拡散領域で、Ｐ型
基板５０の表面部に拡散形成されたものである。
また６ａは上記Ｎウエル５１の電源電圧Vccを拡
散領域６に供給するためのアルミ配線６１を、基
板５０即ち該Ｎウエル領域５１と、拡散領域６表
面とに接続するためのコンタクト、６ｂはアルミ
配線６２と拡散領域６とのコンタクト、７ａはア
ルミ配線６２と拡散領域７とのコンタクト、６ｃ
はアルミ配線６２とゲート５とのコンタクト、７
ｃは拡散領域７とアルミ配線であるGND（グラン
ド）線１，２とのコンタクト、７ｂは拡散領域７
とアルミ配線であるビツト線３，４とのコンタク
トである。

またこの従来のメモリセルを用いた半導体メモ
リ装置のメモリ構成を第３図に示す。図において
多数のメモリセル２０からなるメモリ部２１に対
してＸ，Ｙアドレスデコーダ２２，２３が配置さ
れ、全メモリに対して共通のセンス回路２４が配
置されている。この構成においては、メモリアド
レスがＸデコーダ２２とＹデコーダ２３により決
定され、１つのセンス回路２４を通じてメモリ動
作が行なわれる。

従来の半導体メモリ装置は以上のように構成さ
れているので、メモリ容量の増大にともない次の
問題が生じた。

GND線１，２とビツト線３，４とをアルミ
ニウム層で平行に配線しているので、セル面
積、ひいてはチツプ面積が拡大し、生産性の低
下につながる。

多結晶シリコンをワード線５ａとして長距離
配線することは、電気的特性からみてデコーダ
から最も遠いメモリセルでの配線抵抗と容量が
増大することとなり、信号の伝達時間が大きく
なり、メモリ装置としてのアクセス速度が遅く
なる。

また、この従来のメモリ構成では第４図に示す
ようにＹアドレス入力数が多くなるとデータライ
ン１４の配線が長くなり、配線抵抗、浮遊容量が
増大し、アクセス時間の遅延につながるなどの欠
点があつた。

〔発明の概要〕

本発明は、メモリ部を複数のメモリセルからな
る複数のメモリセル群に分割し、該メモリセル群
の同じ列のメモリセルにビツト線を接続し、また
各メモリセル群の同じ行のメモリセルに第１ワー
ド線を接続し、メモリセル群の第１ワード線に対
応する行毎にアルミニウム線からなる第２ワード
線を設け、入力アドレス信号に応じて列デコーダ
でビツト線を、行デコーダで第２ワード線を選択
するとともに、群セレクトデコーダ及び群セレク
タ回路により上記第１、第２ワード線間を接断
し、メモリ動作をブロツクに分割して行なわせる
ことにより、消費電力を低減でき、かつ動作速度
を大きく向上できる半導体メモリ装置を提供する
ことを目的としている。

〔発明の実施例〕

以下、本発明の実施例を図について説明する。

第５図ないし第１０図は、本発明の実施例を説
明するためのものであり、第７図は本発明の一実
施例のブロツク構成図、第８図は上記実施例のブ
ロツクセレクト動作を行なうための回路を詳細に
示した回路構成図、第９図は第８図のブロツクセ
レクト動作の特徴を説明するための従来のメモリ
装置の回路構成図、第６図は本実施例の構成要素
であるメモリセルをその製造工程順に示すパター
ン図、第５図は第６図のメモリセルパターンの思
考過程において考えられたメモリセルをその製造
工程順に示すパターン図であり、また第１０図は
本実施例の応用例を示す構成図である。

まず、第５図について説明すると、本図のメモ
リセル３０ａは、２層アルミ製造プロセスのみを
使用した場合のパターンであり、同図ａは半導体
基板の一主面上に拡散領域を形成したパターン
図、同図ｂは同図ａのものにゲートを形成したパ
ターン図、同図ｃは同図ｂのものに第１（下層）
アルミ配線層及びコンタクトを形成したパターン
図、同図ｄは同図ｃのものに第２（上層）アルミ
配線層及びコンタクトを形成したパターン図であ
る。

この第５図ｄにおいて、メモリセル３０ａのパ
ターンはGND線１，２を下層の第１アルミニウ
ム層で配線し、ビツト線３，４を上層の第２アル
ミニウム層で該GND線１，２の上方に配線した
ものである。また図中、６ｇは第１アルミ配線６
３と、第２アルミ配線よりなるビツト線３，４と
を接続するスルーホール、６ｈは上記第１アルミ
配線６３と拡散領域７とのコンタクトである。

このメモリセル３０ａのパターンでは、第２図
に示したメモリセル２０と比べてGND線１，２
とビツト線３，４との間隔を狭くでき、そのため
アルミ配線２本分が削除された形となり、セル面
積の縮小が図られている。しかしながらこのメモ
リセル３０ａを用いてメモリ部を構成した場合、
ワード線５ａが多結晶シリコンで形成されている
ため前述したように、該ワード線５ａの配線抵抗
及び容量の増大による遅延時間が問題となり、そ
してこの遅延時間はメモリ容量が大きくなると顕
著になる。

次に、本実施例の半導体メモリ装置の構成要素
であり、上記遅延時間の問題点を解決したメモリ
セル３０を第６図について説明すると、第６図ａ
〜ｄは各々第５図ａ〜ｄと同様に、半導体基板の
一主面上に拡散領域を形成したパターン図、さら
にゲートを形成したパターン図、さらに第１アル
ミ配設層を形成したパターン図、さらに第２アル
ミ配線層を形成したパターン図である。

本メモリセル３０では、GND線のアルミ配線
１，２間をセルの横方向に配線した接続部１ｂで
もつて接続し、該GND線のアルミ配線１，２の
第６図ｄ下端部１ａ，２ａと、該メモリセル３０
に直結された第１ワード線５ｂ（多結晶シリコン）
との間に、これに平行にアドレスデコーダからの
出力が現われる第２ワード線８（第１アルミ配
線）が設けられている。またビツト線３，４は第
２アルミ配線で構成されている。そして第５図で
は電源Vcc用アルミ配線６１と基板５０とのコン
タクトは、コンタクト６ａで行なつているが、こ
の実施例のメモリセル３０では、拡散領域におい
て各メモリセルの電源Vccを接続し、主要ポイン
トで該拡散領域をアルミ配線とコンタクトする方
法を採用したため、セル内でワード線が２種類配
線されているにもかかわらず、セル面積は第５図
の場合とほぼ同一である。

次に本実施例の半導体メモリ装置を第７図につ
いて説明する。本実施例装置は、上記第６図ｄの
メモリセル３０を使用してメモリ部を構成したこ
とを１つの特徴とし、また第７図に示すように、
分割ワードライン回路方式でメモリ部をブロツク
に分割するメモリ構成、即ちブロツクセレクト方
式を採用した点をもう１つの特徴としており、こ
の第７図のメモリ構成は、メモリ部を４つのメモ
リセル群であるブロツク３１に分割した例であ
る。

同図において、３１はメモリセル群であるブロ
ツクであり、このブロツク３１は各々（ｎ＋１）
行、（ｎ＋１）／４列のマトリクス状に配設され
た（ｎ＋１）²／４個のメモリセル３０を有し、こ
の全てのブロツク３１の同じ列のメモリセル３０
には一対のビツト線が接続されている。また３３
は上記複数の一対のビツト線のうち入力されるア
ドレス信号に対応する一対のビツト線を選択する
１個の列デコーダであるＹデコーダである。

そして、本実施例のブロツクセレクト方式で
は、第３図の従来方式のメモリ構成と異なり、第
７図に示すように、メモリ部に対するＹ方向デコ
ーダがＹデコーダ３３と、群セレクトデコーダで
あるBS（ブロツクセレクト）デコーダ３５とに分
けられ、センス回路３４がブロツク３１毎に設置
されている。

次に本実施例のブロツクセレクト動作を行なう
ための回路を第８図について説明する。図におい
て、５ｂは上記各ブロツク３１の行の同じメモリ
セル３０に接続され、各ブロツク３１につき（ｎ
＋１）本、総計（ｎ＋１）×４本設けられた第１
ワード線であり、これは多結晶シリコンで配線さ
れている。

また８は上記４つのブロツク３１の（ｎ＋１）
行の各行に対応して（ｎ＋１）本設けられた第２
ワード線であり、これは下層の第１アルミニウム
層により配線されている。３２は該（ｎ＋１）本
の第２ワード線８のうち入力されるアドレス信号
に対応する第２ワード線８を選択する行デコーダ
であるＸデコーダである。このようにアドレス信
号はＸデコーダ３２用とBSデコーダ３５用とに
分けて入力される。

また、上記各ブロツク３１の各行の第１ワード
線５ｂと、該各行に対応する第２ワード線８との
間には、該第１、第２ワード線５ｂ，８間を接断
するための群セレクタ回路３７が各ブロツク３１
毎に（ｎ＋１）個、総計（ｎ＋１）×４個設けら
れており、該群セレクタ回路３７は、上記第２ワ
ード線８とGNDとの間に直列に接続された２つ
のＮチヤネルFET Ｔ７，Ｔ８からなり、アドレ
ス２入力の信号がデコードされたところのBSデ
コーダ３５からの信号が上側のＮチヤネル
FET Ｔ７のゲートに、BS信号が下側のＮチヤ
ネルFET Ｔ８のゲートにそれぞれ接続されてお
り、これらの，BS信号線は上層のアルミニウ
ム層により配線されている。また上記直列に接続
された両FET Ｔ７，Ｔ８の接続点には各メモリ
セル３０のトランスフアゲートに接続された上記
第１ワード線５ｂが接続されている。

そして、上記BSデコーダ３５は、上記（ｎ＋
１）×４個の群セレクタ回路３７のうち、入力さ
れるアドレス信号に対応するメモリセル３０が属
する１個のブロツク３１の（ｎ＋１）個の群セレ
クタ回路３７を選択するようになつている。

次に上記第８図に示す回路のブロツクセレクト
動作によるアドレスの決定、即ちＸアドレスの決
定について述べる。選択されるべき行に対応する
Ｘデコーダ３２出力が“Ｈ”レベルにあり、選択
されるべきブロツク３１に対応するデコード出力
BSが“Ｈ”，BSが“Ｌ”になるよう、BSデコー
ダ３５の論理回路が構成されていると、選択され
るべきブロツク３１における選択されるべき行の
メモリセル３０のトランスフアゲートＴ５，Ｔ６
に“Ｈ”レベルが伝達されることになる。一方、
選択されないブロツク３１のメモリセル３０のト
ランスフアゲートＴ５，Ｔ６はGNDレベルで、
スタンドバイ状態にあり、このようにしてブロツ
ク３１中のある行のメモリセル３０が選択される
こととなる。このように本実施例回路では、選択
されるべきブロツク３１のみでメモリ動作が行な
われることになる。

このブロツクセレクト動作の特徴を第９図を用
いてさらに詳細に説明すれば、一般的にメモリセ
ルアレイのビツト線には、第９図に示すように、
電源VccへのプルアツプトランジスタＴ９，Ｔ１
０が設けられており、選択されたメモリセル２０
では、同図に矢印Ａ，Ｂで示す経路で直流電流が
流れる。この場合、従来方式であれば、Ｘデコー
ダ２２で選択されたワード線５ａ上の全てのメモ
リセル２０にこの電流が流れる。しかし本実施例
のブロツクセレクト方では、選択されたブロツク
３１の第１ワード線５ｂ上のメモリセル３０のみ
に電源が流れることになる。従つて本実施例の場
合、電流は1/4に節約されることとなる。

また従来装置では、センス回路２４までの接続
に関しては第４図のようにＹアドレス入力数が多
くなるとデータライン１４の配線が長くなり、そ
のため配線抵抗、容量の増大により信号の伝達時
間が長くなり、アクセス速度が遅くなる。しか
し、本実施例のブロツクセレクト方式では、各ブ
ロツク３１にセンス回路３４を設ける方法である
ため、Ｙアドレス入力数は（ｎ＋１）／４と従来
の1/4であり、データライン配線長も従来の1/4と
短くなり、その結果アクセス速度を向上できる。

このように、第６図ｄに示すメモリセル３０を
使用してメモリ部を構成した本実施例の半導体メ
モリ装置では、Ｘデコーダ３２からの第２ワード
線８を第１アルミニウム層で配線したため、配線
抵抗、容量等による信号の時間遅延を非常に少な
くできる。またこの場合、BS信号線がこのワー
ド線８とパターン的にクロスすることになるが、
該BS信号線を上層の第２アルミで配線したので、
該クロスを防止でき、かつ上記と同様に時間遅延
を少なくでき、さらに各ブロツク毎にセンス回路
３４を設けてデータラインの配線長を短くしたの
で、アクセス時間を短縮でき、その結果本実施例
では、消費電力を大きく低減でき、かつ動作速度
を大きく向上できる。

また、本実施例ではGND線１，２を下層の第
１アルミニウム層で、ビツト線３，４を上層の第
２アルミニウム層で形成し、さらに拡散領域にお
いて各メモリセルの電源Vccを接続するとともに
主要ポイントで該拡散領域をアルミ配線とコンタ
クトする方法を採用したので、セル面積を小さく
でき、装置全体をコンパクト化できる。

次に、上記実施例の応用例を第１０図について
説明すると、本応用例は出力８ビツト、ｙアドレ
ス４本（y0〜y3）の場合の半導体メモリ装置で
ある。図において、３０〜３４，８，５ｂは上記
実施例と同じものを示す。本応用例のメモリ部
B1〜B8の各々は、上記実施例におけるメモリ部
に相当し、該各メモリ部は上記実施例と同様に４
つのブロツクに分割されており、そのため本応用
例ではメモリ部毎に４個総計32個のセンス回路、
メモリ部毎に（ｎ＋１）個総計８×（ｎ＋１）個
の群セレクタ回路３７及び１個のBSデコーダ
（図示せず）が設けられている。そして本応用例
では、上記実施例の工夫に、さらにメモリセル３
０に伝わるBS信号線（BS１，１〜BS４，
４）を各メモリ部の４つのブロツク３１、即ち、
メモリセル群DQ１〜DQ４の４本の出力の中央
に配置する工夫を加え、これにより最終的につな
がるメモリセル３０のトランスフアゲートを構成
する多結晶シリコンの配線５ｂをできるだけ短く
することにより、より特性向上を図つている。ま
た、ブロツクセレクト方式のBS信号線を第２ワ
ード線８とともに時間遅延は避けなければならな
いためアルミで配線する必要があるが、この実施
例では、２層アルミ製造プロセスを使用し、分割
ワードライン回路方式を併用したので、上記BS
信号を第２アルミニウム層で配線することがで
き、このように本発明の意義はますます大きいも
のである。

なお、上記の説明及び実施例では、低消費電力
の特徴を生かすことができるCMOS回路に限つ
て説明したが、他のMOS回路でも同様の効果を
奏する。

〔発明の効果〕

以上のように、この発明に係る半導体メモリ装
置によれば、メモリを複数のメモリセル群に分割
し、各メモリセル群の同じ行のメモリセルに第１
ワード線を接続し、各行毎にアルミニウム線から
なる第２ワード線を設け、群セレクトデコーダ及
び群セレクタ回路により上記第１、第２ワード線
を接断して分割ワードライン方式によるブロツク
セレクト動作をする回路構成としたので、メモリ
動作をブロツクに分割して行なわせることがで
き、消費電力を大きく低減できる効果があり、ま
た動作速度を大きく向上できる効果がある。

【図面の簡単な説明】

第１図は一般的なメモリセルの回路図、第２図
ａないし第２図ｃは第１図の回路に相当する従来
のメモリセルパターンをその製造工程順に示した
パターン図、第３図は従来のメモリ装置の構成
図、第４図は一般的なメモリのデータライン部の
回路図、第５図ａないし第５図ｄはこの発明の思
考過程の途中で考えられた、以下の実施例を説明
するための２層アルミ製造プロセスのみを考慮し
たメモリセルパターンをその製造工程順に示した
パターン図、第６図は第５図のメモリセルパター
ンにさらに分割ワードライン回路のブロツクセレ
クト方式も考慮した本発明の一実施例による半導
体メモリ装置を構成するメモリセルパターンをそ
の製造工程順に示したパターン図、第７図はこの
発明の一実施例による半導体メモリ装置の構成
図、第８図は上記実施例の分割ワードラインの回
路例を示す回路図、第９図は一般的なメモリ回路
の構成図、第１０図は出力８ビツト、ｙアドレス
４本の場合にブロツク４分割した上記実施例の応
用の回路図である。 ３，４……ビツト線、５ｂ……第１ワード線、
８……第２ワード線、３０……メモリセル、３１
……メモリセル群（ブロツク）、３２……行デコ
ーダ（Ｘデコーダ）、３３……列デコーダ（Ｙデ
コーダ）、３５……群セレクトデコーダ（ブロツ
クセレクトデコーダ）、３７……群セレクト回路。
なお図中同一符号は同一又は相当部分を示す。

Claims (1)

1. 【特許請求の範囲】 １ 複数行、複数列のマトリクス状に配設された
   メモリセルをそれぞれ有する複数のメモリセル
   群、 これらメモリセル群それぞれにおいて、それぞ
   れが同じ列に配設されたメモリセルに接続され、
   アルミニウム線によつて形成された複数のビツト
   線、 列アドレス信号を受け、上記各メモリセル群に
   おける上記ビツト線のうちの上記列アドレス信号
   に対応したビツト線を選択するための列デコー
   ダ、 上記複数のメモリセル群にわたつて配置され、
   上記ビツト線とは異なつた層に形成されたアルミ
   ニウム線からなる複数の第２ワード線、 行アドレス信号を受け、上記複数の第２ワード
   線のうち上記行アドレス信号に対応した第２ワー
   ド線を選択するための行デコーダ、 上記各メモリセル群毎に上記各第２ワード線に
   対応して配設され、ブロツクセレクト信号を受け
   る複数の群セレクタ回路、 上記複数のメモリセル群それぞれにおいて、そ
   れぞれが同じ行に配設されたメモリセルに接続さ
   れ、上記ブロツクセレクト信号によつて選択され
   た群セレクタ回路と上記行デコーダによつて選択
   された第２ワード線とによつて１本が選択される
   複数の第１ワード線を備えた半導体メモリ装置。 ２ 上記ビツト線は、半導体基板の一主面上に形
   成された上層のアルミニウム層により構成され、
   上記第２ワード線は、半導体基板の一主面上に形
   成された下層のアルミニウム層により構成されて
   いることを特徴とする特許請求の範囲第１項記載
   の半導体メモリ装置。 ３ 上記第１ワード線は、多結晶シリコン層で形
   成されていることを特徴とする特許請求の範囲第
   ２項記載の半導体メモリ装置。 ４ 上記メモリセル群からの出力を取出すセンス
   回路が、メモリセル群の各々に対応して複数設け
   られていることを特徴とする特許請求の範囲第１
   項記載の半導体メモリ装置。 ５ 上記群セレクタ回路は、上記第２ワード線と
   アースとの間に直列接続された２つの電界効果ト
   ランジスタ（以下FETと記す）により構成され、
   該両FETの接続点に第１ワード線が接続され、
   両FETの各々のゲートには上記群セレクトデコ
   ーダからの真信号及び補信号が各々入力されるこ
   とを特徴とする特許請求の範囲第１項記載の半導
   体メモリ装置。 ６ 上記メモリセルは、入出力端子を互いにクロ
   スカツプルし、残る一端を接地端子に接続した一
   対のFETと、この各FETの出力対に各々接続さ
   れた一対の負荷素子と一対のアクセス用FETを
   備えたものであることを特徴とする特許請求の範
   囲第１項記載の半導体メモリ装置。 ７ 上記メモリセルは、第１電位点と第１ノード
   との間に接続されそのゲートが第２ノードに接続
   された第1FETと、第１ノードと第２電位点との
   間に接続されそのゲートが第２ノードに接続され
   た第2FETと、第１電位点と第２ノードとの間に
   接続されそのゲートが第１ノードに接続された第
   3FETと、第２ノードと第２電位点との間に接続
   されそのゲートが第１ノードに接続された第
   4FETと、上記一対のビツト線の一方と第１ノー
   ドとの間に接続されそのゲートが第１ワード線に
   接続された第5FETと、上記一対のビツト線の他
   方と第２ノードとの間に接続されそのゲートが上
   記第１ワード線に接続された第6FETとを備え、
   上記第１、第２ノードに互いに相補する真、補の
   電位が現われるものであることを特徴とする特許
   請求の範囲第１項記載の半導体メモリ装置。 ８ 上記第２電位点と上記第２、第4FETの一端
   とを接続するグランドラインは、半導体基板の一
   主面上に形成された下層のアルミニウム層により
   構成されるとともに、上記第１ないし第6FETを
   囲う４辺のうちの第１辺、第２辺、第３辺に配設
   され、上記第２ワード線は、上記グランドライン
   と絶縁された上記下層のアルミニウム層により構
   成されるとともに、その一部が上記第５及び第
   6FETのゲートとなる第１ワード線の内側におけ
   る上記４辺のうちの第４辺にあたる位置に配設さ
   れ、上記一対のビツト線は半導体基板の一主面に
   形成された上層のアルミニウム層により構成され
   るとともに、上記グランドラインの第１辺及び第
   ２辺に平行でかつ該第１辺及び第２辺の内側に配
   設されていることを特徴とする特許請求の範囲第
   ７項記載の半導体メモリ装置。 ９ 上記第１ワード線は、多結晶シリコン層で形
   成されていることを特徴とする特許請求の範囲第
   ８項記載の半導体メモリ装置。