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JP2013008434A - ワード線分割回路、及び記憶装置 - Google Patents

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Abstract

【課題】回路構成が簡略化され、安定して動作可能なワード線分割回路を提供する。また、回路構成が簡略化され、安定して動作可能な記憶装置を提供する。
【解決手段】ワード線と、サブワード線との間に、リーク電流が極めて低減されたトランジスタを直列に接続し、ワード線分割回路を構成すればよい。当該トランジスタには、チャネルが形成される半導体層に酸化物半導体を含むトランジスタを適用できる。また、このような回路構成が簡略化されたワード線分割回路を、記憶装置に適用すればよい。
【選択図】図１

Description

本発明は半導体素子が適用された記憶装置に関する。特に選択トランジスタを用いて書き込み、読み出しを行う記憶装置に関する。
半導体素子を利用した記憶装置において、各メモリセルに設けられた選択トランジスタを用いてデータの書き込みや読み出しを行う方法が知られている。選択トランジスタを用いる記憶装置の代表的な例としては、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）やＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）などが挙げられる。
複数のメモリセルを有する記憶装置の場合、各メモリセルに設けられた選択トランジスタにはワード線とビット線が接続され、ワード線に入力された信号により当該メモリセルを選択状態、又は非選択状態に制御することができる。
ここで、一つのワード線を選択すると、当該ワード線に接続された複数のメモリセルは全て選択状態に遷移するため、これら全てのメモリセルに接続されたビット線に対して処理を行う必要がある。そのためメモリセルの数（ビット数ともいう）が増大すると、ランダムアクセスに要するサイクルタイムが、ビット数の増大に応じて増大してしまう。このような問題を解決するため、論理回路を用いて一つのワード線を分割する方法が考案されている（特許文献１）。また、トランジスタを用いて一つのワード線を分割する方法も考案されている（特許文献２）
特開２００４−１７１７４４号公報 特開２００４−２３４７１３号公報
しかしながら、特許文献１に示す従来のワード線の分割方法では、各ワード線に接続される分割ワードライン（以降、サブワード線ともいう）のそれぞれに、ＣＭＯＳ技術が適用された論理回路を接続する必要があった。例えば、それぞれのサブワード線に対してＡＮＤ回路を接続する構成とした場合、４〜６個ものトランジスタで構成された回路をサブワード線ごとに設ける必要がある。
特に近年のＤＲＡＭなどに代表されるように、セルサイズの縮小によるメモリセルの集積化が顕著になると、それぞれのサブワード線に接続する回路のサイズが大きい場合、集積化の妨げの要因となってしまう。
また、特許文献２に示すワード線の分割方法では、安定した動作が行えない恐れがある。すなわち、ワード線（特許文献２の主ワード線に相当）とサブワード線（特許文献２の副ワード線に相当）に接続されるトランジスタのリーク電流により、徐々にサブワード線の電位が変動してしまい、サブワード線に接続されるメモリセルが選択状態となってしまう。特にＤＲＡＭではメモリセルが意図せずに選択状態になると、保持されていたデータが消失してしまう。
本発明はこのような技術的背景のもとでなされたものである。したがって本発明は、回路構成が簡略化され、安定して動作可能なワード線分割回路を提供することを課題の一とする。また、回路構成が簡略化され、安定して動作可能な記憶装置を提供することを課題の一とする。
本発明の一態様は、上記課題の少なくとも一を解決するものである。
本発明の一態様のワード線分割回路は、ワード線と、複数のサブワード線と、複数のトランジスタと、を有する。また上記トランジスタは、それぞれソース又はドレインの一方がワード線と電気的に接続され、ソース又はドレインの他方がサブワード線の一つと電気的に接続され、且つ、オフ状態におけるリーク電流がチャネル幅１μｍあたり１×１０−１７Ａ以下である。
上記本発明の一態様のワード線分割回路は、ワード線とサブワード線との間に極めてリーク電流の低減されたトランジスタが電気的に接続される。したがって、当該トランジスタがオン状態の時には、ワード線に入力される信号がサブワード線に入力される。一方、当該トランジスタがオフ状態の時には、ワード線に入力される信号によらず、サブワード線は非選択状態が保持される。
ここで例えば、チャネルが形成される半導体層としてシリコンを用いたトランジスタを上記トランジスタに適用した場合、トランジスタがオフ状態に保持されていても、そのリーク電流によって徐々にサブワード線の電位が変動してしまう。そのため結果としてサブワード線に接続されるメモリセルが選択状態となってしまう恐れがあるため、上記のような簡略化され、安定して動作可能なワード線分割回路を実現することができない。ここで、リーク電流の極めて低減されたトランジスタを用いることにより、上記のような極めて回路構成が簡略化され、安定して動作可能なワード線分割回路を実現することができる。
また、本発明の一態様は、上記ワード線分割回路において、上記トランジスタは、チャネルが形成される半導体層に酸化物半導体が適用されていることを特徴とする。
特に、上記トランジスタとして、シリコンよりもバンドギャップの広い酸化物半導体をチャネルが形成される半導体層に用いた電界効果型のトランジスタを適用することが好ましい。このようなトランジスタは、オフ状態におけるリーク電流が小さい特徴を有する。
また、上記トランジスタを構成する半導体は、真性キャリア密度が極めて低い酸化物半導体を用いることが好ましい。チャネルが形成される半導体層の真性キャリア密度が極めて低いため、トランジスタのオフ状態におけるリーク電流は極めて小さいものとなる。このような特徴は、他の半導体（例えばシリコン）にはない酸化物半導体に特有の特徴である。
また、本発明の一態様の記憶装置は、ビット線と、ワード線と、複数のサブワード線と、複数のトランジスタと、複数のメモリセルと、を有する。また、上記メモリセルのそれぞれは、データ保持部と、選択トランジスタと、を有し、上記選択トランジスタは、ソース又はドレインの一方がビット線に電気的に接続され、ソース又はドレインの他方がデータ保持部に電気的に接続され、ゲートがサブワード線の一つと電気的に接続される。また、トランジスタは、それぞれソース又はドレインの一方がワード線と電気的に接続され、ソース又はドレインの他方がサブワード線の一つと電気的に接続され、且つ、オフ状態におけるリーク電流がチャネル幅１μｍあたり１×１０−１７Ａ以下である、記憶装置である。
このように、本発明の一態様の構成が簡略化され、安定して動作可能なワード線分割回路が適用された記憶装置は、回路構成を簡略化することができるため、回路面積が小さく、高集積化に適した記憶装置とすることができる。
また、本発明の一態様の上記記憶装置は、メモリセルとしてＤＲＡＭの構成を適用することもできるし、またＳＲＡＭの構成を適用することもできる。
したがって、従来のＤＲＡＭやＳＲＡＭに比べて回路面積の増加を抑制しつつ、安定してワード線を分割して用いることができる。
また、本発明の一態様の上記記憶装置の選択トランジスタとして、オフ状態におけるリーク電流がチャネル幅１μｍあたり１×１０−１７Ａ以下であるトランジスタを適用できる。
選択トランジスタにこのようなリーク電流が極めて低減されたトランジスタを適用することにより、データ保持部に保持されたデータが選択トランジスタを介して消失してしまうことが抑制され、データ保持期間の極めて長い記憶装置、言い換えると実質的に不揮発性の記憶装置を実現できる。特に、ＤＲＡＭの選択トランジスタに、上記リーク電流の極めて低いトランジスタを適用することにより、リフレッシュの頻度が極めて低減された、若しくはリフレッシュが不要な記憶装置として用いることができる。
また、本発明の一態様は、上記記憶装置において、上記トランジスタは、チャネルが形成される半導体層に酸化物半導体が適用されていることを特徴とする。
このように、本発明の一態様のワード線分割回路が適用された記憶装置は、回路構成を簡略化することができるため、回路面積が小さく、高集積化に適した記憶装置とすることができる。また、ワード線分割回路を構成するトランジスタとして、チャネルが形成される半導体層に酸化物半導体が適用されたトランジスタを適用することが好ましい。
なお、本明細書等において、ワード線とは、接続されるセルの選択トランジスタのゲートに電気的に接続され、当該ワード線に接続されるセルを選択するための選択信号線の一つである。記憶装置においては、上記セルはデータ保持部を有するメモリセルとなる。
また、本明細書等において、ビット線とは、接続されるセルへの入力信号、またはセルからの出力信号が与えられる信号線のひとつである。記憶装置においては、上記セルは、データ保持部を有するメモリセルであり、ビット線にはメモリセルからのデータの読み出し信号とメモリセルへの書き込み信号のいずれか、又は両方が与えられる。
なお、本明細書等において、ワード線分割回路とは、ワード線に接続された複数のサブワード線の、各々の選択状態を制御可能な回路のことを言う。ここで、当該ワード線分割回路は、少なくとも一つのスイッチング素子（トランジスタを含む）を含んで構成されるものとする。また広義に、ワード線及び複数のサブワード線をワード線分割回路の構成要素として含むものとする。
なお、本発明の一態様のワード線分割回路は、記憶装置に限られるものではなく、ワード線を用いた様々な回路に対して適用することができ、簡略化された構成により安定してワード線を分割して制御することができる。ワード線を用いる他の回路の例としては、液晶表示装置や、電界発光型の表示装置（有機ＥＬ（Ｅｌｅｃｔｒｏｌｕｍｉｎｅｓｃｅｎｃｅ）素子やＬＥＤ（Ｌｉｇｈｔ Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ）が適用された表示装置）、又はＦＥＤ（Ｆｉｅｌｄ Ｅｍｉｓｓｉｏｎ Ｄｉｓｐｌａｙ）などの表示装置が挙げられる。
本発明の一態様によれば、回路構成が簡略化され、安定して動作可能なワード線分割回路を提供できる。また、回路構成が簡略化され、安定して動作可能な記憶装置を提供できる。
本発明の一態様の、記憶装置を説明する図。 本発明の一態様の、記憶装置を説明する図。 本発明の一態様の、記憶装置の動作を説明する図。 本発明の一態様の、記憶装置を説明する図。 本発明の一態様の、記憶装置を説明する図。 本発明の一態様の、記憶装置を説明する図。 本発明の一態様の、記憶装置を説明する図。 本発明の一態様の、記憶装置を説明する図。 本発明の一態様の、トランジスタの構成を説明する図。 本発明の一態様の、トランジスタの作製方法を説明する図。 本発明の一態様の、記憶装置の構成を説明する図。 本発明の一態様に係る酸化物材料の構造を説明する図。 本発明の一態様に係る酸化物材料の構造を説明する図。 本発明の一態様に係る酸化物材料の構造を説明する図。 本発明の一態様に係る酸化物材料の構造を説明する図。
実施の形態について、図面を用いて詳細に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、以下に説明する発明の構成において、同一部分又は同様な機能を有する部分には同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略する。
なお、本明細書で説明する各図において、各構成の大きさ、層の厚さ、または領域は、明瞭化のために誇張されている場合がある。よって、必ずしもそのスケールに限定されない。
トランジスタは半導体素子の一種であり、電流や電圧の増幅や、導通または非導通を制御するスイッチング動作などを実現することができる。本明細書におけるトランジスタは、ＩＧＦＥＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）や薄膜トランジスタ（ＴＦＴ：Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ）を含む。
また、「ソース」や「ドレイン」の機能は、異なる極性のトランジスタを採用する場合や、回路動作において電流の方向が変化する場合などには入れ替わることがある。このため、本明細書においては、「ソース」や「ドレイン」の用語は、入れ替えて用いることができるものとする。
また、本明細書等において、トランジスタのソース又はドレインのどちらか一方のことを「第１電極」と呼び、ソース又はドレインの他方を「第２電極」とも呼ぶことがある。なお、この際、ゲートについては「ゲート」又は「ゲート電極」とも呼ぶ。
また、本明細書等において、「電気的に接続」には、「何らかの電気的作用を有するもの」を介して接続されている場合が含まれる。ここで、「何らかの電気的作用を有するもの」は、接続対象間での電気信号の授受を可能とするものであれば、特に制限を受けない。例えば、「何らかの電気的作用を有するもの」には、電極や配線をはじめ、トランジスタなどのスイッチング素子、抵抗素子、コイル、容量素子、その他の各種機能を有する素子などが含まれる。
なお、本明細書等においてノードとは、回路を構成する素子の電気的な接続を可能とする素子（例えば、配線など）のことをいう。したがって、”Ａが接続されたノード”とは、Ａと電気的に接続され、且つＡと同電位と見なせる配線のことをいう。なお、配線の途中に電気的な接続を可能とする素子（例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイオードなど）が１個以上配置されていても、Ａと同電位であれば、その配線はＡが接続されたノードと見なせる。
なお、本明細書で説明する回路図においては、酸化物半導体などを用いたオフ電流が低減されたトランジスタであることを示すために、ＯＳの符号を併せて付す場合がある。
（実施の形態１）
本実施の形態では、本発明の一態様のワード線分割回路と、当該ワード線分割回路が適用された記憶装置の構成例について図１乃至図３を用いて説明する。
＜構成例＞
図１に示す記憶装置１００は、ｍ行×（ｎ×ｌ）列（ｍ及びｌは１以上の整数であり、ｎは２以上の整数である。）のマトリクス状に配置された複数のメモリセルを有する記憶装置である。なお、図１には明瞭化のため、ｍ、ｎ及びｌがそれぞれ２までの構成を明示している。
記憶装置１００は、ｍ本のワード線ＷＬｍ、ｎ本の選択信号線ＳＧｎ、（ｎ×ｌ）本のビット線ＢＬｎｌ、及び（ｍ×ｎ）本のサブワード線ＳＷＬｍｎを有し、サブワード線ＳＷＬｍｎとビット線ＢＬｎｌとそれぞれ接続する複数のメモリセル１１０を有する。
メモリセル１１０は、少なくとも一つの選択トランジスタ１１１と、データ保持部１１３を有する。選択トランジスタ１１１は、ゲートが一本のサブワード線ＳＷＬｍｎと接続し、第１電極が一本のビット線ＢＬｎｌと接続し、第２電極がデータ保持部１１３と接続する。
データ保持部１１３は、選択トランジスタ１１１を介して入力されたデータを保持する機能を有する。また、データ保持部１１３は選択トランジスタ１１１を介してデータを出力することもできる。データ保持部１１３やメモリセル１１０の具体的な構成例については後の実施の形態で例示する。
サブワード線ＳＷＬｍｎは、トランジスタ１０１を介してワード線ＷＬｍに接続されている。トランジスタ１０１は、第１電極がワード線ＷＬｍと接続し、第２電極がサブワード線ＳＷＬｍｎと接続し、ゲートが選択信号線ＳＧｎと接続する。
ここで、本実施の形態では、トランジスタ１０１及び選択トランジスタ１１１は共にｎチャネル型のトランジスタとする。
ここで、トランジスタ１０１にはオフ状態におけるリーク電流（オフ電流とも呼ぶ）が低減されたトランジスタが適用される。トランジスタ１０１のオフ電流は、接続されるサブワード線と、これに接続される複数のメモリセルとの間の寄生容量の値や、当該サブワード線の選択時間などに応じて要求される値が異なるが、オフ電流が低いほど非選択状態におけるサブワード線の電位の変動を小さいものとすることができるため好ましい。例えばトランジスタ１０１のオフ電流の値としては、チャネル幅１μｍあたり１０ａＡ（１×１０−１７Ａ）以下とすればよい。なお一般的には、チャネルが形成される半導体層としてシリコンを用いた場合には、オフ電流はチャネル幅１μｍあたり数ｐＡ（１×１０−１２Ａ）〜数ｎＡ（１×１０−９Ａ）程度である。
このような低いオフ電流を実現するトランジスタとしては、例えば、チャネルが形成される半導体層にシリコンよりもバンドギャップの広い半導体を用いたトランジスタを適用することができる。例えば２ｅＶ以上、好ましくは２．５ｅＶ以上、より好ましくは３．０ｅＶ以上のバンドギャップを有する半導体を用いることができる。このような半導体として酸化物半導体を用いることが好ましい。
さらに、上記酸化物半導体を含むトランジスタは、オフ状態におけるリーク電流が低く、チャネル幅１μｍあたり１０ａＡ（１×１０−１７Ａ）以下、好ましくはチャネル幅１μｍあたり１ａＡ（１×１０−１８Ａ）以下、より好ましくはチャネル幅１μｍあたり１０ｚＡ（１×１０−２０Ａ）以下、さらに好ましくはチャネル幅１μｍあたり１ｚＡ（１×１０−２１Ａ）以下、さらに好ましくはチャネル幅１μｍあたり１００ｙＡ（１×１０−２２Ａ）以下である。
一つのトランジスタ１０１に接続されるサブワード線は、当該トランジスタ１０１のオン、オフによってワード線との導通、非導通が制御される。トランジスタ１０１がオン状態のとき、ワード線とサブワード線とは導通し、一方オフ状態のとき、これらは非導通となる。またトランジスタ１０１のリーク電流が極めて小さいため、当該トランジスタ１０１がオフ状態、すなわちサブワード線が非導通状態ではワード線に入力される電位によるサブワード線の電位の変動が極めて小さいものとなる。
このように、極めてリーク電流の小さいトランジスタを用いることにより、構成が極めて簡略化され、安定して動作可能なワード線分割回路を実現することが出来る。本実施の形態においては、ワード線ＷＬｍと、ワード線ＷＬｍに接続される複数のサブワード線ＳＷＬｍｎと、これらに直列に接続される複数のトランジスタとを含む構成がワード線分割回路に相当する。
＜回路動作例＞
続いて、上記記憶装置の動作例について説明する。ここでは簡単のため、図２に示すように１行×４列に配置された４つのメモリセルを有する記憶装置１５０の動作について説明する。記憶装置１５０は、上記記憶装置１００において、ｍを１、ｎを２、またｌを２とした記憶装置である。
図３は、記憶装置１５０の動作におけるタイミングチャートの一例である。図３には上から順に、図２に示すワード線ＷＬ１、選択信号線ＳＧ１、選択信号線ＳＧ２、サブワード線ＳＷＬ１１、サブワード線ＳＷＬ１２、ビット線ＢＬ１１及びＢＬ１２、ビット線ＢＬ２１及びＢＬ２２における電位の時間推移を模式的に示している。
なお、ワード線ＷＬ１、選択信号線ＳＧ１、選択信号線ＳＧ２に入力される電位がハイレベル電位のときこれらは選択状態であり、ローレベル電位のときこれらは非選択状態であるとする。また、トランジスタ１０１及び選択トランジスタ１１１は、それぞれのゲートに入力される電位がハイレベル電位のときにオン状態となり、一方ローレベル電位のときにオフ状態となるものとする。
以下では、各メモリセル内のデータ保持部１１３へデータを書き込む場合を想定して説明する。
期間Ｔ０では、ワード線ＷＬ１が非選択状態となっている。またこのとき、選択信号線ＳＧ１及びＳＧ２も非選択状態である。
期間Ｔ１では、ワード線ＷＬ１が選択状態、また選択信号線ＳＧ１及びＳＧ２が非選択状態である。このとき、選択信号線ＳＧ１及び選択信号線ＳＧ２に接続されるトランジスタ１０１のオフ電流は極めて小さいため、サブワード線ＳＷＬ１１及びＳＷＬ１２の電位は変化しない。
期間Ｔ２では、ワード線ＷＬ１及び選択信号線ＳＧ１が選択状態である。したがって、サブワード線ＳＷＬ１１にはワード線ＷＬ１の電位が入力され、サブワード線ＳＷＬ１１に接続される複数のメモリセル１１０は選択状態となる。一方、選択信号線ＳＧ２は非選択状態であり、且つ当該選択信号線ＳＧ２に接続されるトランジスタ１０１のオフ電流は極めて小さいため、サブワード線ＳＷＬ１２の電位はローレベル電位のまま保持される。
ここで、ビット線ＢＬ１１及びＢＬ１２にはそれぞれに接続されるメモリセル１１０への書き込みデータが入力される。すなわち、ビット線ＢＬ１１及びＢＬ１２には、ハイレベル電位、又はローレベル電位のいずれかが入力される。このとき、ビット線ＢＬ１１及びＢＬ１２に接続されるそれぞれのメモリセル１１０内の選択トランジスタ１１１はオン状態であるため、ビット線ＢＬ１１又はＢＬ１２の電位が選択トランジスタ１１１を介してデータ保持部１１３に入力される。このようにして、サブワード線ＳＷＬ１１に接続されるメモリセル１１０にデータを書き込むことができる。
期間Ｔ３では、ワード線ＷＬ１及び選択信号線ＳＧ２が選択状態である。したがって、サブワード線ＳＷＬ１２にはワード線ＷＬ１の電位が入力され、サブワード線ＳＷＬ１２に接続される複数のメモリセル１１０は選択状態となる。一方、選択信号線ＳＧ１は非選択状態であり、且つ当該選択信号線ＳＧ１に接続されるトランジスタ１０１のオフ電流は極めて小さいため、サブワード線ＳＷＬ１１の電位はローレベル電位のまま保持される。
ここで、ビット線ＢＬ２１及びＢＬ２２にはそれぞれに接続されるメモリセル１１０への書き込みデータが入力される。すなわち、ビット線ＢＬ２１及びＢＬ２２には、ハイレベル電位、又はローレベル電位のいずれかが入力される。このとき、ビット線ＢＬ２１及びＢＬ２２に接続されるそれぞれのメモリセル１１０内の選択トランジスタ１１１はオン状態であるため、ビット線ＢＬ２１又はＢＬ２２の電位が選択トランジスタ１１１を介してデータ保持部１１３に入力される。このようにして、サブワード線ＳＷＬ１２に接続されるメモリセル１１０にデータを書き込むことができる。
期間Ｔ４では、ワード線ＷＬ１並びに選択信号線ＳＧ１及びＳＧ２が選択状態である。したがって、サブワード線ＳＷＬ１１及びＳＷＬ１２には同時にワード線ＷＬ１の電位が入力され、サブワード線ＳＷＬ１１及びＳＷＬ１２に接続される複数のメモリセル１１０は選択状態となる。
さらに、上記と同様にビット線ＢＬ１１乃至ＢＬ２２にはそれぞれに接続されるメモリセル１１０への書き込みデータが入力され、それぞれのメモリセル１１０内のデータ保持部１１３に選択トランジスタ１１１を介してデータが書き込まれる。
なお、上記ではメモリセル１１０へのデータの書き込みを想定した動作について説明したが、読み出しに関しても同様の動作で行うことができる。読み出し動作の場合は、ビット線ＢＬ１１乃至ＢＬ２２には、メモリセル１１０内のデータ保持部１１３に保持されたデータに応じた電位が出力される。したがって、読み出し動作の場合は、図３に示すタイミングチャートのうち、ビット線ＢＬ１１乃至ＢＬ２２の波形を出力電位に置き換えることができる。
なお、ここではデータ保持部１１３に書き込まれるデータをハイレベル電位又はローレベル電位の２種類の電位として説明したが、データ保持部１１３の構成によっては、３種類以上の複数のレベルの電位を保持することもできる。例えば４種類の電位を保持することができれば、一つのメモリセルに２ビット分のデータを保持することができる。
以上が記憶装置１５０の動作に関する説明である。
このように、本発明の一態様のワード線分割回路は、極めてリーク電流が低減されたトランジスタを適用することにより、ただ一つのトランジスタを用いることで安定してワード線を分割して用いることができる。このような簡略化されたワード線分割回路は、その集積化を阻害することがないため、当該ワード線分割回路を記憶装置に適用することにより、高度に集積化された記憶装置を実現できる。
本実施の形態は、本明細書中に記載する他の実施の形態と適宜組み合わせて実施することができる。
（実施の形態２）
本実施の形態では、実施の形態１で示した記憶装置について、より具体的な構成例について図４乃至図７を用いて説明する。
なお、実施の形態１で説明した内容と重複する部分については、説明を省略する、若しくは簡略化して説明する。
＜構成例１＞
図４は、実施の形態１で例示した記憶装置１００内のメモリセル１１０に、ＤＲＡＭのメモリセルを適用した例である。
図４に示す記憶装置２００は、複数のメモリセル２１０を有する。なお、記憶装置２００の構成は、メモリセル以外は記憶装置１００と同様の構成である。
メモリセル２１０は、選択トランジスタ２１１と、容量素子２１３を有する。選択トランジスタ２１１の第２電極は容量素子２１３の一方の電極に接続され、容量素子２１３の他方の電極は共通電位が与えられる。本構成例では、選択トランジスタ２１１はｎチャネル型のトランジスタである。ここで、共通電位に代えて、基準電位や接地電位を用いても良い。また、基準電位としてビット線に入力される２種類の電位の中間の電位を用いると、容量素子２１３にかかる電圧を低減でき、容量素子２１３の絶縁破壊を抑制できるため好ましい。
メモリセル２１０へのデータの書き込みは、選択トランジスタ２１１をオン状態とし、当該選択トランジスタ２１１が接続されるビット線に書き込みデータを入力する。このとき、選択トランジスタ２１１を介して容量素子２１３に電荷が蓄積され、書き込みを行うことができる。
また、データの読み出しは、選択トランジスタ２１１をオン状態とすることにより、容量素子２１３に保持されていた電荷に応じて、当該選択トランジスタ２１１が接続されるビット線の電位が変動する。この電位の変動を検知することにより、メモリセル２１０に保持されていたデータの読み出しを行うことができる。なお、読み出しを行うと、メモリセル２１０に保持されていたデータは消失する。
ここで、後の実施の形態で例示するように、トランジスタ１０１は選択トランジスタ２１１及び容量素子２１３に積層して形成することができる。したがって、メモリセル２１０が高度に集積化されたとしても、面積の増大を招くことなくトランジスタ１０１を備えるワード線分割回路を記憶装置に接続することができる。
このように、ただ一つのトランジスタを用いて構成される本発明の一態様のワード線分割回路は、ＤＲＡＭに適用することができる。さらに、このような簡略化されたワード線分割回路は、その集積化を阻害することがないため、当該ワード線分割回路をＤＲＡＭに適用することにより、高度に集積化されたＤＲＡＭを実現できる。
＜変形例＞
ここで、構成例１で例示した記憶装置２００において、メモリセル２１０内の選択トランジスタ２１１に、上記で例示したリーク電流の極めて低減されたトランジスタを適用することができる。
図５に示す記憶装置２２０は、上記構成例１で例示した記憶装置２００内のメモリセル２１０を、リーク電流の極めて低減された選択トランジスタ２３１を有するメモリセル２３０に置き換えたものである。
選択トランジスタ２３１は、リーク電流が極めて低減されているため、容量素子２１３に保持された電荷、すなわちメモリセル２３０に書き込まれたデータを極めて長期間保持することができる。したがって、データの再書き込み動作（リフレッシュ動作）を行わない、またはその頻度を極めて低減することができるため、従来のＤＲＡＭに比べて消費電力が極めて低減された記憶装置とすることができる。
また、選択トランジスタ２３１のリーク電流が極めて低いことから、電荷を保持するための容量素子２１３のサイズを小さくすることができる。または、容量素子２１３を設けず、配線間の寄生容量などを保持容量として利用することもできる。そのため、メモリセルサイズを小さくできる。
＜構成例２＞
図６は、実施の形態１で例示した記憶装置１００内のメモリセル１１０に、ＳＲＡＭのメモリセルを適用した例である。
図６に示す記憶装置２４０は、メモリセルの構成が異なる点、及び各メモリセルに２本のビット線が接続される点以外は、実施の形態１で例示した記憶装置１００と同じ構成である。
メモリセル２５０には、サブワード線ＳＷＬｍｎと、第１ビット線ＢＬＰｎｌと第２ビット線ＢＬＮｎｌが接続される。ここで、第１ビット線ＢＬＰｎｌと第２ビット線ＢＬＮｎｌにはそれぞれ反転した信号が入力又は出力される。
メモリセル２５０は、選択トランジスタ２５１、選択トランジスタ２５３、並びにトランジスタ２５５乃至２５８の６個のトランジスタから構成される。ここで、トランジスタ２５５及び２５６はｐチャネル型のトランジスタであり、トランジスタ２５７及び２５８はｎチャネル型のトランジスタである。
ここで、トランジスタ２５５及び２５６のそれぞれの第１電極には電源電位ＶＤＤが、またトランジスタ２５７及びトランジスタ２５８のそれぞれの第２電極には基準電位ＶＳＳが入力されている。トランジスタ２５５とトランジスタ２５７、及びトランジスタ２５６とトランジスタ２５８がそれぞれインバータ回路を構成し、さらにこの２つのインバータ回路が組み合わされてフリップフロップ回路が構成されている。
選択トランジスタ２５１は第１電極が第１ビット線に接続され、第２電極がフリップフロップ回路の一方の入出力部に接続されている。また選択トランジスタ２５３は第１電極がフリップフロップ回路の他方の入出力部に接続され、第２電極が第２ビット線に接続されている。選択トランジスタ２５１及び２５３のそれぞれのゲートは共に、サブワード線に接続されている。
メモリセル２５０へのデータの書き込みは、サブワード線を選択状態とすることにより選択トランジスタ２５１及び選択トランジスタ２５３を共にオン状態とし、第１ビット線及び第２ビット線にそれぞれ反転した書き込みデータを入力する。このとき、選択トランジスタ２５１と、選択トランジスタ２５３を介して、メモリセル２５０内のフリップフロップ回路にデータが保持される。
また、データの読み出しも同様に、サブワード線を選択状態とすることにより選択トランジスタ２５１及び選択トランジスタ２５３を共にオン状態とする。このとき、第１ビット線及び第２ビット線にそれぞれ反転したデータが出力され、これらの電位が変動する。この電位の変動を検知することにより、メモリセル２５０に保持されているデータの読み出しを行うことができる。
このように、ただ一つのトランジスタを用いて構成される本発明の一態様のワード線分割回路は、ＳＲＡＭに適用することができる。さらに、このような簡略化されたワード線分割回路を有するＳＲＡＭは、回路面積の小さなＳＲＡＭとすることができる。
＜構成例３＞
本構成例では、上記構成例とは異なる形態の記憶装置について説明する。
図７に示す記憶装置２６０は、メモリセルの構成が異なる点、またｍ本の容量線ＣＬｍ及びｍ本のソース線ＳＬｍを有する点以外は実施の形態１で例示した記憶装置１００と同様の構成である。
メモリセル２７０は、リーク電流が極めて低減された選択トランジスタ２７１と、トランジスタ２７３と容量素子２７５を有する。本構成例では選択トランジスタ２７１及びトランジスタ２７３はそれぞれｎチャネル型のトランジスタである。
選択トランジスタ２７１は、ゲートがサブワード線に接続され、第１電極がビット線に接続され、第２電極がトランジスタ２７３のゲート、及び容量素子２７５の一方の電極に接続される。トランジスタ２７３は、第１電極がビット線に接続され、第２電極がソース線に接続される。容量素子２７５の他方の電極は容量線に接続される。ここで、選択トランジスタ２７１の第２電極、容量素子２７５の一方の電極、及びトランジスタ２７３のゲートに接続されるノード（以下、保持ノードともいう）に電位が保持されることによりデータを記憶することができる。
メモリセル２７０へのデータの書き込みは、サブワード線を選択状態とすることにより選択トランジスタ２７１をオン状態とし、ビット線に書き込みデータを入力する。このとき、選択トランジスタ２７１を介して容量素子２７５に電荷が蓄積され、書き込みを行うことができる。
また、データの読み出しは、一本の容量線に接続される全てのメモリセルについて行われる。全てのサブワード線を非選択状態とし、読み出しを行うメモリセル２７０が接続されたソース線にハイレベル電位を与え、読み出しを行うメモリセル２７０が接続された容量線以外の全ての容量線に負の電位を与える。ここで、容量線に与える負の電位は、保持ノードに保持されている電位によらず、容量素子２７５を介して容量結合によりトランジスタ２７３のゲートに入力され、当該トランジスタ２７３をオフ状態とする電位である。したがって、読み出しを行わないメモリセル２７０内のトランジスタ２７３は全てオフ状態となる。
このとき、読み出しを行うメモリセル２７０の保持ノードにハイレベル電位が保持されていると、トランジスタ２７３はオン状態となるため、ビット線にはトランジスタ２７３を介してソース線に与えられるハイレベル電位が出力される。一方、当該保持ノードにローレベル電位が保持されていると、トランジスタ２７３はオフ状態を維持するため、ビット線の電位は変動しない。したがって、このビット線の電位の変動の有無を検知することにより、メモリセル２７０に保持されたデータを読み出すことができる。
ここで、選択トランジスタ２７１として、リーク電流が極めて低減されたトランジスタを適用する。したがって、保持ノードに保持された電荷が、選択トランジスタ２７１を介して抜けてしまうことが極めて抑制されるため、データの保持期間を極めて長くすることができる。このようなリーク電流が極めて低減された選択トランジスタが適用された記憶装置２６０は、実質的に不揮発性の記憶装置として用いることができる。
なお、本構成例ではトランジスタ２７３にｎチャネル型のトランジスタを適用したが、ｐチャネル型のトランジスタとしてもよい。その場合、負の電位を用いない記憶装置の構成とすることができ、装置が簡略化できるため好ましい。
また、本構成例では、ソース線を一行につき一つ配置する構成としいたが、ソース線は複数の行に共通して用いてもよい。また、ソース線は列方向に配置してもよく、複数の列に共通して用いても良い。
このように、ただ一つのトランジスタを用いて構成される本発明の一態様のワード線分割回路は、選択トランジスタを有する不揮発性の記憶装置に適用することができる。さらに、このような簡略化され、安定して動作可能なワード線分割回路が適用されることにより、安定して動作可能で回路面積の小さな記憶装置を実現できる。
本実施の形態は、本明細書中に記載する他の実施の形態と適宜組み合わせて実施することができる。
（実施の形態３）
本実施の形態では、本発明の一態様のワード線分割回路が適用された記憶装置の構成例について、図８を用いて説明する。
図８は、本実施の形態で例示する記憶装置３００の構成例を示すブロック図である。
記憶装置３００は、制御回路３０１、駆動回路３０２、駆動回路３０３、及びメモリセルアレイ３０４を有する。
制御回路３０１には、書き込み制御信号、読み出し制御信号、及びアドレス信号が入力される。制御回路３０１は、入力される各信号に応じて、複数の制御信号を生成して出力する機能を有する。例えば、制御回路３０１は、入力されるアドレス信号に応じて行アドレス信号及び列アドレス信号を出力する機能を有する。
駆動回路３０２には、行アドレス信号が入力される。駆動回路３０２は、入力された行アドレス信号に従って行方向に設けられた配線（例えば上記実施の形態におけるワード線、容量線、ソース線など）を選択し、選択した配線の電圧を設定する機能を有する。駆動回路３０２は、例えば第１のデコーダを備える。第１のデコーダは、入力された行アドレス信号に従って行方向に設けられた配線を選択する機能を有する。
駆動回路３０３には、データ信号及び列アドレス信号が入力される。駆動回路３０３は、列方向に設けられた配線（例えば上記実施の形態におけるビット線、選択信号線など）を選択し、選択した配線の電圧を設定する機能を有する。駆動回路３０３は、例えば第２のデコーダ及び複数のアナログスイッチを備える。第２のデコーダは、列方向に設けられた配線を選択する機能を有し、複数のアナログスイッチは、第２のデコーダから入力される信号に応じてデータ信号を出力するか否かを制御する機能を有する。なお、駆動回路３０３に読み出し回路を設けても良い。読み出し回路は、選択した配線に接続されたメモリセル３０５に記憶されたデータを読み出す機能を有する。
メモリセルアレイ３０４は、マトリクス状に配置された複数のメモリセル３０５から構成される。メモリセル３０５の構成としては、上記実施の形態で例示したメモリセルを適用できる。メモリセル３０５は、駆動回路３０２及び駆動回路３０３により選択され、選択されたメモリセル３０５では、データの書き込み又は読み出しが行われる。
図８に示す記憶装置３００は、制御回路に入力される信号に従って駆動回路によりメモリセルを選択し、書き込み動作又は読み出し動作を行う。
本実施の形態で例示した記憶装置３００には、本発明の一態様のワード線分割回路が適用されている。従って、回路構成が簡略化され、且つランダムアクセス時のサイクルタイムが低減された記憶装置とすることができる。
本実施の形態は、本明細書中に記載する他の実施の形態と適宜組み合わせて実施することができる。
（実施の形態４）
本実施の形態では、上記実施の形態に示す記憶装置に適用可能な酸化物半導体層を含むトランジスタの例について説明する。
上記酸化物半導体層を含むトランジスタの構造例について、図９を用いて説明する。図９は、本実施の形態におけるトランジスタの構造例を示す断面模式図である。
図９（Ａ）に示すトランジスタは、導電層６０１（ａ）と、絶縁層６０２（ａ）と、半導体層６０３（ａ）と、導電層６０５ａ（ａ）と、導電層６０５ｂ（ａ）と、絶縁層６０６（ａ）と、導電層６０８（ａ）と、を含む。
導電層６０１（ａ）は、被素子形成層６００（ａ）の上に設けられる。
絶縁層６０２（ａ）は、導電層６０１（ａ）の上に設けられる。
半導体層６０３（ａ）は、絶縁層６０２（ａ）を介して導電層６０１（ａ）に重畳する。
導電層６０５ａ（ａ）及び導電層６０５ｂ（ａ）のそれぞれは、半導体層６０３（ａ）の上に設けられ、半導体層６０３（ａ）に電気的に接続される。
絶縁層６０６（ａ）は、半導体層６０３（ａ）、導電層６０５ａ（ａ）、及び導電層６０５ｂ（ａ）の上に設けられる。
導電層６０８（ａ）は、絶縁層６０６（ａ）を介して半導体層６０３（ａ）に重畳する。
なお、必ずしも導電層６０１（ａ）及び導電層６０８（ａ）の一方を設けなくてもよい。また、導電層６０８（ａ）を設けない場合には、絶縁層６０６（ａ）を設けなくてもよい。
図９（Ｂ）に示すトランジスタは、導電層６０１（ｂ）と、絶縁層６０２（ｂ）と、半導体層６０３（ｂ）と、導電層６０５ａ（ｂ）と、導電層６０５ｂ（ｂ）と、絶縁層６０６（ｂ）と、導電層６０８（ｂ）と、を含む。
導電層６０１（ｂ）は、被素子形成層６００（ｂ）の上に設けられる。
絶縁層６０２（ｂ）は、導電層６０１（ｂ）の上に設けられる。
導電層６０５ａ（ｂ）及び導電層６０５ｂ（ｂ）のそれぞれは、絶縁層６０２（ｂ）の一部の上に設けられる。
半導体層６０３（ｂ）は、導電層６０５ａ（ｂ）及び導電層６０５ｂ（ｂ）の上に設けられ、導電層６０５ａ（ｂ）及び導電層６０５ｂ（ｂ）に電気的に接続される。また、半導体層６０３（ｂ）は、絶縁層６０２（ｂ）を介して導電層６０１（ｂ）に重畳する。
絶縁層６０６（ｂ）は、半導体層６０３（ｂ）、導電層６０５ａ（ｂ）、及び導電層６０５ｂ（ｂ）の上に設けられる。
導電層６０８（ｂ）は、絶縁層６０６（ｂ）を介して半導体層６０３（ｂ）に重畳する。
なお、必ずしも導電層６０１（ｂ）及び導電層６０８（ｂ）の一方を設けなくてもよい。導電層６０８（ｂ）を設けない場合には、絶縁層６０６（ｂ）を設けなくてもよい。
図９（Ｃ）に示すトランジスタは、導電層６０１（ｃ）と、絶縁層６０２（ｃ）と、半導体層６０３（ｃ）と、導電層６０５ａ（ｃ）と、導電層６０５ｂ（ｃ）と、を含む。
半導体層６０３（ｃ）は、領域６０４ａ（ｃ）及び領域６０４ｂ（ｃ）を含む。領域６０４ａ（ｃ）及び領域６０４ｂ（ｃ）は、互いに離間し、それぞれドーパントが添加された領域である。なお、領域６０４ａ（ｃ）及び領域６０４ｂ（ｃ）の間の領域がチャネル形成領域になる。半導体層６０３（ｃ）は、被素子形成層６００（ｃ）の上に設けられる。なお、必ずしも領域６０４ａ（ｃ）及び領域６０４ｂ（ｃ）を設けなくてもよい。
導電層６０５ａ（ｃ）及び導電層６０５ｂ（ｃ）は、半導体層６０３（ｃ）の上に設けられ、半導体層６０３（ｃ）に電気的に接続される。また、導電層６０５ａ（ｃ）及び導電層６０５ｂ（ｃ）は、テーパ状である。
また、導電層６０５ａ（ｃ）は、領域６０４ａ（ｃ）の一部に重畳するが、必ずしもこれに限定されない。導電層６０５ａ（ｃ）を領域６０４ａ（ｃ）の一部に重畳させることにより、導電層６０５ａ（ｃ）及び領域６０４ａ（ｃ）の間の抵抗値を小さくすることができる。また、導電層６０５ａ（ｃ）に重畳する半導体層６０３（ｃ）の領域の全てが領域６０４ａ（ｃ）でもよい。
また、導電層６０５ｂ（ｃ）は、領域６０４ｂ（ｃ）の一部に重畳するが、必ずしもこれに限定されない。導電層６０５ｂ（ｃ）を領域６０４ｂ（ｃ）の一部に重畳させることにより、導電層６０５ｂ（ｃ）及び領域６０４ｂ（ｃ）の間の抵抗を小さくすることができる。また、導電層６０５ｂ（ｃ）に重畳する半導体層６０３（ｃ）の領域の全てが領域６０４ｂ（ｃ）でもよい。
絶縁層６０２（ｃ）は、半導体層６０３（ｃ）、導電層６０５ａ（ｃ）、及び導電層６０５ｂ（ｃ）の上に設けられる。
導電層６０１（ｃ）は、絶縁層６０２（ｃ）を介して半導体層６０３（ｃ）に重畳する。絶縁層６０２（ｃ）を介して導電層６０１（ｃ）と重畳する半導体層６０３（ｃ）の領域がチャネル形成領域になる。
また、図９（Ｄ）に示すトランジスタは、導電層６０１（ｄ）と、絶縁層６０２（ｄ）と、半導体層６０３（ｄ）と、導電層６０５ａ（ｄ）と、導電層６０５ｂ（ｄ）と、を含む。
導電層６０５ａ（ｄ）及び導電層６０５ｂ（ｄ）は、被素子形成層６００（ｄ）の上に設けられる。また、導電層６０５ａ（ｄ）及び導電層６０５ｂ（ｄ）は、テーパ状である。
半導体層６０３（ｄ）は、領域６０４ａ（ｄ）及び領域６０４ｂ（ｄ）と、を含む。領域６０４ａ（ｄ）及び領域６０４ｂ（ｄ）は、互いに離間し、それぞれドーパントが添加された領域である。また、領域６０４ａ（ｄ）及び領域６０４ｂ（ｄ）の間の領域がチャネル形成領域になる。半導体層６０３（ｄ）は、例えば導電層６０５ａ（ｄ）、導電層６０５ｂ（ｄ）、及び被素子形成層６００（ｄ）の上に設けられ、導電層６０５ａ（ｄ）及び導電層６０５ｂ（ｄ）に電気的に接続される。なお、必ずしも領域６０４ａ（ｄ）及び領域６０４ｂ（ｄ）を設けなくてもよい。
領域６０４ａ（ｄ）は、導電層６０５ａ（ｄ）に電気的に接続される。
領域６０４ｂ（ｄ）は、導電層６０５ｂ（ｄ）に電気的に接続される。
絶縁層６０２（ｄ）は、半導体層６０３（ｄ）の上に設けられる。
導電層６０１（ｄ）は、絶縁層６０２（ｄ）を介して半導体層６０３（ｄ）に重畳する。絶縁層６０２（ｄ）を介して導電層６０１（ｄ）と重畳する半導体層６０３（ｄ）の領域がチャネル形成領域になる。
以下では、図９（Ａ）乃至図９（Ｄ）に示す各構成要素について説明する。
被素子形成層６００（ａ）乃至被素子形成層６００（ｄ）としては、例えば絶縁層、又は絶縁表面を有する基板などを用いることができる。また、予め素子が形成された層を被素子形成層６００（ａ）乃至被素子形成層６００（ｄ）として用いることもできる。
導電層６０１（ａ）乃至導電層６０１（ｄ）のそれぞれは、トランジスタのゲートとしての機能を有する。なお、トランジスタのゲートとしての機能を有する層をゲート電極又はゲート配線ともいう。
導電層６０１（ａ）乃至導電層６０１（ｄ）としては、例えばモリブデン、マグネシウム、チタン、クロム、タンタル、タングステン、アルミニウム、銅、ネオジム、若しくはスカンジウムなどの金属材料、又はこれらを主成分とする合金材料の層を用いることができる。また、導電層６０１（ａ）乃至導電層６０１（ｄ）の形成に適用可能な材料の層の積層により、導電層６０１（ａ）乃至導電層６０１（ｄ）を構成することもできる。
絶縁層６０２（ａ）乃至絶縁層６０２（ｄ）のそれぞれは、トランジスタのゲート絶縁層としての機能を有する。
絶縁層６０２（ａ）乃至絶縁層６０２（ｄ）としては、例えば酸化シリコン層、窒化シリコン層、酸化窒化シリコン層、窒化酸化シリコン層、酸化アルミニウム層、窒化アルミニウム層、酸化窒化アルミニウム層、窒化酸化アルミニウム層、酸化ハフニウム層、又は酸化ランタン層を用いることができる。
また、絶縁層６０２（ａ）乃至絶縁層６０２（ｄ）としては、例えば元素周期表における第１３族元素及び酸素元素を含む材料の絶縁層を用いることもできる。例えば、半導体層６０３（ａ）乃至半導体層６０３（ｄ）が第１３族元素を含む場合に、半導体層６０３（ａ）乃至半導体層６０３（ｄ）に接する絶縁層として第１３族元素を含む絶縁層を用いることにより、該絶縁層と半導体層との界面の状態を良好にすることができる。
第１３族元素及び酸素元素を含む材料としては、例えば酸化ガリウム、酸化アルミニウム、酸化アルミニウムガリウム、酸化ガリウムアルミニウムなどが挙げられる。なお、酸化アルミニウムガリウムとは、ガリウムの含有量（原子％）よりアルミニウムの含有量（原子％）が多い物質のことをいい、酸化ガリウムアルミニウムとは、ガリウムの含有量（原子％）がアルミニウムの含有量（原子％）以上の物質のことをいう。例えば、Ａｌ２Ｏｘ（ｘ＝３＋α、αは０より大きく１より小さい値）、Ｇａ２Ｏｘ（ｘ＝３＋α、αは０より大きく１より小さい値）、又はＧａｘＡｌ２−ｘＯ３＋α（ｘは０より大きく２より小さい値、αは０より大きく１より小さい値）で表記される材料を用いることもできる。
また、絶縁層６０２（ａ）乃至絶縁層６０２（ｄ）に適用可能な材料の層の積層により絶縁層６０２（ａ）乃至絶縁層６０２（ｄ）を構成することもできる。例えば、複数のＧａ２Ｏｘで表記される酸化ガリウムを含む層の積層により絶縁層６０２（ａ）乃至絶縁層６０２（ｄ）を構成してもよい。また、Ｇａ２Ｏｘで表記される酸化ガリウムを含む絶縁層及びＡｌ２Ｏｘで表記される酸化アルミニウムを含む絶縁層の積層により絶縁層６０２（ａ）乃至絶縁層６０２（ｄ）を構成してもよい。
半導体層６０３（ａ）乃至半導体層６０３（ｄ）のそれぞれは、トランジスタのチャネルが形成される層としての機能を有する。半導体層６０３（ａ）乃至半導体層６０３（ｄ）に適用可能な酸化物半導体としては、例えば四元系金属の酸化物、三元系金属の酸化物、又は二元系金属の酸化物などを含む金属酸化物を用いることができる。
用いる酸化物半導体としては、少なくともインジウム（Ｉｎ）あるいは亜鉛（Ｚｎ）を含むことが好ましい。特にＩｎとＺｎを含むことが好ましい。また、該酸化物半導体を用いたトランジスタの電気特性のばらつきを減らすためのスタビライザーとして、それらに加えてガリウム（Ｇａ）を有することが好ましい。また、スタビライザーとしてスズ（Ｓｎ）を有することが好ましい。また、スタビライザーとしてハフニウム（Ｈｆ）を有することが好ましい。また、スタビライザーとしてアルミニウム（Ａｌ）を有することが好ましい。
また、他のスタビライザーとして、ランタノイドである、ランタン（Ｌａ）、セリウム（Ｃｅ）、プラセオジム（Ｐｒ）、ネオジム（Ｎｄ）、サマリウム（Ｓｍ）、ユウロピウム（Ｅｕ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホルミウム（Ｈｏ）、エルビウム（Ｅｒ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）、ルテチウム（Ｌｕ）のいずれか一種あるいは複数種を有してもよい。
四元系金属の酸化物としては、例えばＩｎ−Ｓｎ−Ｇａ−Ｚｎ−Ｏ系金属酸化物、Ｉｎ−Ｓｎ−Ａｌ−Ｚｎ―Ｏ系金属酸化物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ―Ｏ系金属酸化物、またはＩｎ−Ｈｆ−Ａｌ−Ｚｎ―Ｏ系金属酸化物などを用いることができる。
三元系金属の酸化物としては、例えばＩｎ−Ｇａ−Ｚｎ−Ｏ系金属酸化物、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系金属酸化物、Ｉｎ−Ａｌ−Ｚｎ−Ｏ系金属酸化物、Ｓｎ−Ｇａ−Ｚｎ−Ｏ系金属酸化物、Ａｌ−Ｇａ−Ｚｎ−Ｏ系金属酸化物、Ｓｎ−Ａｌ−Ｚｎ−Ｏ系金属酸化物、Ｉｎ−Ｈｆ−Ｚｎ−Ｏ系金属酸化物、Ｉｎ−Ｌａ−Ｚｎ−Ｏ系金属酸化物、Ｉｎ−Ｃｅ−Ｚｎ−Ｏ系金属酸化物、Ｉｎ−Ｐｒ−Ｚｎ−Ｏ系金属酸化物、Ｉｎ−Ｎｄ−Ｚｎ−Ｏ系金属酸化物、Ｉｎ−Ｐｍ−Ｚｎ−Ｏ系金属酸化物、Ｉｎ−Ｓｍ−Ｚｎ−Ｏ系金属酸化物、Ｉｎ−Ｅｕ−Ｚｎ−Ｏ系金属酸化物、Ｉｎ−Ｇｄ−Ｚｎ−Ｏ系金属酸化物、Ｉｎ−Ｔｂ−Ｚｎ−Ｏ系金属酸化物、Ｉｎ−Ｄｙ−Ｚｎ−Ｏ系金属酸化物、Ｉｎ−Ｈｏ−Ｚｎ−Ｏ系金属酸化物、Ｉｎ−Ｅｒ−Ｚｎ−Ｏ系金属酸化物、Ｉｎ−Ｔｍ−Ｚｎ−Ｏ系金属酸化物、Ｉｎ−Ｙｂ−Ｚｎ−Ｏ系金属酸化物、又はＩｎ−Ｌｕ−Ｚｎ−Ｏ系金属酸化物などを用いることができる。
二元系金属の酸化物としては、例えばＩｎ−Ｚｎ−Ｏ系金属酸化物、Ｓｎ−Ｚｎ−Ｏ系金属酸化物、Ａｌ−Ｚｎ−Ｏ系金属酸化物、Ｚｎ−Ｍｇ−Ｏ系金属酸化物、Ｓｎ−Ｍｇ−Ｏ系金属酸化物、Ｉｎ−Ｍｇ−Ｏ系金属酸化物、Ｉｎ−Ｓｎ−Ｏ系金属酸化物、又はＩｎ−Ｇａ−Ｏ系金属酸化物などを用いることができる。
また、酸化物半導体としては、例えばＩｎ−Ｏ系金属酸化物、Ｓｎ−Ｏ系金属酸化物、又はＺｎ−Ｏ系金属酸化物などを用いることもできる。また、上記酸化物半導体として適用可能な金属酸化物は、酸化シリコンを含んでいてもよい。
半導体層には、例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１あるいはＩｎ：Ｇａ：Ｚｎ＝２：２：１の原子比のＩｎ−Ｇａ−Ｚｎ系酸化物やその組成の近傍の酸化物を用いることができる。あるいは、Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１、Ｉｎ：Ｓｎ：Ｚｎ＝２：１：３あるいはＩｎ：Ｓｎ：Ｚｎ＝２：１：５の原子比のＩｎ−Ｓｎ−Ｚｎ系酸化物やその組成の近傍の酸化物を用いるとよい。
しかし、これらに限られず、必要とする半導体特性（移動度、しきい値、ばらつき等）に応じて適切な組成のものを用いればよい。また、必要とする半導体特性を得るために、キャリア濃度や不純物濃度、欠陥密度、金属元素と酸素の原子数比、原子間結合距離、密度等を適切なものとすることが好ましい。
また、酸化物半導体としては、ＩｎＬＯ３（ＺｎＯ）ｍ（ｍは０より大きく、且つ整数でない。）で表記される材料を用いることもできる。ＩｎＬＯ３（ＺｎＯ）ｍのＬは、Ｇａ、Ａｌ、Ｍｎ、及びＣｏから選ばれた一つ又は複数の金属元素を示す。
酸化物半導体は単結晶でも、非単結晶でもよい。後者の場合、アモルファスでも、多結晶でもよい。また、アモルファス中に結晶性を有する部分を含む構造でも、非アモルファスでもよい。
アモルファス状態の酸化物半導体は、比較的容易に平坦な表面を得ることができるため、これを用いてトランジスタを作製した際の界面散乱を低減でき、比較的容易に、比較的高い移動度を得ることができる。
また、結晶性を有する酸化物半導体では、よりバルク内欠陥を低減することができ、表面の平坦性を高めればアモルファス状態の酸化物半導体以上の移動度を得ることができる。表面の平坦性を高めるためには、平坦な表面上に酸化物半導体を形成することが好ましく、具体的には、平均面粗さ（Ｒａ）が１ｎｍ以下、好ましくは０．３ｎｍ以下、より好ましくは０．１ｎｍ以下の表面上に形成するとよい。
また、半導体層６０３（ａ）乃至半導体層６０３（ｄ）の少なくともチャネルが形成される領域は、結晶性を有し、非単結晶であって、ａｂ面に垂直な方向から見て、三角形、六角形、正三角形、又は正六角形の原子配列を有し、且つ、ｃ軸方向に金属原子が層状に配列した相、又はｃ軸方向に金属原子と酸素原子が層状に配列した相を有してもよい。上記相を有する材料をＣＡＡＣ−ＯＳ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）ともいう。
また、結晶性を有する酸化物半導体を用いたトランジスタは、トランジスタのストレス劣化（ゲートバイアスストレスなどによる劣化）や、可視光や紫外光の照射よるトランジスタの電気的特性変化が抑制され、信頼性の高いトランジスタとすることができる。
また、トランジスタのチャネル長を３０ｎｍとしたとき、半導体層６０３（ａ）乃至半導体層６０３（ｄ）の厚さを例えば５ｎｍ程度にしてもよい。このとき、半導体層６０３（ａ）乃至半導体層６０３（ｄ）がＣＡＡＣ−ＯＳである酸化物半導体層であれば、トランジスタにおける短チャネル効果を抑制することができる。
なお、ＣＡＡＣ−ＯＳについては、実施の形態６で詳細に説明する。
領域６０４ａ（ｃ）、領域６０４ｂ（ｃ）、領域６０４ａ（ｄ）、及び領域６０４ｂ（ｄ）は、ｎ型又はｐ型の導電性を付与するドーパントが添加され、トランジスタのソース又はドレインとしての機能を有する。ドーパントとしては、例えば元素周期表における１３族の元素（例えば硼素など）、又は、元素周期表における１５族の元素（例えば窒素、リン、又は砒素など）などを用いることができる。なお、トランジスタのソースとしての機能を有する領域をソース領域ともいい、トランジスタのドレインとしての機能を有する領域をドレイン領域ともいう。領域６０４ａ（ｃ）、領域６０４ｂ（ｃ）、領域６０４ａ（ｄ）、及び領域６０４ｂ（ｄ）にドーパントを添加することにより導電層との接触抵抗を小さくすることができるため、トランジスタを微細化することができる。
導電層６０５ａ（ａ）乃至導電層６０５ａ（ｄ）、及び導電層６０５ｂ（ａ）乃至導電層６０５ｂ（ｄ）のそれぞれは、トランジスタのソース又はドレインとしての機能を有する。なお、トランジスタのソースとしての機能を有する層をソース電極又はソース配線ともいい、トランジスタのドレインとしての機能を有する層をドレイン電極又はドレイン配線ともいう。
導電層６０５ａ（ａ）乃至導電層６０５ａ（ｄ）、及び導電層６０５ｂ（ａ）乃至導電層６０５ｂ（ｄ）としては、例えばアルミニウム、マグネシウム、クロム、銅、タンタル、チタン、モリブデン、若しくはタングステンなどの金属材料、又はこれらの金属材料を主成分とする合金材料の層を用いることができる。例えば、銅、マグネシウム、及びアルミニウムを含む合金材料の層により、導電層６０５ａ（ａ）乃至導電層６０５ａ（ｄ）、及び導電層６０５ｂ（ａ）乃至導電層６０５ｂ（ｄ）を構成することができる。また、導電層６０５ａ（ａ）乃至導電層６０５ａ（ｄ）、及び導電層６０５ｂ（ａ）乃至導電層６０５ｂ（ｄ）に適用可能な材料の層の積層により、導電層６０５ａ（ａ）乃至導電層６０５ａ（ｄ）、及び導電層６０５ｂ（ａ）乃至導電層６０５ｂ（ｄ）を構成することもできる。例えば、銅、マグネシウム、及びアルミニウムを含む合金材料の層と銅を含む層の積層により、導電層６０５ａ（ａ）乃至導電層６０５ａ（ｄ）、及び導電層６０５ｂ（ａ）乃至導電層６０５ｂ（ｄ）を構成することができる。
また、導電層６０５ａ（ａ）乃至導電層６０５ａ（ｄ）、及び導電層６０５ｂ（ａ）乃至導電層６０５ｂ（ｄ）としては、導電性の金属酸化物を含む層を用いることもできる。導電性の金属酸化物としては、例えば酸化インジウム、酸化スズ、酸化亜鉛、酸化インジウム酸化スズ、又は酸化インジウム酸化亜鉛を用いることができる。なお、導電層６０５ａ（ａ）乃至導電層６０５ａ（ｄ）、及び導電層６０５ｂ（ａ）乃至導電層６０５ｂ（ｄ）に適用可能な導電性の金属酸化物は、酸化シリコンを含んでいてもよい。
絶縁層６０６（ａ）及び絶縁層６０６（ｂ）としては、絶縁層６０２（ａ）乃至絶縁層６０２（ｄ）に適用可能な材料の層を用いることができる。また、絶縁層６０６（ａ）及び絶縁層６０６（ｂ）に適用可能な材料の積層により、絶縁層６０６（ａ）及び絶縁層６０６（ｂ）を構成してもよい。例えば、酸化シリコン層、酸化アルミニウム層などにより絶縁層６０６（ａ）及び絶縁層６０６（ｂ）を構成してもよい。例えば、酸化アルミニウム層を用いることにより、半導体層６０３（ａ）及び半導体層６０３（ｂ）への不純物の侵入抑制効果をより高めることができ、また、半導体層６０３（ａ）及び半導体層６０３（ｂ）中の酸素の脱離抑制効果を高めることができる。
導電層６０８（ａ）及び導電層６０８（ｂ）のそれぞれは、トランジスタのゲートとしての機能を有する。なお、トランジスタが導電層６０１（ａ）及び導電層６０８（ａ）の両方、又は導電層６０１（ｂ）及び導電層６０８（ｂ）の両方を含む構造である場合、導電層６０１（ａ）及び導電層６０８（ａ）の一方、又は導電層６０１（ｂ）及び導電層６０８（ｂ）の一方を、バックゲート、バックゲート電極、又はバックゲート配線ともいう。ゲートとしての機能を有する導電層を、チャネル形成層を介して複数設けることにより、トランジスタの閾値電圧を制御しやすくすることができる。
導電層６０８（ａ）及び導電層６０８（ｂ）としては、例えば導電層６０１（ａ）乃至導電層６０１（ｄ）に適用可能な材料の層を用いることができる。また、導電層６０８（ａ）及び導電層６０８（ｂ）に適用可能な材料の層の積層により導電層６０８（ａ）及び導電層６０８（ｂ）を構成してもよい。
なお、本実施の形態のトランジスタを、チャネル形成層としての機能を有する半導体層の一部の上に絶縁層を含み、該絶縁層を介して半導体層に重畳するように、ソース又はドレインとしての機能を有する導電層を含む構造としてもよい。上記構造である場合、絶縁層は、トランジスタのチャネル形成層を保護する層（チャネル保護層ともいう）としての機能を有する。チャネル保護層としての機能を有する絶縁層としては、例えば絶縁層６０２（ａ）乃至絶縁層６０２（ｄ）に適用可能な材料の層を用いることができる。また、絶縁層６０２（ａ）乃至絶縁層６０２（ｄ）に適用可能な材料の積層によりチャネル保護層としての機能を有する絶縁層を構成してもよい。
また、被素子形成層６００（ａ）乃至被素子形成層６００（ｄ）の上に下地層を形成し、該下地層の上にトランジスタを形成してもよい。このとき、下地層としては、例えば絶縁層６０２（ａ）乃至絶縁層６０２（ｄ）に適用可能な材料の層を用いることができる。また、絶縁層６０２（ａ）乃至絶縁層６０２（ｄ）に適用可能な材料の積層により下地層を構成してもよい。例えば、酸化アルミニウム層及び酸化シリコン層の積層により下地層を構成することにより、下地層に含まれる酸素が半導体層６０３（ａ）乃至半導体層６０３（ｄ）を介して脱離するのを抑制することができる。
続いて、以下では本実施の形態におけるトランジスタの作製方法例として、図９（Ａ）に示すトランジスタの作製方法例について、図１０を用いて説明する。図１０は、図９（Ａ）に示すトランジスタの作製方法例を説明するための断面模式図である。
まず、図１０（Ａ）に示すように、被素子形成層６００（ａ）を準備し、被素子形成層６００（ａ）の上に第１の導電膜を形成し、第１の導電膜の一部をエッチングすることにより導電層６０１（ａ）を形成する。
例えば、スパッタリング法を用いて導電層６０１（ａ）に適用可能な材料の膜を形成することにより第１の導電膜を形成することができる。また、導電層６０１（ａ）に適用可能な材料の膜を積層させ、第１の導電膜を形成することもできる。
なお、スパッタリングガスとして、例えば水素、水、水酸基、又は水素化物などの不純物が除去された高純度ガスを用いることにより、形成される膜の上記不純物濃度を低減することができる。
なお、スパッタリング法を用いて膜を形成する前に、スパッタリング装置の予備加熱室において予備加熱処理を行ってもよい。上記予備加熱処理を行うことにより、水素、水分などの不純物を脱離することができる。
また、スパッタリング法を用いて膜を形成する前に、例えばアルゴン、窒素、ヘリウム、又は酸素雰囲気下で、ターゲット側に電圧を印加せずに、基板側にＲＦ電源を用いて電圧を印加し、プラズマを形成して被形成面を改質する処理（逆スパッタともいう）を行ってもよい。逆スパッタを行うことにより、被形成面に付着している粉状物質（パーティクル、ごみともいう）を除去することができる。
また、スパッタリング法を用いて膜を形成する場合、吸着型の真空ポンプなどを用いて、膜を形成する成膜室内の残留水分を除去することができる。吸着型の真空ポンプとしては、例えばクライオポンプ、イオンポンプ、又はチタンサブリメーションポンプなどを用いることができる。また、コールドトラップを設けたターボ分子ポンプを用いて成膜室内の残留水分を除去することもできる。上記真空ポンプを用いることにより、不純物を含む排気の逆流を低減することができる。
また、上記導電層６０１（ａ）の形成方法のように、本実施の形態におけるトランジスタの作製方法例において、膜の一部をエッチングして層を形成する場合、例えば、フォトリソグラフィ工程により膜の一部の上にレジストマスクを形成し、レジストマスクを用いて膜をエッチングすることにより、層を形成することができる。なお、この場合、層の形成後にレジストマスクを除去する。
また、インクジェット法を用いてレジストマスクを形成してもよい。インクジェット法を用いることにより、フォトマスクが不要になるため、製造コストを低減することができる。また、透過率の異なる複数の領域を有する露光マスク（多階調マスクともいう）を用いてレジストマスクを形成してもよい。多階調マスクを用いることにより、異なる厚さの領域を有するレジストマスクを形成することができ、トランジスタの作製に使用するレジストマスクの数を低減することができる。
次に、図１０（Ｂ）に示すように、導電層６０１（ａ）の上に第１の絶縁膜を形成することにより絶縁層６０２（ａ）を形成する。
例えば、スパッタリング法やプラズマＣＶＤ法などを用いて絶縁層６０２（ａ）に適用可能な材料の膜を形成することにより第１の絶縁膜を形成することができる。また、絶縁層６０２（ａ）に適用可能な材料の膜を積層させることにより第１の絶縁膜を形成することもできる。また、高密度プラズマＣＶＤ法（例えばμ波（例えば、周波数２．４５ＧＨｚのμ波）を用いた高密度プラズマＣＶＤ法）を用いて絶縁層６０２（ａ）に適用可能な材料の膜を形成することにより、絶縁層６０２（ａ）を緻密にすることができ、絶縁層６０２（ａ）の絶縁耐圧を向上させることができる。
次に、図１０（Ｃ）に示すように、絶縁層６０２（ａ）の上に酸化物半導体膜を形成し、その後酸化物半導体膜の一部をエッチングすることにより半導体層６０３（ａ）を形成する。
例えば、スパッタリング法を用いて半導体層６０３（ａ）に適用可能な酸化物半導体材料の膜を形成することにより酸化物半導体膜を形成することができる。なお、希ガス雰囲気下、酸素雰囲気下、又は希ガスと酸素の混合雰囲気下で酸化物半導体膜を形成してもよい。また、半導体層６０３（ａ）としてＣＡＡＣ−ＯＳである酸化物半導体層を形成する場合、スパッタリング法を用い、酸化物半導体膜が形成される被素子形成層の温度を１００℃以上５００℃以下、好ましくは２００℃以上３５０℃以下にして酸化物半導体膜を形成する。このとき、スパッタリング装置内の水素又は水などの不純物の濃度が極めて低いことが好ましい。例えば、酸化物半導体膜の形成前に熱処理を行うことにより、スパッタリング装置内の水素又は水などの不純物の濃度を低くすることができる。また、このとき、絶縁層６０２（ａ）は平坦であることが好ましい。例えば、絶縁層６０２（ａ）の平均面粗さは、０．５ｎｍ未満、さらには０．１ｎｍ以下であることが好ましい。
また、スパッタリングターゲットとして、例えば、Ｉｎ：Ｚｎ＝５０：１乃至Ｉｎ：Ｚｎ＝１：２（モル数比に換算するとＩｎ２Ｏ３：ＺｎＯ＝２５：１乃至Ｉｎ２Ｏ３：ＺｎＯ＝１：４）、好ましくはＩｎ：Ｚｎ＝２０：１乃至Ｉｎ：Ｚｎ＝１：１（モル数比に換算するとＩｎ２Ｏ３：ＺｎＯ＝１０：１乃至Ｉｎ２Ｏ３：ＺｎＯ＝１：２）、さらに好ましくはＩｎ：Ｚｎ＝１５：１乃至Ｉｎ：Ｚｎ＝１．５：１（モル数比に換算するとＩｎ２Ｏ３：ＺｎＯ＝１５：２乃至Ｉｎ２Ｏ３：ＺｎＯ＝３：４）の組成比である酸化物ターゲットを用いて酸化物半導体膜を形成することができる。例えば、Ｉｎ−Ｚｎ−Ｏ系酸化物半導体の形成に用いるターゲットは、原子数比がＩｎ：Ｚｎ：Ｏ＝Ｓ：Ｕ：Ｒのとき、Ｒ＞１．５Ｓ＋Ｕとする。Ｉｎの量を多くすることにより、トランジスタの移動度を向上させることができる。
また、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系金属酸化物の材料膜をスパッタリング法によって形成する場合に用いる酸化物半導体のターゲットの組成比は、Ｉｎ：Ｓｎ：Ｚｎが原子数比で、１：２：２、２：１：３、１：１：１、或いは２０：４５：３５などを用いることができる。
また、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系金属酸化物の材料膜をスパッタリング法によって形成する場合に用いる酸化物半導体のターゲットの組成比は、Ｉｎ：Ｇａ：Ｚｎが原子数比で、１：１：０．５、１：１：１、或いは１：１：２などを用いることができる。
また、スパッタリング法を用いる場合、例えば、希ガス（代表的にはアルゴン）雰囲気下、酸素雰囲気下、又は希ガスと酸素の混合雰囲気下で半導体層６０３（ａ）を形成する。このとき、希ガスと酸素の混合雰囲気下で半導体層６０３（ａ）を形成する場合には、希ガスの量に対して酸素の量が多い方が好ましい。
次に、図１０（Ｄ）に示すように、絶縁層６０２（ａ）及び半導体層６０３（ａ）の上に第２の導電膜を形成し、第２の導電膜の一部をエッチングすることにより導電層６０５ａ（ａ）及び導電層６０５ｂ（ａ）を形成する。
例えば、スパッタリング法などを用いて導電層６０５ａ（ａ）及び導電層６０５ｂ（ａ）に適用可能な材料の膜を形成することにより第２の導電膜を形成することができる。また、導電層６０５ａ（ａ）及び導電層６０５ｂ（ａ）に適用可能な材料の膜を積層させることにより第２の導電膜を形成することもできる。
次に、図１０（Ｅ）に示すように、半導体層６０３（ａ）に接するように絶縁層６０６（ａ）を形成する。
例えば、希ガス（代表的にはアルゴン）雰囲気下、酸素雰囲気下、又は希ガスと酸素の混合雰囲気下で、スパッタリング法を用いて絶縁層６０６（ａ）に適用可能な膜を形成することにより、絶縁層６０６（ａ）を形成することができる。スパッタリング法を用いて絶縁層６０６（ａ）を形成することにより、トランジスタのバックチャネルとしての機能を有する半導体層６０３（ａ）の部分における抵抗の低下を抑制することができる。また、絶縁層６０６（ａ）を形成する際の基板温度は、室温以上３００℃以下であることが好ましい。
また、絶縁層６０６（ａ）を形成する前にＮ２Ｏ、Ｎ２、又はＡｒなどのガスを用いたプラズマ処理を行い、露出している半導体層６０３（ａ）の表面に付着した吸着水などを除去してもよい。プラズマ処理を行った場合、その後、大気に触れることなく、絶縁層６０６（ａ）を形成することが好ましい。
さらに、図９（Ａ）に示すトランジスタの作製方法の一例では、例えば６００℃以上７５０℃以下、又は６００℃以上基板の歪み点未満の温度で加熱処理を行う。例えば、酸化物半導体膜を形成した後、酸化物半導体膜の一部をエッチングした後、第２の導電膜を形成した後、第２の導電膜の一部をエッチングした後、又は絶縁層６０６（ａ）を形成した後に上記加熱処理を行う。
なお、上記加熱処理を行う加熱処理装置としては、電気炉、又は抵抗発熱体などの発熱体からの熱伝導又は熱輻射により被処理物を加熱する装置を用いることができ、例えばＧＲＴＡ（Ｇａｓ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌｉｎｇ）装置又はＬＲＴＡ（Ｌａｍｐ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌｉｎｇ）装置などのＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌｉｎｇ）装置を用いることができる。ＬＲＴＡ装置は、例えばハロゲンランプ、メタルハライドランプ、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプ、又は高圧水銀ランプなどのランプから発する光（電磁波）の輻射により、被処理物を加熱する装置である。また、ＧＲＴＡ装置は、高温のガスを用いて加熱処理を行う装置である。高温のガスとしては、例えば希ガス、又は加熱処理によって被処理物と反応しない不活性気体（例えば窒素）を用いることができる。
また、上記加熱処理を行った後、該加熱処理を行った炉と同じ炉に高純度の酸素ガス、高純度のＮ２Ｏガス、又は超乾燥エア（露点が−６０℃以下、好ましくは−６０℃以下の雰囲気）を導入してもよい。このとき、酸素ガス又はＮ２Ｏガスは、水、水素などを含まないことが好ましい。また、加熱処理装置に導入する酸素ガス又はＮ２Ｏガスの純度を、６Ｎ以上、好ましくは７Ｎ以上、すなわち、酸素ガス又はＮ２Ｏガス中の不純物濃度を１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下とすることが好ましい。酸素ガス又はＮ２Ｏガスの作用により、半導体層６０３（ａ）に酸素が供給され、半導体層６０３（ａ）中の酸素欠乏に起因する欠陥を低減することができる。なお、上記高純度の酸素ガス、高純度のＮ２Ｏガス、又は超乾燥エアの導入は、上記加熱処理時に行ってもよい。
また、絶縁層６０２（ａ）形成後、酸化物半導体膜形成後、ソース電極又はドレイン電極となる導電層形成後、ソース電極又はドレイン電極となる導電層の上の絶縁層形成後、又は加熱処理後に酸素プラズマによる酸素ドーピング処理を行ってもよい。例えば２．４５ＧＨｚの高密度プラズマにより酸素ドーピング処理を行ってもよい。また、イオン注入法を用いて酸素ドーピング処理を行ってもよい。酸素ドーピング処理を行うことにより、作製されるトランジスタの電気特性のばらつきを低減することができる。例えば、酸素ドーピング処理を行い、絶縁層６０２（ａ）及び絶縁層６０６（ａ）の一方又は両方を、化学量論的組成比より酸素が多い状態にする。
半導体層６０３（ａ）に接する絶縁層中の酸素を過剰にすることにより、半導体層６０３（ａ）に供給されやすくなる。よって、半導体層６０３（ａ）中、又は絶縁層６０２（ａ）及び絶縁層６０６（ａ）の一方又は両方と、半導体層６０３（ａ）との界面における酸素欠陥を低減することができるため、半導体層６０３（ａ）のキャリア濃度をより低減することができる。また、これに限定されず、製造過程により半導体層６０３（ａ）に含まれる酸素を過剰にした場合であっても、半導体層６０３（ａ）に接する上記絶縁層により、半導体層６０３（ａ）からの酸素の脱離を抑制することができる。
例えば、絶縁層６０２（ａ）及び絶縁層６０６（ａ）の一方又は両方として、酸化ガリウムを含む絶縁層を形成する場合、該絶縁層に酸素を供給し、酸化ガリウムの組成をＧａ２Ｏｘにすることができる。
また、絶縁層６０２（ａ）及び絶縁層６０６（ａ）の一方又は両方として、酸化アルミニウムを含む絶縁層を形成する場合、該絶縁層に酸素を供給し、酸化アルミニウムの組成をＡｌ２Ｏｘにすることができる。
また、絶縁層６０２（ａ）及び絶縁層６０６（ａ）の一方又は両方として、酸化ガリウムアルミニウム又は酸化アルミニウムガリウムを含む絶縁層を形成する場合、該絶縁層に酸素を供給し、酸化ガリウムアルミニウム又は酸化アルミニウムガリウムの組成をＧａｘＡｌ２−ｘＯ３＋αとすることができる。
以上の工程により、半導体層６０３（ａ）から、水素、水、水酸基、又は水素化物（水素化合物ともいう）などの不純物を排除し、且つ半導体層６０３（ａ）に酸素を供給することにより、半導体層６０３（ａ）を高純度化させることができる。
さらに、上記加熱処理とは別に、絶縁層６０６（ａ）を形成した後に、不活性ガス雰囲気下、又は酸素ガス雰囲気下で加熱処理（好ましくは２００℃以上６００℃以下、例えば２５０℃以上３５０℃以下）を行ってもよい。
さらに、図１０（Ｅ）に示すように、絶縁層６０６（ａ）の上に第３の導電膜を形成し、第３の導電膜の一部をエッチングすることにより導電層６０８（ａ）を形成する。
例えば、スパッタリング法を用いて導電層６０８（ａ）に適用可能な材料の膜を形成することにより第３の導電膜を形成することができる。また、第３の導電膜に適用可能な材料の膜を積層させ、第３の導電膜を形成することもできる。
なお、図９（Ａ）に示すトランジスタの作製方法例を示したが、これに限定されず、例えば図９（Ｂ）乃至図９（Ｄ）に示す各構成要素において、名称が図９（Ａ）に示す各構成要素と同じであり且つ機能の少なくとも一部が図９（Ａ）に示す各構成要素と同じであれば、図１０（Ａ）に示すトランジスタの作製方法例の説明を適宜援用することができる。
また、図９（Ｃ）及び図９（Ｄ）に示すように、領域６０４ａ（ｃ）及び領域６０４ａ（ｄ）、並びに領域６０４ｂ（ｃ）及び領域６０４ｂ（ｄ）を形成する場合には、ゲートとしての機能を有する導電層が形成される側から半導体層にドーパントを添加することにより、ゲート絶縁層としての機能を有する絶縁層を介して自己整合で領域６０４ａ（ｃ）及び領域６０４ａ（ｄ）、並びに領域６０４ｂ（ｃ）及び領域６０４ｂ（ｄ）を形成する。
例えば、イオンドーピング装置又はイオン注入装置を用いてドーパントを添加することができる。
図９及び図１０を用いて説明したように、本実施の形態におけるトランジスタの一例は、ゲートとしての機能を有する導電層と、ゲート絶縁層としての機能を有する絶縁層と、ゲート絶縁層としての機能を有する絶縁層を介してゲートとしての機能を有する導電層に重畳し、チャネルが形成される酸化物半導体層と、酸化物半導体層に電気的に接続され、ソース及びドレインの一方としての機能を有する導電層と、酸化物半導体層に電気的に接続され、ソース及びドレインの他方としての機能を有する導電層と、を含む構造である。
上記チャネルが形成される酸化物半導体層は、高純度化させることによりＩ型又は実質的にＩ型となった酸化物半導体層である。酸化物半導体層を高純度化させることにより、酸化物半導体層のキャリア濃度を１×１０１４／ｃｍ３未満、好ましくは１×１０１２／ｃｍ３未満、さらに好ましくは１×１０１１／ｃｍ３未満にすることができる。また、上記構造にすることにより、チャネル幅１μｍあたりのオフ電流を１０ａＡ（１×１０−１７Ａ）以下にすること、さらにはチャネル幅１μｍあたりのオフ電流を１ａＡ（１×１０−１８Ａ）以下、さらにはチャネル幅１μｍあたりのオフ電流を１０ｚＡ（１×１０−２０Ａ）以下、さらにはチャネル幅１μｍあたりのオフ電流を１ｚＡ（１×１０−２１Ａ）以下、さらにはチャネル幅１μｍあたりのオフ電流を１００ｙＡ（１×１０−２２Ａ）以下にすることができる。トランジスタのオフ電流は、低ければ低いほどよいが、本実施の形態におけるトランジスタのオフ電流の下限値は、約１０−３０Ａ／μｍであると見積もられる。
本実施の形態の酸化物半導体層を含むトランジスタを、例えば上記実施の形態におけるワード線分割回路に適用するトランジスタとして用いることにより、極めて簡略化され、安定して動作可能なワード線分割回路を実現することができる。
本実施の形態は、本明細書中に記載する他の実施の形態と適宜組み合わせて実施することができる。
（実施の形態５）
本実施の形態では、上記実施の形態における記憶装置の構造例について説明する。
本実施の形態における記憶装置は、チャネルが形成され、元素周期表における第１４族の半導体（シリコンなど）を含有する半導体層を含むトランジスタと、チャネルが形成される酸化物半導体層を含むトランジスタを用いて構成される。このとき、チャネルが形成される酸化物半導体層を含むトランジスタは、元素周期表における第１４族の半導体（シリコンなど）を含有する半導体層を含むトランジスタの上に積層させることができる。元素周期表における第１４族の半導体（シリコンなど）を含有する半導体層を含むトランジスタは、例えば図１における選択トランジスタ１１１や、図８における制御回路３０１、駆動回路３０２及び駆動回路３０３を構成するトランジスタに適用される。
元素周期表における第１４族の半導体（シリコンなど）を含有する半導体層を含むトランジスタの上にチャネルが形成される酸化物半導体層を含むトランジスタを積層する例について、図１１に示す。なお、図１１では、実際の寸法と異なる構成要素を含む。
図１１では、半導体層７８０と、絶縁層７８４と、導電層７８５と、絶縁層７８６ａと、絶縁層７８６ｂと、絶縁層７８８と、半導体層７５３と、導電層７５４ａと、導電層７５４ｂと、絶縁層７５５と、導電層７５６と、絶縁層７５７ａと、絶縁層７５７ｂと、絶縁層７５８と、絶縁層７５９と、導電層７６０ａと、導電層７６０ｂと、により元素周期表における第１４族の半導体（シリコンなど）を含有する半導体層を含むｎチャネル型トランジスタ（例えば図１における選択トランジスタ１１１に相当）とチャネルが形成される酸化物半導体層を含むトランジスタ（例えば図１に示すトランジスタ１０１に相当）が構成される。
さらに、半導体層７８０は、領域７８２ａ、領域７８２ｂを有する。また、半導体層７８０には、絶縁領域７８１ａ及び絶縁領域７８１ｂが設けられ、隣接するトランジスタ（図示しない）が電気的に分離されている。
半導体層７８０としては、例えば半導体基板を用いることができる。また、別の基板の上に設けられた半導体層を半導体層７８０として用いることもできる。
領域７８２ａ及び領域７８２ｂは、互いに離間して設けられ、ｎ型の導電性を付与するドーパントが添加された領域である。領域７８２ａ及び領域７８２ｂは、上記ｎチャネル型トランジスタのソース領域又はドレイン領域としての機能を有する。例えば、領域７８２ａ及び領域７８２ｂのそれぞれは、別途設けられた導電層に電気的に接続されてもよい。
なお、領域７８２ａ及び領域７８２ｂに、ｐ型の導電性を付与するドーパントを添加することにより、ｐチャネル型トランジスタのソース領域又はドレイン領域としての機能をもたせることもできる。
なお、領域７８２ａ及び領域７８２ｂの一部に低濃度領域を設けてもよい。このとき低濃度領域の深さは、それ以外の領域７８２ａ及び領域７８２ｂの領域の深さより小さくてもよいが、これに限定されない。
絶縁層７８４は、絶縁領域７８１ａ及び絶縁領域７８１ｂに挟まれた半導体層７８０の領域の上に設けられる。絶縁層７８４は、上記ｎチャネル型トランジスタのゲート絶縁層としての機能を有する。
絶縁層７８４としては、例えば酸化シリコン、窒化シリコン、酸化窒化シリコン、窒化酸化シリコン、酸化アルミニウム、窒化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム、酸化ハフニウム、有機絶縁材料（例えばポリイミド又はアクリルなど）などの材料の層を用いることができる。また、絶縁層７８４に適用可能な材料の積層により絶縁層７８４を構成してもよい。
導電層７８５は、絶縁層７８４を介して半導体層７８０に重畳する。導電層７８５に重畳する半導体層７８０の領域が上記ｎチャネル型トランジスタのチャネル形成領域になる。導電層７８５は、上記ｎチャネル型トランジスタのゲートとしての機能を有する。
導電層７８５としては、例えばモリブデン、マグネシウム、チタン、クロム、タンタル、タングステン、アルミニウム、銅、ネオジム、若しくはスカンジウムなどの金属材料、又はこれらを主成分とする合金材料の層を用いることができる。また、導電層７８５に適用可能な材料の積層により、導電層７８５を構成することもできる。
絶縁層７８６ａは、絶縁層７８４の上に設けられ、導電層７８５における、互いに対向する一対の側面の一方に接する。
絶縁層７８６ｂは、絶縁層７８４の上に設けられ、導電層７８５における、互いに対向する上記一対の側面の他方に接する。
絶縁層７８８は、導電層７８５、絶縁層７８６ａ、及び絶縁層７８６ｂの上に設けられる。
絶縁層７８６ａ、絶縁層７８６ｂ、及び絶縁層７８８としては、絶縁層７８４に適用可能な材料のうち、絶縁層７８４に適用した材料と同じ材料の層又は異なる材料の層を用いることができる。また、絶縁層７８６ａ、絶縁層７８６ｂ、及び絶縁層７８８に適用可能な材料の積層により、絶縁層７８６ａ、絶縁層７８６ｂ、及び絶縁層７８８を構成することもできる。
半導体層７５３は、絶縁層７８８の上に設けられる。半導体層７５３は、領域７５２ａ及び領域７５２ｂを含む。領域７５２ａ及び領域７５２ｂはドーパントが添加された領域であり、ソース領域又はドレイン領域としての機能を有する。ドーパントとしては、上記実施の形態における酸化物半導体層を含むトランジスタに適用可能なドーパントを適宜用いることができる。なお、領域７５２ａ及び領域７５２ｂは必ずしも設けなくともよい。
半導体層７５３としては、例えば図９（Ａ）に示す半導体層６０３（ａ）に適用可能な材料の層を用いることができる。
絶縁層７５５は、半導体層７５３の上に設けられる。また絶縁層７５５は、トランジスタのゲート絶縁層としての機能を有する。
絶縁層７５５としては、例えば図９（Ａ）に示す絶縁層６０２（ａ）に適用可能な材料の層を用いることができる。また、絶縁層７５５に適用可能な材料の積層により絶縁層７５５を構成してもよい。
導電層７５６は、絶縁層７５５を介して半導体層７５３に重畳する。導電層７５６は、トランジスタのゲートとしての機能を有する。
導電層７５６としては、例えば図９（Ａ）に示す導電層６０１（ａ）に適用可能な材料の層を用いることができる。また、導電層７５６に適用可能な材料の積層により導電層７５６を構成してもよい。
絶縁層７５７ａ及び絶縁層７５７ｂは、導電層７５６の側面に接して絶縁層７５５の上に設けられる。なお、絶縁層７５７ａ及び絶縁層７５７ｂは必ずしも設けなくてもよい。
導電層７５４ａは、半導体層７５３に接して電気的に接続される。また、導電層７５４ａは、導電層７８５に電気的に接続される。導電層７５４ａは、上記酸化物半導体層を含むトランジスタのソース又はドレインとしての機能を有する。
導電層７５４ｂは、半導体層７５３に接して電気的に接続される。導電層７５４ｂは、上記酸化物半導体層を含むトランジスタのソース又はドレインとしての機能を有する。
導電層７５４ａ及び導電層７５４ｂとしては、例えば図９（Ａ）に示す導電層６０５ａ（ａ）及び導電層６０５ｂ（ａ）に適用可能な材料の層を用いることができる。また、導電層７５４ａ及び導電層７５４ｂに適用可能な材料の積層により導電層７５４ａ及び導電層７５４ｂを構成してもよい。
絶縁層７５８は、導電層７５６、絶縁層７５７ａ、絶縁層７５７ｂ、導電層７５４ａ、及び導電層７５４ｂの上に設けられる。
絶縁層７５８としては、例えば図９（Ａ）に示す絶縁層６０２（ａ）に適用可能な材料の層を用いることができる。また、絶縁層７５８に適用可能な材料の積層により絶縁層７５８を構成してもよい。絶縁層７５８は、不純物の侵入を抑制する保護層としての機能を有する。
絶縁層７５９は、絶縁層７５８の上に設けられる。
絶縁層７５９としては、例えば図９（Ａ）に示す絶縁層６０２（ａ）に適用可能な材料の層を用いることができる。また、絶縁層７５９に適用可能な材料の積層により絶縁層７５９を構成してもよい。
導電層７６０ａは、絶縁層７５８及び絶縁層７５９に設けられた開口部を介して導電層７５４ａに電気的に接続される。導電層７６０ａは、酸化物半導体層を含むトランジスタのソース又はドレインとしての機能を有する。
導電層７６０ｂは、絶縁層７５８及び絶縁層７５９に設けられた開口部を介して導電層７５４ｂに電気的に接続される。導電層７６０ｂは、酸化物半導体層を含むトランジスタのソース又はドレインとしての機能を有する。
導電層７６０ａ及び導電層７６０ｂとしては、例えば図９（Ａ）に示す導電層６０５ａ（ａ）及び導電層６０５ｂ（ａ）に適用可能な材料の層を用いることができる。また、導電層７６０ａ及び導電層７６０ｂに適用可能な材料の積層により導電層７６０ａ及び導電層７６０ｂを構成してもよい。
以上が図１１に示す記憶装置の構造例の説明である。
図１１を用いて説明したように、本実施の形態における記憶装置の構造例では、異なる材料の半導体層を用いたトランジスタを積層させて記憶装置を構成することにより、回路面積を小さくすることができる。
本実施の形態は、本明細書中に記載する他の実施の形態と適宜組み合わせて実施することができる。
（実施の形態６）
酸化物半導体膜は、単結晶、多結晶（ポリクリスタルともいう。）または非晶質などの状態をとる。好ましくは、酸化物半導体膜は、ＣＡＡＣ−ＯＳ膜とする。
本実施の形態では、ｃ軸配向し、かつａｂ面、表面または界面の方向から見て三角形状または六角形状の原子配列を有し、ｃ軸においては金属原子が層状または金属原子と酸素原子とが層状に配列しており、ａｂ面においてはａ軸またはｂ軸の向きが異なる（ｃ軸を中心に回転した）結晶を含む酸化物（ＣＡＡＣ−ＯＳ）膜について説明する。
ＣＡＡＣ−ＯＳは単結晶ではないが、非晶質のみから形成されているものでもない。ＣＡＡＣ−ＯＳ膜は、非晶質相に結晶部および非晶質部を有する結晶−非晶質混相構造の酸化物半導体膜である。なお、当該結晶部は、一辺が１００ｎｍ未満の立方体内に収まる大きさであることが多い。また、透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）による観察像では、ＣＡＡＣ−ＯＳ膜に含まれる非晶質部と結晶部との境界は明確ではない。また、ＴＥＭによってＣＡＡＣ−ＯＳ膜には粒界（グレインバウンダリーともいう。）は確認できない。そのため、ＣＡＡＣ−ＯＳ膜は、粒界に起因する電子移動度の低下が抑制される。
ＣＡＡＣ−ＯＳ膜に含まれる結晶部は、ｃ軸がＣＡＡＣ−ＯＳ膜の被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向に揃い、かつａｂ面に垂直な方向から見て三角形状または六角形状の原子配列を有し、ｃ軸に垂直な方向から見て金属原子が層状または金属原子と酸素原子とが層状に配列している。なお、異なる結晶部間で、それぞれａ軸およびｂ軸の向きが異なっていてもよい。本明細書において、単に垂直と記載する場合、８５°以上９５°以下の範囲も含まれることとする。また、単に平行と記載する場合、−５°以上５°以下の範囲も含まれることとする。
ＣＡＡＣ−ＯＳを構成する酸素の一部は窒素で置換されてもよい。また、ＣＡＡＣ−ＯＳを構成する個々の結晶部分のｃ軸は一定の方向（例えば、ＣＡＡＣ−ＯＳが形成される基板面、ＣＡＡＣ−ＯＳの表面などに垂直な方向）に揃っていてもよい。または、ＣＡＡＣ−ＯＳを構成する個々の結晶部分のａｂ面の法線は一定の方向（例えば、ＣＡＡＣ−ＯＳが形成される基板面、ＣＡＡＣ−ＯＳの表面などに垂直な方向）を向いていてもよい。
なお、ＣＡＡＣ−ＯＳ膜において、結晶部の分布が一様でなくてもよい。例えば、ＣＡＡＣ−ＯＳ膜の形成過程において、酸化物半導体膜の表面側から結晶成長させる場合、被形成面の近傍に対し表面の近傍では結晶部の占める割合が高くなることがある。また、ＣＡＡＣ−ＯＳ膜へ不純物を添加することにより、当該不純物添加領域において結晶部が非晶質化することもある。
ＣＡＡＣ−ＯＳ膜に含まれる結晶部のｃ軸は、ＣＡＡＣ−ＯＳ膜の被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向に揃うため、ＣＡＡＣ−ＯＳ膜の形状（被形成面の断面形状または表面の断面形状）によっては互いに異なる方向を向くことがある。なお、結晶部のｃ軸の方向は、ＣＡＡＣ−ＯＳ膜が形成されたときの被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向となる。結晶部は、成膜することにより、または成膜後に加熱処理などの結晶化処理を行うことにより形成される。
ＣＡＡＣ−ＯＳは、その組成などに応じて、導体であったり、半導体であったり、絶縁体であったりする。また、その組成などに応じて、可視光に対して透明であったり不透明であったりする。
ＣＡＡＣ−ＯＳ膜を用いたトランジスタは、可視光や紫外光の照射による電気特性の変動を低減することが可能である。よって、当該トランジスタは、信頼性が高い。
このようなＣＡＡＣ−ＯＳの例として、膜状に形成され、膜表面または膜が形成される基板面に垂直な方向から観察すると三角形または六角形の原子配列が認められ、かつその膜断面を観察すると金属原子または金属原子および酸素原子（または窒素原子）の層状配列が認められる酸化物を挙げることもできる。
ＣＡＡＣ−ＯＳについて図１２乃至図１５を用いて詳細に説明する。なお、特に断りがない限り、図１２乃至図１４は上方向をｃ軸方向とし、ｃ軸方向と直交する面をａｂ面とする。なお、単に上半分、下半分という場合、ａｂ面を境にした場合の上半分、下半分をいう。また、図１２において丸で囲まれたＯ原子は４配位のＯ原子を示し、二重丸は３配位のＯ原子を示す。
図１２（Ａ）に、１個の６配位のＩｎ原子と、Ｉｎ原子に近接の６個の４配位の酸素原子（以下４配位のＯ原子）と、を有する構造を示す。ここでは、金属原子が１個に対して、近接の酸素原子のみ示した構造を小グループと呼ぶ。図１２（Ａ）の構造は、八面体構造をとるが、簡単のため平面構造で示している。なお、図１２（Ａ）の上半分および下半分にはそれぞれ３個ずつ４配位のＯ原子がある。図１２（Ａ）に示す小グループは電荷が０である。
図１２（Ｂ）に、１個の５配位のＧａ原子と、Ｇａ原子に近接の３個の３配位の酸素原子（以下３配位のＯ原子）と、Ｇａ原子に近接の２個の４配位のＯ原子と、を有する構造を示す。３配位のＯ原子は、いずれもａｂ面に存在する。図１２（Ｂ）の上半分および下半分にはそれぞれ１個ずつ４配位のＯ原子がある。また、Ｉｎ原子も５配位をとるため、図１２（Ｂ）に示す構造をとりうる。図１２（Ｂ）に示す小グループは電荷が０である。
図１２（Ｃ）に、１個の４配位のＺｎ原子と、Ｚｎ原子に近接の４個の４配位のＯ原子と、を有する構造を示す。図１２（Ｃ）の上半分には１個の４配位のＯ原子があり、下半分には３個の４配位のＯ原子がある。または、図１２（Ｃ）の上半分に３個の４配位のＯ原子があり、下半分に１個の４配位のＯ原子があってもよい。図１２（Ｃ）に示す小グループは電荷が０である。
図１２（Ｄ）に、１個の６配位のＳｎ原子と、Ｓｎ原子に近接の６個の４配位のＯ原子と、を有する構造を示す。図１２（Ｄ）の上半分には３個の４配位のＯ原子があり、下半分には３個の４配位のＯ原子がある。図１２（Ｄ）に示す小グループは電荷が＋１となる。
図１２（Ｅ）に、２個のＺｎ原子を含む小グループを示す。図１２（Ｅ）の上半分には１個の４配位のＯ原子があり、下半分には１個の４配位のＯ原子がある。図１２（Ｅ）に示す小グループは電荷が−１となる。
ここでは、複数の小グループの集合体を中グループと呼び、複数の中グループの集合体を大グループ（ユニットセルともいう。）と呼ぶ。
ここで、これらの小グループ同士が結合する規則について説明する。図１２（Ａ）に示す６配位のＩｎ原子の上半分の３個のＯ原子は、下方向にそれぞれ３個の近接Ｉｎ原子を有し、下半分の３個のＯ原子は、上方向にそれぞれ３個の近接Ｉｎ原子を有する。図１２（Ｂ）に示す５配位のＧａ原子の上半分の１個のＯ原子は下方向に１個の近接Ｇａ原子を有し、下半分の１個のＯ原子は上方向に１個の近接Ｇａ原子を有する。図１２（Ｃ）に示す４配位のＺｎ原子の上半分の１個のＯ原子は、下方向に１個の近接Ｚｎ原子を有し、下半分の３個のＯ原子は、上方向にそれぞれ３個の近接Ｚｎ原子を有する。この様に、金属原子の上方向の４配位のＯ原子の数と、そのＯ原子の下方向にある近接金属原子の数は等しく、同様に金属原子の下方向の４配位のＯ原子の数と、そのＯ原子の上方向にある近接金属原子の数は等しい。Ｏ原子は４配位なので、下方向にある近接金属原子の数と、上方向にある近接金属原子の数の和は４になる。従って、金属原子の上方向にある４配位のＯ原子の数と、別の金属原子の下方向にある４配位のＯ原子の数との和が４個のとき、金属原子を有する二種の小グループ同士は結合することができる。例えば、６配位の金属原子（ＩｎまたはＳｎ）が下半分の４配位のＯ原子を介して結合する場合、４配位のＯ原子が３個であるため、５配位の金属原子（ＧａまたはＩｎ）、４配位の金属原子（Ｚｎ）のいずれかと結合することになる。
これらの配位数を有する金属原子は、ｃ軸方向において、４配位のＯ原子を介して結合する。また、このほかにも、層構造の合計の電荷が０となるように複数の小グループが結合して中グループを構成する。
図１３（Ａ）に、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系の層構造を構成する中グループのモデル図を示す。図１３（Ｂ）に、３つの中グループで構成される大グループを示す。なお、図１３（Ｃ）は、図１３（Ｂ）の層構造をｃ軸方向から観察した場合の原子配列を示す。
図１３（Ａ）においては、簡単のため、３配位のＯ原子は省略し、４配位のＯ原子は個数のみ示し、例えば、Ｓｎ原子の上半分および下半分にはそれぞれ３個ずつ４配位のＯ原子があることを丸枠の３として示している。同様に、図１３（Ａ）において、Ｉｎ原子の上半分および下半分にはそれぞれ１個ずつ４配位のＯ原子があり、丸枠の１として示している。また、同様に、図１３（Ａ）において、下半分には１個の４配位のＯ原子があり、上半分には３個の４配位のＯ原子があるＺｎ原子と、上半分には１個の４配位のＯ原子があり、下半分には３個の４配位のＯ原子があるＺｎ原子とを示している。
図１３（Ａ）において、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系の層構造を構成する中グループは、上から順に４配位のＯ原子が３個ずつ上半分および下半分にあるＳｎ原子が、４配位のＯ原子が１個ずつ上半分および下半分にあるＩｎ原子と結合し、そのＩｎ原子が、上半分に３個の４配位のＯ原子があるＺｎ原子と結合し、そのＺｎ原子の下半分の１個の４配位のＯ原子を介して４配位のＯ原子が３個ずつ上半分および下半分にあるＩｎ原子と結合し、そのＩｎ原子が、上半分に１個の４配位のＯ原子があるＺｎ原子２個からなる小グループと結合し、この小グループの下半分の１個の４配位のＯ原子を介して４配位のＯ原子が３個ずつ上半分および下半分にあるＳｎ原子と結合している構成である。この中グループが複数結合して大グループを構成する。
ここで、３配位のＯ原子および４配位のＯ原子の場合、結合１本当たりの電荷はそれぞれ−０．６６７、−０．５と考えることができる。例えば、Ｉｎ（６配位または５配位）原子、Ｚｎ（４配位）原子、Ｓｎ（５配位または６配位）原子の電荷は、それぞれ＋３、＋２、＋４である。従って、Ｓｎ原子を含む小グループは電荷が＋１となる。そのため、Ｓｎ原子を含む層構造を形成するためには、電荷＋１を打ち消す電荷−１が必要となる。電荷−１をとる構造として、図１２（Ｅ）に示すように、２個のＺｎ原子を含む小グループが挙げられる。例えば、Ｓｎ原子を含む小グループが１個に対し、２個のＺｎ原子を含む小グループが１個あれば、電荷が打ち消されるため、層構造の合計の電荷を０とすることができる。
具体的には、図１３（Ｂ）に示した大グループとすることで、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系の結晶（Ｉｎ２ＳｎＺｎ３Ｏ８）を得ることができる。なお、得られるＩｎ−Ｓｎ−Ｚｎ−Ｏ系の層構造は、Ｉｎ２ＳｎＺｎ２Ｏ７（ＺｎＯ）ｍ（ｍは０または自然数。）とする組成式で表すことができる。
また、このほかにも、四元系金属の酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ−Ｏ系酸化物や、三元系金属の酸化物であるＩｎ−Ｇａ−Ｚｎ−Ｏ系酸化物（ＩＧＺＯとも表記する。）、Ｉｎ−Ａｌ−Ｚｎ−Ｏ系酸化物、Ｓｎ−Ｇａ−Ｚｎ−Ｏ系酸化物、Ａｌ−Ｇａ−Ｚｎ−Ｏ系酸化物、Ｓｎ−Ａｌ−Ｚｎ−Ｏ系酸化物や、Ｉｎ−Ｈｆ−Ｚｎ−Ｏ系酸化物、Ｉｎ−Ｌａ−Ｚｎ−Ｏ系酸化物、Ｉｎ−Ｃｅ−Ｚｎ−Ｏ系酸化物、Ｉｎ−Ｐｒ−Ｚｎ−Ｏ系酸化物、Ｉｎ−Ｎｄ−Ｚｎ−Ｏ系酸化物、Ｉｎ−Ｐｍ−Ｚｎ−Ｏ系酸化物、Ｉｎ−Ｓｍ−Ｚｎ−Ｏ系酸化物、Ｉｎ−Ｅｕ−Ｚｎ−Ｏ系酸化物、Ｉｎ−Ｇｄ−Ｚｎ−Ｏ系酸化物、Ｉｎ−Ｔｂ−Ｚｎ−Ｏ系酸化物、Ｉｎ−Ｄｙ−Ｚｎ−Ｏ系酸化物、Ｉｎ−Ｈｏ−Ｚｎ−Ｏ系酸化物、Ｉｎ−Ｅｒ−Ｚｎ−Ｏ系酸化物、Ｉｎ−Ｔｍ−Ｚｎ−Ｏ系酸化物、Ｉｎ−Ｙｂ−Ｚｎ−Ｏ系酸化物、Ｉｎ−Ｌｕ−Ｚｎ−Ｏ系酸化物や、二元系金属の酸化物であるＩｎ−Ｚｎ−Ｏ系酸化物、Ｓｎ−Ｚｎ−Ｏ系酸化物、Ａｌ−Ｚｎ−Ｏ系酸化物、Ｚｎ−Ｍｇ−Ｏ系酸化物、Ｓｎ−Ｍｇ−Ｏ系酸化物、Ｉｎ−Ｍｇ−Ｏ系酸化物や、Ｉｎ−Ｇａ−Ｏ系酸化物などを用いた場合も同様である。
例えば、図１４（Ａ）に、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の層構造を構成する中グループのモデル図を示す。
図１４（Ａ）において、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の層構造を構成する中グループは、上から順に４配位のＯ原子が３個ずつ上半分および下半分にあるＩｎ原子が、４配位のＯ原子が１個上半分にあるＺｎ原子と結合し、そのＺｎ原子の下半分の３個の４配位のＯ原子を介して、４配位のＯ原子が１個ずつ上半分および下半分にあるＧａ原子と結合し、そのＧａ原子の下半分の１個の４配位のＯ原子を介して、４配位のＯ原子が３個ずつ上半分および下半分にあるＩｎ原子と結合している構成である。この中グループが複数結合して大グループを構成する。
図１４（Ｂ）に３つの中グループで構成される大グループを示す。なお、図１４（Ｃ）は、図１４（Ｂ）の層構造をｃ軸方向から観察した場合の原子配列を示している。
ここで、Ｉｎ（６配位または５配位）原子、Ｚｎ（４配位）原子、Ｇａ（５配位）原子の電荷は、それぞれ＋３、＋２、＋３であるため、Ｉｎ原子、Ｚｎ原子およびＧａ原子のいずれかを含む小グループは、電荷が０となる。そのため、これらの小グループの組み合わせであれば中グループの合計の電荷は常に０となる。
また、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の層構造を構成する中グループは、図１４（Ａ）に示した中グループに限定されず、Ｉｎ原子、Ｇａ原子、Ｚｎ原子の配列が異なる中グループを組み合わせた大グループも取りうる。
具体的には、図１４（Ｂ）に示した大グループとすることで、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の結晶を得ることができる。なお、得られるＩｎ−Ｇａ−Ｚｎ−Ｏ系の層構造は、ＩｎＧａＯ３（ＺｎＯ）ｎ（ｎは自然数。）とする組成式で表すことができる。
ｎ＝１（ＩｎＧａＺｎＯ４）の場合は、例えば、図１５（Ａ）に示す結晶構造を取りうる。なお、図１５（Ａ）に示す結晶構造において、図１２（Ｂ）で説明したように、Ｇａ原子及びＩｎ原子は５配位をとるため、Ｇａ原子がＩｎ原子に置き換わった構造も取りうる。
また、ｎ＝２（ＩｎＧａＺｎ２Ｏ５）の場合は、例えば、図１５（Ｂ）に示す結晶構造を取りうる。なお、図１５（Ｂ）に示す結晶構造において、図１２（Ｂ）で説明したように、Ｇａ原子及びＩｎ原子は５配位をとるため、Ｇａ原子がＩｎ原子に置き換わった構造も取りうる。
本実施の形態は、本明細書中に記載する他の実施の形態と適宜組み合わせて実施することができる。
１００ 記憶装置
１０１ トランジスタ
１１０ メモリセル
１１１ 選択トランジスタ
１１３ データ保持部
１５０ 記憶装置
２００ 記憶装置
２１０ メモリセル
２１１ 選択トランジスタ
２１３ 容量素子
２２０ 記憶装置
２３０ メモリセル
２３１ 選択トランジスタ
２４０ 記憶装置
２５０ メモリセル
２５１ 選択トランジスタ
２５３ 選択トランジスタ
２５５ トランジスタ
２５６ トランジスタ
２５７ トランジスタ
２５８ トランジスタ
２６０ 記憶装置
２７０ メモリセル
２７１ 選択トランジスタ
２７３ トランジスタ
２７５ 容量素子
３００ 記憶装置
３０１ 制御回路
３０２ 駆動回路
３０３ 駆動回路
３０４ メモリセルアレイ
３０５ メモリセル
６００ 被素子形成層
６０１ 導電層
６０２ 絶縁層
６０３ 半導体層
６０４ａ 領域
６０４ｂ 領域
６０５ａ 導電層
６０５ｂ 導電層
６０６ 絶縁層
６０８ 導電層
７５２ａ 領域
７５２ｂ 領域
７５３ 半導体層
７５４ａ 導電層
７５４ｂ 導電層
７５５ 絶縁層
７５６ 導電層
７５７ａ 絶縁層
７５７ｂ 絶縁層
７５８ 絶縁層
７５９ 絶縁層
７６０ａ 導電層
７６０ｂ 導電層
７８０ 半導体層
７８１ａ 絶縁領域
７８１ｂ 絶縁領域
７８２ａ 領域
７８２ｂ 領域
７８４ 絶縁層
７８５ 導電層
７８６ａ 絶縁層
７８６ｂ 絶縁層
７８８ 絶縁層
ＷＬ ワード線
ＳＧ 選択信号線
ＢＬ ビット線
ＳＷＬ サブワード線
ＣＬ 容量線
ＳＬ ソース線

Claims (8)

  1. ワード線と、複数のサブワード線と、複数のトランジスタと、を有し、
    前記複数のトランジスタのそれぞれは、ソース又はドレインの一方が前記ワード線と電気的に接続され、ソース又はドレインの他方が前記複数のサブワード線の一つと電気的に接続され、且つ、オフ状態におけるリーク電流がチャネル幅１μｍあたり１×１０−１７Ａ以下である、ワード線分割回路。
  2. 前記複数のトランジスタのそれぞれは、チャネルが形成される半導体層に酸化物半導体が適用されている、請求項１に記載のワード線分割回路。
  3. ビット線と、ワード線と、複数のサブワード線と、複数のトランジスタと、複数のメモリセルと、を有し、
    前記複数のメモリセルのそれぞれは、データ保持部と、選択トランジスタと、を有し、
    前記選択トランジスタは、ソース又はドレインの一方が前記ビット線に電気的に接続され、ソース又はドレインの他方が前記データ保持部に電気的に接続され、ゲートが前記複数のサブワード線の一つと電気的に接続され、
    前記複数のトランジスタのそれぞれは、ソース又はドレインの一方が前記ワード線と電気的に接続され、ソース又はドレインの他方が前記複数のサブワード線の一つと電気的に接続され、且つ、オフ状態におけるリーク電流がチャネル幅１μｍあたり１×１０−１７Ａ以下である、記憶装置。
  4. 前記メモリセルは、ＤＲＡＭで構成されていることを特徴とする、請求項３に記載の記憶装置。
  5. 前記メモリセルは、ＳＲＡＭで構成されていることを特徴とする、請求項３に記載の記憶装置。
  6. 前記選択トランジスタは、オフ状態におけるリーク電流がチャネル幅１μｍあたり１×１０−１７Ａ以下である、請求項３又は請求項４に記載の記憶装置。
  7. 前記選択トランジスタは、チャネルが形成される半導体層に酸化物半導体が適用されている、請求項６に記載の記憶装置。
  8. 前記複数のトランジスタのそれぞれは、チャネルが形成される半導体層に酸化物半導体が適用されている、請求項３乃至請求項７に記載の記憶装置。
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