JPS5831553A - 半導体装置とその製造方法 - Google Patents
半導体装置とその製造方法Info
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- JPS5831553A JPS5831553A JP56129522A JP12952281A JPS5831553A JP S5831553 A JPS5831553 A JP S5831553A JP 56129522 A JP56129522 A JP 56129522A JP 12952281 A JP12952281 A JP 12952281A JP S5831553 A JPS5831553 A JP S5831553A
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- Japan
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- film
- single crystal
- sio2
- forming
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- Prior art date
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- Pending
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76202—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は半導体装着とその製造方法に係り、特に薄膜半
導体装置の誘電体分離法に関する。
導体装置の誘電体分離法に関する。
従来、８１半導体装置は単結晶８１基板上に半導体装着
が形成されるため素子間が誘電体で完全罠分離されてい
ないため、高速性能が得られないという欠点があった。
が形成されるため素子間が誘電体で完全罠分離されてい
ないため、高速性能が得られないという欠点があった。
上記欠点をなくするために完全に素子間ｔ−銹電体分離
した半導体ａｍ、＝して８０Ｂ（シリコン・オン・サフ
ァイヤ）ｔＣよる半導体装置が製作されているがサファ
イヤ基板のコスト高という欠点があり、一般的に用いら
れていない。
した半導体ａｍ、＝して８０Ｂ（シリコン・オン・サフ
ァイヤ）ｔＣよる半導体装置が製作されているがサファ
イヤ基板のコスト高という欠点があり、一般的に用いら
れていない。
しかるに、最近、ラテプル・エピタキシャル技術により
、部分的に窓開けさｆｉた８１基板上の８１０、膜上に
も単結晶５ｉｌｌｔ育成する技術が開発された。
、部分的に窓開けさｆｉた８１基板上の８１０、膜上に
も単結晶５ｉｌｌｔ育成する技術が開発された。
本発明はかかる８１基板上の部分的に窓開けさｆＬ７′
ｅ８１０．膜上への８１膜の形成技術を応用して、前記
従来技術の欠点ｔなくした、低コストで高速の半導体装
＃１を提供する事を目的とし、そのための誘電体分離法
１に提供するものである。
ｅ８１０．膜上への８１膜の形成技術を応用して、前記
従来技術の欠点ｔなくした、低コストで高速の半導体装
＃１を提供する事を目的とし、そのための誘電体分離法
１に提供するものである。
本発明の目的を達する基本構成は、単結晶８１基板表面
には部分的に窓開けされた、ＦｌｉＯｌＭが形成され、
該窓開けさｆｉ７ｃｓｉＯ，膜を含む基板表面Ｖｃは単
結晶８１膜が形成さｎ１前配窓開けζｎたｄ ｊ Ｏ，
膜上の単結晶Ｂ１１１＠の少なくとも一部倉熱酸化によ
る８１０ｍ膜となし、下地日１０．膜と接して成ること
ｔ４１！命とする。
には部分的に窓開けされた、ＦｌｉＯｌＭが形成され、
該窓開けさｆｉ７ｃｓｉＯ，膜を含む基板表面Ｖｃは単
結晶８１膜が形成さｎ１前配窓開けζｎたｄ ｊ Ｏ，
膜上の単結晶Ｂ１１１＠の少なくとも一部倉熱酸化によ
る８１０ｍ膜となし、下地日１０．膜と接して成ること
ｔ４１！命とする。
以下、実施例に沿って本発明を具体的に説明する。
ｍ１図は本発明の一実施例を不−ｒｃ−ＭＯ８ＩＣの製
造工程である。
造工程である。
単結晶８１ウェーハ１上には薄い熱生成Ｓ１０゜膜２お
よびｆｌＶＤＫよる８１ｍＮａ嘆３を形成し、窓開は部
のみのｓ ｉ、 Ｎ、 ｔｉｌｌをホト（Ｐ、Ｒ，）・
エツチングにより残し、８１．Ｎ、膜を酸化マスクとし
て、第１の誘電体弁４８１０．膜４ヶ比較的摩く形成し
、薄い５１０２膜１及びＳ ｉ、 Ｎ、膜２等を除去し
、窓部の下池単結晶８１基板を露出させる。次でＣＶＤ
法によりＳ１膜５ｔ−形成する。この場合、日ＩＨ４の
熱分解ＶＣよるＣＶＤ法によりＳ１腓５を杉１．し「る
のであるが、高幅（９００℃〜１２００℃ンＣＶＤでは
窓部の８１膜は単結晶Ｓ１嘆に、５ｊ０１上の８１膜は
多結晶Ｂ１嚇となり、比較的低温（５００℃〜８００℃
）ＣＶＩ：でげ１パ都も８１０゜上も＃に多結晶Ｂ１嗅
となり、いず１１の生・ｔ’ｔ、法でも良い。この場合
は前者の生成法によった。次に、薄イｓｉｏ、％１ｉ（
Ｓ、ＣＶＤＫｊ６Ｓ１ｉＮ＋’ＮＺ ｋ杉ＩＪ７し、ホ
トエツチングによりｓ １１１５の下地ｄｉｏ１８１３
４の上の誘電体分離すべき部分の５１３Ｎ、膜Ｚ全除去
して、ｎ ５ｉｓＮ４膜７ ｆｆ酸化マスクとして８１
膜５を熱酸化して第２の誘電体分陰領域８くｃト地Ｓｉ
ｎ、［４に接するまで酸化形成する。その後、レーザー
・アニールあるいは赤外線アニール、あるいσＸｓラン
プ・アニール等にエリ前ｊ１ｓｉｍ５會表面から瞬時融
解して単結晶化する、いわゆるラテラル・エピタキシャ
ル処理により単結晶６１膜となし、イオン伽込みに↓す
Ｓｉｌ漠及び＃３１基板の窓＠ｔＮウェル９あるいｉＰ
ウェル１０を形成し、以ｔ＆ｏ通常のＭＯＳ ＦＥＴ
の表作法にエリゲート酸化幌１１、ゲート多結晶８１１
２、ソース・ドレイ／１ＩＪＩ域１５等を形成してＣＶ
ＤＫよる８１０．［１４ｉ形戎し、コンタクト穴開は後
、Ｍ蒸層配＃１５を施丁。
よびｆｌＶＤＫよる８１ｍＮａ嘆３を形成し、窓開は部
のみのｓ ｉ、 Ｎ、 ｔｉｌｌをホト（Ｐ、Ｒ，）・
エツチングにより残し、８１．Ｎ、膜を酸化マスクとし
て、第１の誘電体弁４８１０．膜４ヶ比較的摩く形成し
、薄い５１０２膜１及びＳ ｉ、 Ｎ、膜２等を除去し
、窓部の下池単結晶８１基板を露出させる。次でＣＶＤ
法によりＳ１膜５ｔ−形成する。この場合、日ＩＨ４の
熱分解ＶＣよるＣＶＤ法によりＳ１腓５を杉１．し「る
のであるが、高幅（９００℃〜１２００℃ンＣＶＤでは
窓部の８１膜は単結晶Ｓ１嘆に、５ｊ０１上の８１膜は
多結晶Ｂ１嚇となり、比較的低温（５００℃〜８００℃
）ＣＶＩ：でげ１パ都も８１０゜上も＃に多結晶Ｂ１嗅
となり、いず１１の生・ｔ’ｔ、法でも良い。この場合
は前者の生成法によった。次に、薄イｓｉｏ、％１ｉ（
Ｓ、ＣＶＤＫｊ６Ｓ１ｉＮ＋’ＮＺ ｋ杉ＩＪ７し、ホ
トエツチングによりｓ １１１５の下地ｄｉｏ１８１３
４の上の誘電体分離すべき部分の５１３Ｎ、膜Ｚ全除去
して、ｎ ５ｉｓＮ４膜７ ｆｆ酸化マスクとして８１
膜５を熱酸化して第２の誘電体分陰領域８くｃト地Ｓｉ
ｎ、［４に接するまで酸化形成する。その後、レーザー
・アニールあるいは赤外線アニール、あるいσＸｓラン
プ・アニール等にエリ前ｊ１ｓｉｍ５會表面から瞬時融
解して単結晶化する、いわゆるラテラル・エピタキシャ
ル処理により単結晶６１膜となし、イオン伽込みに↓す
Ｓｉｌ漠及び＃３１基板の窓＠ｔＮウェル９あるいｉＰ
ウェル１０を形成し、以ｔ＆ｏ通常のＭＯＳ ＦＥＴ
の表作法にエリゲート酸化幌１１、ゲート多結晶８１１
２、ソース・ドレイ／１ＩＪＩ域１５等を形成してＣＶ
ＤＫよる８１０．［１４ｉ形戎し、コンタクト穴開は後
、Ｍ蒸層配＃１５を施丁。
この様にして製作されたＭＯＳ、ＦＩＣＴＵ、 ソー
ス・ドレイ／等の拡散領域が誘電体膜上及び誘電体弁Ｓ
−等でほぼ完全に分離さｆｌ友状態となり配線の電気容
量が小となり、高速化か引れると共に、基板にサファイ
ヤ等の高価な）＋１板を用いる会費はなく、通常の８１
ウエーノ・で良く、低コスト化もＩすれる効果がある。
ス・ドレイ／等の拡散領域が誘電体膜上及び誘電体弁Ｓ
−等でほぼ完全に分離さｆｌ友状態となり配線の電気容
量が小となり、高速化か引れると共に、基板にサファイ
ヤ等の高価な）＋１板を用いる会費はなく、通常の８１
ウエーノ・で良く、低コスト化もＩすれる効果がある。
ｊＪ４を図（ａ−ｇ）は本発明に！＠る誘電体分離ａ
−ｖｏｓ’工０の製造方法を示す工程毎の従断ｉ１０図
である。 １・・・８１；Ｉｉｉ板、２．６・・・ｓｌｏ、膜、５
．７・・・８１、Ｎ番膜、４・・・講１誘璽体分暑５ｔ
ｏｔｌｌ！ｘ ５・・・日ＩＭ１８・・・第２ａ電体
分離８１０．、？・・・Ｎウェル、１０・・・Ｐウェル
、１１・・・ゲート８１０ｘ Ｐａ５１２−・−ゲート
多結晶ｉ１１．１３−・・拡散Ｓ ｉ ｍ、１４・・Ｃ
ＶＤ−８ｉ○、膜、＋５・・Ｍ配−０以 上 出願人 株式会社譚訪梢工舎 代理人 弁理士電上 務 第１Ｎ 第１図
−ｖｏｓ’工０の製造方法を示す工程毎の従断ｉ１０図
である。 １・・・８１；Ｉｉｉ板、２．６・・・ｓｌｏ、膜、５
．７・・・８１、Ｎ番膜、４・・・講１誘璽体分暑５ｔ
ｏｔｌｌ！ｘ ５・・・日ＩＭ１８・・・第２ａ電体
分離８１０．、？・・・Ｎウェル、１０・・・Ｐウェル
、１１・・・ゲート８１０ｘ Ｐａ５１２−・−ゲート
多結晶ｉ１１．１３−・・拡散Ｓ ｉ ｍ、１４・・Ｃ
ＶＤ−８ｉ○、膜、＋５・・Ｍ配−０以 上 出願人 株式会社譚訪梢工舎 代理人 弁理士電上 務 第１Ｎ 第１図
Claims (1)
- （１）単結晶８１基板表面には部分的に窓開けされた８
１０鵞膜が形成され、該窓開けされた８１０２膜を含む
基板表面には単結晶８１膜が形成され、前記Ｓ開けさｎ
ｋ８１０．膜上の単結晶Ｂ１膜の少なくとも一部を熱酸
化による８１０１膜となし、下地８１０３膜と接して成
ることｔ特命とする半導体装置。 １２） 単結晶８１基板表面Ｋｌ−Ｊ部分的に窓開け
され７ｔ８１０．膜が形成され、該窓開けされた８１０
゜膜を含む基板表面には単結晶Ｓ１膜が形成され、前記
窓開けさｎたＢ１０１膜上の単結晶８１膜の少なくとも
一部を熱酸化による８１０［膜となし、下地８１０．膜
と接して成ることを％像とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56129522A JPS5831553A (ja) | 1981-08-18 | 1981-08-18 | 半導体装置とその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56129522A JPS5831553A (ja) | 1981-08-18 | 1981-08-18 | 半導体装置とその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5831553A true JPS5831553A (ja) | 1983-02-24 |
Family
ID=15011579
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56129522A Pending JPS5831553A (ja) | 1981-08-18 | 1981-08-18 | 半導体装置とその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5831553A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5679595A (en) * | 1994-10-11 | 1997-10-21 | Mosel Vitelic, Inc. | Self-registered capacitor bottom plate-local interconnect scheme for DRAM |
| US5679588A (en) * | 1995-10-05 | 1997-10-21 | Integrated Device Technology, Inc. | Method for fabricating P-wells and N-wells having optimized field and active regions |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5673697A (en) * | 1979-11-21 | 1981-06-18 | Hitachi Ltd | Manufacture of single crystal thin film |
-
1981
- 1981-08-18 JP JP56129522A patent/JPS5831553A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5673697A (en) * | 1979-11-21 | 1981-06-18 | Hitachi Ltd | Manufacture of single crystal thin film |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5679595A (en) * | 1994-10-11 | 1997-10-21 | Mosel Vitelic, Inc. | Self-registered capacitor bottom plate-local interconnect scheme for DRAM |
| US5880496A (en) * | 1994-10-11 | 1999-03-09 | Mosel Vitelic, Inc. | Semiconductor having self-aligned polysilicon electrode layer |
| US5679588A (en) * | 1995-10-05 | 1997-10-21 | Integrated Device Technology, Inc. | Method for fabricating P-wells and N-wells having optimized field and active regions |
| US5926704A (en) * | 1995-10-05 | 1999-07-20 | Integrated Device Technology, Inc. | Efficient method for fabricating P-wells and N-wells |
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