JPH0451977B2 - - Google Patents
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- Publication number
- JPH0451977B2 JPH0451977B2 JP58146299A JP14629983A JPH0451977B2 JP H0451977 B2 JPH0451977 B2 JP H0451977B2 JP 58146299 A JP58146299 A JP 58146299A JP 14629983 A JP14629983 A JP 14629983A JP H0451977 B2 JPH0451977 B2 JP H0451977B2
- Authority
- JP
- Japan
- Prior art keywords
- silicon layer
- nitride film
- photoresist
- silicon
- film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76202—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO
- H01L21/76205—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO in a region being recessed from the surface, e.g. in a recess, groove, tub or trench region
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- Power Engineering (AREA)
- Element Separation (AREA)
- Recrystallisation Techniques (AREA)
Description
【発明の詳細な説明】
（技術分野）
この発明は、高密度で動作速度の速い半導体装
置の製造方法に関する。
置の製造方法に関する。
（従来技術）
絶縁層上に単結晶シリコン層を形成する技術と
してこれまでに数々の方法が考えられているが、
その方法の一つとして、単結晶シリコン基板を種
結晶（結晶の核）として単結晶シリコン基板上の
絶縁膜上に単結晶シリコン層を形成する技術があ
る。
してこれまでに数々の方法が考えられているが、
その方法の一つとして、単結晶シリコン基板を種
結晶（結晶の核）として単結晶シリコン基板上の
絶縁膜上に単結晶シリコン層を形成する技術があ
る。
この技術を用いて絶縁膜上の単結晶シリコン層
に半導体装置を作製する場合において、従来の方
法としては、なるべく広い面積の絶縁膜上に単結
晶シリコン層を形成し、その絶縁膜上に半導体装
置を形成するのが一般的であつた。
に半導体装置を作製する場合において、従来の方
法としては、なるべく広い面積の絶縁膜上に単結
晶シリコン層を形成し、その絶縁膜上に半導体装
置を形成するのが一般的であつた。
たとえば、結晶方位（100）のシリコン基板上
に0.2μｍのシリコン酸化膜あるいはシリコン窒化
膜を成長させ、これにシリコン基板の＜110＞方
向に幅35μｍの窓をあける。これに厚さ0.8〜1.0μ
ｍの非晶質シリコンを堆積し、これを加熱し結晶
化することによりシリコン酸化膜の端から50μｍ
程度まで単結晶化したシリコン層が得られる。
に0.2μｍのシリコン酸化膜あるいはシリコン窒化
膜を成長させ、これにシリコン基板の＜110＞方
向に幅35μｍの窓をあける。これに厚さ0.8〜1.0μ
ｍの非晶質シリコンを堆積し、これを加熱し結晶
化することによりシリコン酸化膜の端から50μｍ
程度まで単結晶化したシリコン層が得られる。
しかし、従来の方法を用いて大面積の絶縁膜上
の単結晶シリコン層を形成するためには、面積が
大きくなるにつれて技術的に解決しなければなら
ない点が多々あり、高集積大規模の半導体装置を
得るのが困難であつた。
の単結晶シリコン層を形成するためには、面積が
大きくなるにつれて技術的に解決しなければなら
ない点が多々あり、高集積大規模の半導体装置を
得るのが困難であつた。
すなわち、高速動作が可能という絶縁膜上の半
導体装置の利点を生かしつつ、高集積大規模の半
導体装置を得るためには、単結晶シリコン層の大
面積化を実現しなければならず、また素子分離領
域と単結晶化の種領域とは別々に形成されてい
た。
導体装置の利点を生かしつつ、高集積大規模の半
導体装置を得るためには、単結晶シリコン層の大
面積化を実現しなければならず、また素子分離領
域と単結晶化の種領域とは別々に形成されてい
た。
（発明の目的）
この発明は、上記従来の欠点を除去するために
なされたもので、容易に絶縁膜上の半導体装置を
形成できるとともに、半導体装置の面積の有効利
用が計られ、高集積化が可能であり、かつ容易に
単結晶化を可能にできる半導体装置の製造方法を
提供することを目的とする。
なされたもので、容易に絶縁膜上の半導体装置を
形成できるとともに、半導体装置の面積の有効利
用が計られ、高集積化が可能であり、かつ容易に
単結晶化を可能にできる半導体装置の製造方法を
提供することを目的とする。
（発明の構成）
この発明の半導体装置の製造方法は、単結晶シ
リコン基板上に絶縁膜を選択的に形成し、この上
にシリコン層を基板表面露出部分に対応した部分
でくぼみが生じるように形成し、このシリコン層
を単結晶化するとともに、その上に窒化膜を形成
し、この窒化膜にフオトレジストを塗布するとと
もにこのフオトレジストを全面エツチングして前
記くぼみにフオトレジストを残し、残つた窒化膜
をマスクとして前記シリコン層上を選択酸化し、
この酸化膜をマスクとして前記窒化膜及びその下
のシリコンをエツチング除去し、この除去した部
分に絶縁層を埋め込むようにしたものである。
リコン基板上に絶縁膜を選択的に形成し、この上
にシリコン層を基板表面露出部分に対応した部分
でくぼみが生じるように形成し、このシリコン層
を単結晶化するとともに、その上に窒化膜を形成
し、この窒化膜にフオトレジストを塗布するとと
もにこのフオトレジストを全面エツチングして前
記くぼみにフオトレジストを残し、残つた窒化膜
をマスクとして前記シリコン層上を選択酸化し、
この酸化膜をマスクとして前記窒化膜及びその下
のシリコンをエツチング除去し、この除去した部
分に絶縁層を埋め込むようにしたものである。
（実施例）
以下、この発明の半導体装置の製造方法の実施
例について図面に基づき説明する。第１図ａない
し第１図ｊはその一実施例の工程説明図である。
例について図面に基づき説明する。第１図ａない
し第１図ｊはその一実施例の工程説明図である。
まず、第１図ａに示すように、単結晶シリコン
基板１（以下、シリコン基板と云う）上に熱酸化
により厚さ0.1〜1μｍのシリコン酸化膜２を形成
する。
基板１（以下、シリコン基板と云う）上に熱酸化
により厚さ0.1〜1μｍのシリコン酸化膜２を形成
する。
次に、第１図ｂに示すように、公知のホトリソ
エツチング技術を用いて半導体装置の素子領域と
なる部分１０１のシリコン酸化膜２を残し、素子
分離領域となる部分１０２，１０３のシリコン酸
化膜を除去し、シリコン基板１を露出させる。
エツチング技術を用いて半導体装置の素子領域と
なる部分１０１のシリコン酸化膜２を残し、素子
分離領域となる部分１０２，１０３のシリコン酸
化膜を除去し、シリコン基板１を露出させる。
次に、第１図ｃに示すように厚さ0.1〜1μｍの
多結晶シリコン層３を化学的相成長（CVD）法
により形成し、公知の技術、たとえばレーザー光
を照射させ、シリコン基板を結晶の種としてシリ
コン基板と同一結晶軸となる単結晶シリコン層を
形成する。
多結晶シリコン層３を化学的相成長（CVD）法
により形成し、公知の技術、たとえばレーザー光
を照射させ、シリコン基板を結晶の種としてシリ
コン基板と同一結晶軸となる単結晶シリコン層を
形成する。
次に、第１図ｄに示すように単結晶シリコン層
３上にシリコン窒化膜４をCVD法により形成す
る。
３上にシリコン窒化膜４をCVD法により形成す
る。
次に、ホトレジスト５のような有機物を回転塗
布し酸素プラズマ雰囲気中で全面エツチングを行
い、第１図ｅのようにシリコン酸化膜で形成され
た溝部分１０２，１０３にホトレジスト５が残る
ようにする。
布し酸素プラズマ雰囲気中で全面エツチングを行
い、第１図ｅのようにシリコン酸化膜で形成され
た溝部分１０２，１０３にホトレジスト５が残る
ようにする。
次に、ホトレジスト５を耐エツチングマスクに
してシリコン窒化膜４をエツチング除去し、後に
レジストを除去し第１図ｆのようにする。
してシリコン窒化膜４をエツチング除去し、後に
レジストを除去し第１図ｆのようにする。
次に、第１図ｇに示すように、シリコン窒化膜
４を耐酸化マスクとして単結晶シリコン層表面を
0.01〜0.5μｍ酸化しシリコン酸化膜６を形成す
る。
４を耐酸化マスクとして単結晶シリコン層表面を
0.01〜0.5μｍ酸化しシリコン酸化膜６を形成す
る。
次に、シリコン酸化膜６を耐エツチングマスク
としてシリコン窒化膜４および単結晶シリコン層
３にエツチング除去する。このとき、第１図ｈに
示すようにシリコン基板１と単結晶シリコン層３
とが完全に分離されるまでエツチングするものと
する。
としてシリコン窒化膜４および単結晶シリコン層
３にエツチング除去する。このとき、第１図ｈに
示すようにシリコン基板１と単結晶シリコン層３
とが完全に分離されるまでエツチングするものと
する。
次に、公知の技術を用いて、シリコン酸化膜７
を溝部分に埋め込み素子分離領域１０２，１０３
を形成し、単結晶シリコン層３上のシリコン酸化
膜を除去し、第１図ｉのようにする。
を溝部分に埋め込み素子分離領域１０２，１０３
を形成し、単結晶シリコン層３上のシリコン酸化
膜を除去し、第１図ｉのようにする。
しかる後に、単結晶シリコン層上にMOS型半
導体素子を公知の技術を用いて形成する。たとえ
ば、第１図ｊにおいて、MOS型半導体素子のソ
ースあるいはドレイン８、ゲート酸化膜９、ゲー
ト１０を形成する。
導体素子を公知の技術を用いて形成する。たとえ
ば、第１図ｊにおいて、MOS型半導体素子のソ
ースあるいはドレイン８、ゲート酸化膜９、ゲー
ト１０を形成する。
以上説明したように第１の実施例では半導体素
子を絶縁分離する素子分離領域と、単結晶シリコ
ン層を成長させる種となる部分とを共有すること
により、半導体装置の面積の有効利用が計られ高
集積が可能であり、また半導体装置内に少なから
ず存在する素子分離領域を単結晶シリコン層を成
長させる種部分に使用し、なおかつ素子分離領域
で囲まれた半導体素子数個分の小面積の絶縁膜上
のシリコン層を単結晶化すればよいので容易に単
結晶化が可能となる。
子を絶縁分離する素子分離領域と、単結晶シリコ
ン層を成長させる種となる部分とを共有すること
により、半導体装置の面積の有効利用が計られ高
集積が可能であり、また半導体装置内に少なから
ず存在する素子分離領域を単結晶シリコン層を成
長させる種部分に使用し、なおかつ素子分離領域
で囲まれた半導体素子数個分の小面積の絶縁膜上
のシリコン層を単結晶化すればよいので容易に単
結晶化が可能となる。
たとえば、MOS素子を形成する場合、ゲート
長2μｍ、ゲート幅10μｍ程度の素子を絶縁膜上の
単結晶シリコン層に２個形成するのには、高々10
×10μm2程度の面積のシリコン層を単結晶化すれ
ばよい。
長2μｍ、ゲート幅10μｍ程度の素子を絶縁膜上の
単結晶シリコン層に２個形成するのには、高々10
×10μm2程度の面積のシリコン層を単結晶化すれ
ばよい。
また、高集積大規模の半導体装置を得ようとす
るには、10×10μm2程度の素子領域の繰り返しで
容易に達成可能である。
るには、10×10μm2程度の素子領域の繰り返しで
容易に達成可能である。
さらに、素子分離領域を形成する際に、シリコ
ン層を単結晶化するための結晶の種領域から自己
整合で形成できるので、フオトマスクを用いたと
きのような合わせずれがないため余分な面積が必
要とならない。又、ホトレジストを素子分離領域
１０２，１０３にのみ残すようにするためにフオ
トマスクを必要とせず、セルフアラインで素子分
離領域１０２，１０３を形成することができる。
ン層を単結晶化するための結晶の種領域から自己
整合で形成できるので、フオトマスクを用いたと
きのような合わせずれがないため余分な面積が必
要とならない。又、ホトレジストを素子分離領域
１０２，１０３にのみ残すようにするためにフオ
トマスクを必要とせず、セルフアラインで素子分
離領域１０２，１０３を形成することができる。
なお、上記第１の実施例では、MOS型素子の
例を示したが、バイポーラ素子CCD素子でもよ
い。
例を示したが、バイポーラ素子CCD素子でもよ
い。
（発明の効果）
以上のように、この発明の半導体装置の製造方
法によれば、素子分離領域と単結晶シリコン層を
形成するための結晶の種領域とを共有するように
したので、単結晶シリコン層を大面積化すること
なく形成でき、容易に絶縁膜上の半導体装置を形
成することができる。又、素子分離領域にのみホ
トレジストを形成するために全面エツチングを行
なつており、フオトマスクを必要とせず、セルフ
アラインで素子分離領域を形成することができ
る。
法によれば、素子分離領域と単結晶シリコン層を
形成するための結晶の種領域とを共有するように
したので、単結晶シリコン層を大面積化すること
なく形成でき、容易に絶縁膜上の半導体装置を形
成することができる。又、素子分離領域にのみホ
トレジストを形成するために全面エツチングを行
なつており、フオトマスクを必要とせず、セルフ
アラインで素子分離領域を形成することができ
る。
第１図ａないし第１図ｊはそれぞれこの発明の
半導体装置の製造方法の一実施例の工程説明図で
ある。 １……単結晶シリコン基板、２，６，７，９…
…シリコン酸化膜、３……多結晶あるいは単結晶
シリコン層、４……シリコン窒化膜、５……ホト
レジスト、８……ソースまたはドレイン、１０…
…ゲート、１０１……半導体素子領域、１０２，
１０３……素子分離領域。
半導体装置の製造方法の一実施例の工程説明図で
ある。 １……単結晶シリコン基板、２，６，７，９…
…シリコン酸化膜、３……多結晶あるいは単結晶
シリコン層、４……シリコン窒化膜、５……ホト
レジスト、８……ソースまたはドレイン、１０…
…ゲート、１０１……半導体素子領域、１０２，
１０３……素子分離領域。
Claims (1)
- 【特許請求の範囲】 １ 単結晶シリコン基板の主表面上に絶縁膜を選
択的に形成する工程と、 前記単結晶シリコン基板の主表面上の基板表面
露出部分及び前記絶縁膜を覆うとともに、この基
板表面露出部分に対応した部分でくぼみが生じる
ようにシリコン層を形成する工程と、 前記絶縁膜上のシリコン層を単結晶化する工程
と、 窒化膜を前記シリコン層上に形成する工程と、 前記窒化膜上にフオトレジストを塗布する工程
と、 前記フオトレジストを全面エツチングして前記
くぼみにフオトレジストを残す工程と、 前記フオトレジストをマスクとして前記窒化膜
を選択除去する工程と、 前記フオトレジストを除去する工程と、 残つた窒化膜をマスクとして前記シリコン層上
を選択酸化する工程と、 前記選択酸化により形成された酸化膜をマスク
として前記窒化膜及びこの窒化膜の下のシリコン
をエツチング除去する工程と、 前記エツチング除去した部分に絶縁層を埋め込
む工程 を備えたことを特徴とする半導体装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14629983A JPS6038830A (ja) | 1983-08-12 | 1983-08-12 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14629983A JPS6038830A (ja) | 1983-08-12 | 1983-08-12 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6038830A JPS6038830A (ja) | 1985-02-28 |
| JPH0451977B2 true JPH0451977B2 (ja) | 1992-08-20 |
Family
ID=15404534
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14629983A Granted JPS6038830A (ja) | 1983-08-12 | 1983-08-12 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6038830A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0391081A3 (en) * | 1989-04-06 | 1991-08-07 | International Business Machines Corporation | Fabrication and structure of semiconductor-on-insulator islands |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5831552A (ja) * | 1981-08-18 | 1983-02-24 | Seiko Epson Corp | 半導体装置の製造方法 |
| JPS5861641A (ja) * | 1981-10-09 | 1983-04-12 | Hitachi Ltd | 半導体装置の製造方法 |
-
1983
- 1983-08-12 JP JP14629983A patent/JPS6038830A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6038830A (ja) | 1985-02-28 |
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