JPS58185092A - ダイナミツク型回路装置 - Google Patents
ダイナミツク型回路装置Info
- Publication number
- JPS58185092A JPS58185092A JP57065421A JP6542182A JPS58185092A JP S58185092 A JPS58185092 A JP S58185092A JP 57065421 A JP57065421 A JP 57065421A JP 6542182 A JP6542182 A JP 6542182A JP S58185092 A JPS58185092 A JP S58185092A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- dynamic
- level
- output
- power supply
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/20—Memory cell initialisation circuits, e.g. when powering up or down, memory clear, latent image memory
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は、ダイナミック型メモリなどのようなダイナ
ミック型回路を有するダイナミック型回路装置に関する
ものである。
ミック型回路を有するダイナミック型回路装置に関する
ものである。
ダイナミック型回路は、タイミング設電上若干のわずら
れしさはあるが、−力の消費蓋が小さいため、大規模メ
モリあるいはロジックＬＳＩの回路方式として広く使用
されている。
れしさはあるが、−力の消費蓋が小さいため、大規模メ
モリあるいはロジックＬＳＩの回路方式として広く使用
されている。
＠１図はダイナミ、ツク型回路の１つである従来のダイ
ナミック型メモリの概略図を示す。図中、１はメモリセ
ルアレ一部であり、２はダイナミック型周辺回路部であ
る。一般にメモリのダイナミック型周辺回路部２は、タ
イミングジェネレータ。
ナミック型メモリの概略図を示す。図中、１はメモリセ
ルアレ一部であり、２はダイナミック型周辺回路部であ
る。一般にメモリのダイナミック型周辺回路部２は、タ
イミングジェネレータ。
ア・ドレスドライバ、デコーダ、出力回路などの、より
詳細なブロックに細区分されているが、ここでは説明の
都合上その区分をあえてしない。そして、そのようなダ
イナミック型周辺回路部２には、アドレス信号、各種コ
ントロール信号およびデータ入力信号などが入力され、
逆に、ダイナミック型周辺回路部２からはデータ出力信
号が出力される。
詳細なブロックに細区分されているが、ここでは説明の
都合上その区分をあえてしない。そして、そのようなダ
イナミック型周辺回路部２には、アドレス信号、各種コ
ントロール信号およびデータ入力信号などが入力され、
逆に、ダイナミック型周辺回路部２からはデータ出力信
号が出力される。
ところで、ダイナミック型回路は、回路内の各ノードを
前もって高レベルあるいは低レベルにセットしておいて
、その後メモリ装置が駆動された時、外部からの入力信
号に一致した情報あるいは動作を内部に取込むようにな
っている。し九がって、谷駆動サイクルの前に各ノード
を高レベルあるいは低レベルにセットする、いわゆる各
ノードのプリチャーソ、ディスチャージ、の時間とその
セット動作が必要となる。
前もって高レベルあるいは低レベルにセットしておいて
、その後メモリ装置が駆動された時、外部からの入力信
号に一致した情報あるいは動作を内部に取込むようにな
っている。し九がって、谷駆動サイクルの前に各ノード
を高レベルあるいは低レベルにセットする、いわゆる各
ノードのプリチャーソ、ディスチャージ、の時間とその
セット動作が必要となる。
しかしながら、ダイナミック型メモリの電源投入ＦＫは
、いくら時間をおいても各ノードをセットすることはで
きなく、結局、外部から強制的に初期セットのためのダ
ミー動作が必要となる。たとえば、現在広くつかわれて
いる１６にビットダイナミック型メモリおよび６４にビ
ットダイナミック型メモリにおいては、電源投入後・８
回の勺イクルにわたって、ＲＡＳ入力信号をクロック状
轢で動作させることを義務づけている。しかるＫ、これ
は、装置設計上、メモリ外部に余計なコントロール回路
が必要となり、ダイナミック型メモリの使いにくさの１
つの理由ともなっている。
、いくら時間をおいても各ノードをセットすることはで
きなく、結局、外部から強制的に初期セットのためのダ
ミー動作が必要となる。たとえば、現在広くつかわれて
いる１６にビットダイナミック型メモリおよび６４にビ
ットダイナミック型メモリにおいては、電源投入後・８
回の勺イクルにわたって、ＲＡＳ入力信号をクロック状
轢で動作させることを義務づけている。しかるＫ、これ
は、装置設計上、メモリ外部に余計なコントロール回路
が必要となり、ダイナミック型メモリの使いにくさの１
つの理由ともなっている。
この発ｑｉｔ上記の点に鑑みなされたもので、ダイナミ
ック型回路のダイナミック型周辺回路部に対する電源投
入時の初期セットを自動的に行えるようにしたダイナミ
ック型回路装置を提供することを目的とする。
ック型回路のダイナミック型周辺回路部に対する電源投
入時の初期セットを自動的に行えるようにしたダイナミ
ック型回路装置を提供することを目的とする。
以下この発明の実施例を図面を参照して説明する。第２
図はこの発明の実施例を示す図である。
図はこの発明の実施例を示す図である。
この図において、１１はメモリセルアレ一部、１２はダ
イナばツク型周辺回路部で、ダイナミック型メモリを構
成しており、これらメモリセルアレ一部１１およびダイ
ナミック型族辺回路部１２は共に電源電圧Ｖｃｃが接続
され、また共に接地されている。１３は電源電圧Ｖｃｃ
を入力とするレベル判定回路であり、電源電圧Ｖｃｃが
投入された時、その変化によυ高レベルあるいは低レベ
ルを出力する。１４は発振回路で、レベル判定回路１３
の出力によシ駆動される。１５Ｆｉ力ウンタ回路で、発
振回路１４の出力をカウントし、断電の数カウントした
ら高レベルあるいは低レベルを出力して発振回路１４の
動作を止める。１６はタイミングジェネレータ回路で、
発振回路１４の出力信号を受けて動作し、出力はオア回
路１７を介してダイナミック型周辺回路部１２に供給さ
れる。
イナばツク型周辺回路部で、ダイナミック型メモリを構
成しており、これらメモリセルアレ一部１１およびダイ
ナミック型族辺回路部１２は共に電源電圧Ｖｃｃが接続
され、また共に接地されている。１３は電源電圧Ｖｃｃ
を入力とするレベル判定回路であり、電源電圧Ｖｃｃが
投入された時、その変化によυ高レベルあるいは低レベ
ルを出力する。１４は発振回路で、レベル判定回路１３
の出力によシ駆動される。１５Ｆｉ力ウンタ回路で、発
振回路１４の出力をカウントし、断電の数カウントした
ら高レベルあるいは低レベルを出力して発振回路１４の
動作を止める。１６はタイミングジェネレータ回路で、
発振回路１４の出力信号を受けて動作し、出力はオア回
路１７を介してダイナミック型周辺回路部１２に供給さ
れる。
このように構成された装置においては、いま、−゛源電
圧Ｖｃｃが投入されると、レベル判定回路１３がそれを
検出して高レベルま次は低レベルを出力する。したがっ
て、発振回路１４が駆動され、同時にその出力信号によ
りタイミングジェネレータ回路１６が動作する。そして
、タイミングヅエネ５ レータ回路１６の出力がオ
ア回路１７を介してダイナミック型周辺回路部１２に送
られるようになり、これによりダイナミック型周辺回路
部１２に対する電源投入時のセット動作が行われる。
圧Ｖｃｃが投入されると、レベル判定回路１３がそれを
検出して高レベルま次は低レベルを出力する。したがっ
て、発振回路１４が駆動され、同時にその出力信号によ
りタイミングジェネレータ回路１６が動作する。そして
、タイミングヅエネ５ レータ回路１６の出力がオ
ア回路１７を介してダイナミック型周辺回路部１２に送
られるようになり、これによりダイナミック型周辺回路
部１２に対する電源投入時のセット動作が行われる。
上記発振回路１４が動作すると、タイミングジェネレー
タ回路１６の外に、カウンタ回路１５が同時に動作する
。カウンタ回路１５は発振回路１４の出力をカウントし
、断電の数カウントしたら高レベルあるいは低レベルを
出力して発振回路１４の１１作を止める。そし°〔、発
振回路１４の動作が止まると、タイミングジェネレータ
回路１６の動作も停止し、その出力がダイナミック型周
辺回路部１２に供給されることも停止される。ゆえに、
前記電源投入後、一定時間後に、ダイナミック型周辺回
路部１２に対する初期セットが終了する。
タ回路１６の外に、カウンタ回路１５が同時に動作する
。カウンタ回路１５は発振回路１４の出力をカウントし
、断電の数カウントしたら高レベルあるいは低レベルを
出力して発振回路１４の１１作を止める。そし°〔、発
振回路１４の動作が止まると、タイミングジェネレータ
回路１６の動作も停止し、その出力がダイナミック型周
辺回路部１２に供給されることも停止される。ゆえに、
前記電源投入後、一定時間後に、ダイナミック型周辺回
路部１２に対する初期セットが終了する。
したがって、実施例によれば、電源投入後、−足時間待
期時間を持つだけで、外部からの強制的な動作を必要と
せずにダイナミック型周辺回路部１２の初期セットが可
能となる。このことは、従来、きられれていたダイナミ
ック型メモリの使用上のわずらしさを著しく低減させる
ばかりでなく、メモリシステム全体のコストを低減させ
ることにもなり、ダイナミック型メモリの利点を強化さ
せるものである。
期時間を持つだけで、外部からの強制的な動作を必要と
せずにダイナミック型周辺回路部１２の初期セットが可
能となる。このことは、従来、きられれていたダイナミ
ック型メモリの使用上のわずらしさを著しく低減させる
ばかりでなく、メモリシステム全体のコストを低減させ
ることにもなり、ダイナミック型メモリの利点を強化さ
せるものである。
第３図は、この発明の装置、特にレベル判定回路１３を
具体的に示す図である。この図に示すよウニ、レベル判
定回路１３は、レベルシフター２１と遅延回路２２と反
転回路２３からなる。レベルシフター２１は、トランジ
スタ数段の直列回路からなり、一端Ｆｉ電源電圧Ｖｃｃ
に、他端は接地される。また、レベルシフター２１は出
力点Ａが遅延回路２２の入力に接続される。遅延回路２
２け、トランジスタからなる抵抗とコンデンサで構成さ
れており、出力は反転回路２３の入力点ＢＫ接続されて
いる。反転回路２３は２つのトランジスタで構成される
。そして、この反転１路２３の出力点Ｃが発振回路１４
の入力に接続されている。
具体的に示す図である。この図に示すよウニ、レベル判
定回路１３は、レベルシフター２１と遅延回路２２と反
転回路２３からなる。レベルシフター２１は、トランジ
スタ数段の直列回路からなり、一端Ｆｉ電源電圧Ｖｃｃ
に、他端は接地される。また、レベルシフター２１は出
力点Ａが遅延回路２２の入力に接続される。遅延回路２
２け、トランジスタからなる抵抗とコンデンサで構成さ
れており、出力は反転回路２３の入力点ＢＫ接続されて
いる。反転回路２３は２つのトランジスタで構成される
。そして、この反転１路２３の出力点Ｃが発振回路１４
の入力に接続されている。
このようなレベル判定回路１３は次のように動作する。
いま、電源が投入され、その電圧Ｖｃｃが一定のレベル
に到達すると、レベルシフター２１の出力点Ａが高レベ
ルとなる。そのレベル変化は、遅延回路２２により一定
時間遅れて反転回路２３０入力点Ｂに伝達される。そし
て、入力点Ｂが高レベルになると、反転回路２３の出力
点Ｃが高レベルから低レベルに変化するものであり、こ
の出力点Ｃが低レベルになることにより次段の発振回路
１４は動作を開始する。
に到達すると、レベルシフター２１の出力点Ａが高レベ
ルとなる。そのレベル変化は、遅延回路２２により一定
時間遅れて反転回路２３０入力点Ｂに伝達される。そし
て、入力点Ｂが高レベルになると、反転回路２３の出力
点Ｃが高レベルから低レベルに変化するものであり、こ
の出力点Ｃが低レベルになることにより次段の発振回路
１４は動作を開始する。
なお、第２図および第３図においては、カウンタ回路１
５の出力により発振回路１４の動作を止め、発振回路１
４の動作停止に伴いタイミングジェネレータ回路１６の
動作妙；□・止まるようにしたか、カウンタ回路１５の
出力により発振回路１４およびタイミングジェネレータ
回路１６の両方の１・作を、またはタイミングジェネレ
ータ回路１６の動作のみを止めるようにしてもよい。
５の出力により発振回路１４の動作を止め、発振回路１
４の動作停止に伴いタイミングジェネレータ回路１６の
動作妙；□・止まるようにしたか、カウンタ回路１５の
出力により発振回路１４およびタイミングジェネレータ
回路１６の両方の１・作を、またはタイミングジェネレ
ータ回路１６の動作のみを止めるようにしてもよい。
また、第２図および第３図は、ダイナミック型メモリの
ダイナミック型周辺回路部に対する初期セットについて
説明したが、この発明は、ダイナミック型メモリのみな
らず、その他のすべてのダイナミック型回路に対して適
用可ｆ４トである。
ダイナミック型周辺回路部に対する初期セットについて
説明したが、この発明は、ダイナミック型メモリのみな
らず、その他のすべてのダイナミック型回路に対して適
用可ｆ４トである。
以上詳述したように、この発明によれば、ダイナミック
型回路のダイナミック型周辺回路部に対する電源投入時
の初期セットを自動的に行うようにしたので、ダイナミ
ック型回路の使用上のわずられしさを著しく低減できる
ばかりでなく、このダイナミック型回路を有するシステ
ム全体のコストを低減させることもできる。
型回路のダイナミック型周辺回路部に対する電源投入時
の初期セットを自動的に行うようにしたので、ダイナミ
ック型回路の使用上のわずられしさを著しく低減できる
ばかりでなく、このダイナミック型回路を有するシステ
ム全体のコストを低減させることもできる。
第１図は従来のダイナミック型メモリの概略図、第２図
はこの発明のダイナミック型回路装置の実施例を示すブ
ロック図、第３図は第２図装置の一部を具体的にして示
す回路図である。 １１・・・メモリセルアレ一部、１２・・・ダイナミッ
ク型周辺回路部、！３・・・レベル判定回路、１４・・
・発振回路、１５・・・カウンタ回路、１６・・・タイ
ミングジェネレータ回路。 特許出願人 沖電気工桑株式会社 第１図
はこの発明のダイナミック型回路装置の実施例を示すブ
ロック図、第３図は第２図装置の一部を具体的にして示
す回路図である。 １１・・・メモリセルアレ一部、１２・・・ダイナミッ
ク型周辺回路部、！３・・・レベル判定回路、１４・・
・発振回路、１５・・・カウンタ回路、１６・・・タイ
ミングジェネレータ回路。 特許出願人 沖電気工桑株式会社 第１図
Claims (1)
- ダイナミック型周辺回路部を有するダイナミック型回路
と、電源電圧の変化により高レベルあるいは低レベルを
出力するレベル判足回路と、このレベル判？回路からの
出力によシ制御される発声回路と、この発振回路の出力
をカウントして、断電の数カウントした後に高レベルあ
るいは低レベルを出力するカウンタ回路と、前記発振回
路の出力を入力とし１１、前記カウンタ回路からの出力
を得るまで前記ダイナミック型周辺回路部を駆動するタ
イミングジェネレータ回路とを具備してなるダイナミッ
ク型回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57065421A JPS58185092A (ja) | 1982-04-21 | 1982-04-21 | ダイナミツク型回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57065421A JPS58185092A (ja) | 1982-04-21 | 1982-04-21 | ダイナミツク型回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58185092A true JPS58185092A (ja) | 1983-10-28 |
Family
ID=13286574
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57065421A Pending JPS58185092A (ja) | 1982-04-21 | 1982-04-21 | ダイナミツク型回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58185092A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60242587A (ja) * | 1984-05-16 | 1985-12-02 | Hitachi Micro Comput Eng Ltd | ダイナミツク型ｒａｍ |
| JPH0215494A (ja) * | 1988-07-04 | 1990-01-19 | Oki Electric Ind Co Ltd | 半導体記憶装置 |
| JPH05274869A (ja) * | 1992-03-25 | 1993-10-22 | Mitsubishi Electric Corp | 半導体メモリ装置 |
-
1982
- 1982-04-21 JP JP57065421A patent/JPS58185092A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60242587A (ja) * | 1984-05-16 | 1985-12-02 | Hitachi Micro Comput Eng Ltd | ダイナミツク型ｒａｍ |
| JPH0215494A (ja) * | 1988-07-04 | 1990-01-19 | Oki Electric Ind Co Ltd | 半導体記憶装置 |
| JPH05274869A (ja) * | 1992-03-25 | 1993-10-22 | Mitsubishi Electric Corp | 半導体メモリ装置 |
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