JP2745507B2 - マイクロコンピユータ - Google Patents
マイクロコンピユータInfo
- Publication number
- JP2745507B2 JP2745507B2 JP62117507A JP11750787A JP2745507B2 JP 2745507 B2 JP2745507 B2 JP 2745507B2 JP 62117507 A JP62117507 A JP 62117507A JP 11750787 A JP11750787 A JP 11750787A JP 2745507 B2 JP2745507 B2 JP 2745507B2
- Authority
- JP
- Japan
- Prior art keywords
- bus
- data bus
- bus cycle
- fet
- data
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/76—Architectures of general purpose stored program computers
- G06F15/78—Architectures of general purpose stored program computers comprising a single central processing unit
- G06F15/7828—Architectures of general purpose stored program computers comprising a single central processing unit without memory
- G06F15/7832—Architectures of general purpose stored program computers comprising a single central processing unit without memory on one IC chip (single chip microprocessors)
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Theoretical Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Bus Control (AREA)
- Microcomputers (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は種々の機器の制御用に用いられるマイクロコ
ンピュータに関する。 〔発明の概要〕 本発明は種々の機器の制御用に用いられるマイクロコ
ンピュータに関し、中央処理装置の内部データバスと外
部データバスとをトランスミッションゲートを介して接
続すると共にこの内部データバス及び外部データバスを
同一タイミングでプリチャージ、データ転送する様にし
たマイクロコンピュータに於いて、この中央処理装置の
内部データバスと算術論理ユニットとの初期化をバスサ
イクル毎に行う様にすることにより、書き込み命令実行
時のバスサイクル数を少なくして実行時間を短縮すると
共にハードウェア量を削減する様にしたものである。 〔従来の技術〕 一般にマイクロコンピュータに於いてはこの中央処理
装置に於けるレジスタと算術論理ユニット(ALU)との
間等に内部データバスを介してデータの転送を行ない信
号処理すると共にこの内部データバスより中央処理装置
の外部データバスを介して周辺回路にデータの転送を行
う如くしている。 従来斯るマイクロコンピュータの中央処理装置に於い
ては第3図に示す如くALUに内部レジスタから入力され
たデータはALUで演算処理されて、その結果をテンポラ
リレジスタにラッチされ、この確定したデータが内部デ
ータバスを経由して、出力データラッチにラッチされ、
外部データバスに出力され、このデータ出力端子から出
てチップの外部メモリに書き込む如くしていた。この為
第4図より明らかな如く、第n番目のバスサイクルの前
半で内部レジスタのデータをALUに入力し、この第n番
目のバスサイクルの後半でALUに於いて演算処理すると
共にこのとき内部データバスをプリチャージし、第n+
1番目のバスサイクルの前半でテンポラリレジスタにラ
ッチしてストアし、この第n+1番目バスサイクルの後
半でこのデータを外部データバスに出力し、次の第n+
2番目のバスサイクルの前半で外部メモリに書き込む如
くなされ、即ちALUにデータを入力後、このバスサイク
ルを1サイクルおいて次のサイクルでデータが中央処理
装置の外部に出力され外部メモリに書き込まれていた。
この場合ALUの演算後の結果は第n+1番目のバスサイ
クルの前半で確定しているが、完全に確定した値でない
とプリチャージした内部データバスが破壊し、正しいデ
ータが出力データラッチに入力しないこととなる。この
問題を避けるため完全にバスサイクルにより区切れてデ
ータの転送を行っている。 〔発明が解決しようとする問題点〕 従って従来は中央処理装置の内部レジスタより入力し
たデータをALUで演算処理して外部メモリに書き込むの
に3バスサイクルタイムを要しており、それだけ書込み
命令実行時間が長時間となる不都合があった。 本発明は斯る点に鑑み書き込み命令実行時間を短縮す
ることを目的とする。 〔問題点を解決するための手段〕 本発明マイクロコンピュータは例えば第1図に示す如
く中央処理装置の内部データバス(1)と外部データバ
ス(2)とをトランスミッションゲート(3)を介して
接続すると共に、この内部データバス(1)及び外部デ
ータバス(2)を同一タイミングでプリチャージ、デー
タ転送する様にしたマイクロコンピュータに於いて、こ
の中央処理装置の内部データバス(1)と算術論理ユニ
ットALU(4)との初期化をバスサイクル毎に行う様に
したものである。 〔作用〕 本発明に依れば内部データバス(1)及び外部データ
バス(2)を同一タイミングでプリチャージ、データ転
送する様にすると共に内部データ(1)と算術論理ユニ
ット(4)との初期化をバスサイクル毎に行なっている
ので、算術論理ユニット(4)のデータで内部及び外部
データバス(1)及び(2)を駆動することとなり、第
(n+1)番目のバスサイクルで出力端子にデータを出
力する。 〔実施例〕 以下図面を参照しながら本発明マイクロコンピュータ
の一実施例につき説明しよう。 第1図は本例に依るマイクロコンピュータの中央処理
装置を示し、(1)はこの中央処理装置の内部データバ
スを示し、(2)は外部データバスを示す。この内部デ
ータバス(1)及び外部データバス(2)はnチャンネ
ルMOS-FET(3)より構成されたトランスミッションゲ
ートを介して接続されている。このトランスミッション
ゲートを構成するMOS-FET(3)のゲートをアンド回路
(3a)の出力側に接続し、このアンドゲート回路(3a)
の一方の入力端子(3b)にマイクロコンピュータを構成
する制御回路よりの後述する第2図Cに示す如き第1の
制御信号C1を提供すると共にこのアンド回路(3a)の
他方の入力端子に第2図Aに示す如く後述する第1のバ
スサイクルクロックパネルQ0を第1図のバスサイクル
クロック入力端子(8)より供給する。この外部データ
バス(2)をバッファ回路(5a)を介して出力端子
(5)に接続する。この内部データバス(1)及び外部
データバス(2)を夫々プリチャージ回路(6)及び
(7)を介してプリチャージ電圧供給端子VDに夫々接
続する。このプリチャージ回路(6)及び(7)は夫々
の制御信号入力端子(6a)及び(7a)に供給される後述
する第2図Bに示す如き第2のバスサイクルクロックパ
ルスQ2のハイレベル“1"の期間に同時にこの内部及び
外部データバス(1)および(2)をプリチャージ例え
ばハイレベル“1"にする如くする。 本例に於いては第2図A及びBに示す如き第1及び第
2のバスサイクルクロックパルスQ0およびQ2を使用す
る。この第1及び第2のバスサイクルクロックパルスQ
0及びQ2の周期は同一(バスサイクルタイム)である
が、第1のバスサイクルクロックパルスQ0のハイレベ
ル“1"の期間は第2のバスサイクルクロックパルスQ2
のローレベル“0"の期間に対応し、第2のバスサイクル
クロックパルスQ2のハイレベル“1"の期間は第1のバ
スサイクルクロックパルスQ0のローレベル“0"の期間
に対応する如くする。また第1の制御信号C1は第1の
バスサイクルクロックパルスQ0の第(n−1)番目、
第(n+1)番目のバスサイクルに於ける立上りで夫々
立上り(ハイレベル“1"となり)、夫々次の第n番目、
第(n+2)番目…のバスサイクルに於ける立上りで立
下がる(ローレベル“0"となる)信号とする。従ってこ
のトランスミッシュンゲート(3)は第1のバスサイク
ルクロックパルスQ0のハイレベル“1"の期間オンとな
る。 また内部データバス(1)をALUの入力ゲートを構成
するnチャンネルMOS-FET(9)のドレインに接続し、
このMOS-FET(9)のソースを算術演算及び論理演算を
行う算術論理ユニットALU(4)の入力端子に接続す
る。このMOS-FET(9)のゲートをアンド回路(9a)の
出力側に接続し、このアンド回路(9a)の一方の入力端
子(9b)に第2図Dに示す如きこのマイクロコンピュー
タを構成する制御回路よりの第2の制御信号C2を供給
すると共にこのアンド回路(9a)の他方の入力端子に第
1のバスサイクルクロック入力端子(8)よりの第2図
Aに示す如き、第1のバスサイルクロックパルスQ0を
供給する。この場合第2の制御信号C2は第2図Dに示
す如く第1のバスサイクルクロックパルスQ0の第n番
目、第(n+2)番目のバスサイクルに於ける立上りで
夫々立上り(ハイレベル“1"となり)、夫々次の第(n
+1)番目、第(n+3)番目のバスサイクルに於ける
立上りで夫々立下がる(ローレベル“0"となる)信号と
する。従ってこのMOS-FET(9)は第1のバスサイクル
クロックパルスQ0のハイレベル“1"の期間オンとな
る。 また本例に於いてはこのALU(4)のALU本体(4a)の
出力端子をノア回路(4b)の一方の入力端子に接続する
と共に、このノア回路(4b)の他方の入力端子を第2の
バスサイクルクロックパルスQ2が供給される第2のバ
スサイクルクロック入力端子(4c)に接続する。このノ
ア回路(4b)の出力端子をトランスミッションゲートを
構成するnチャンネルMOS-FET(4d)のドレインに接続
し、このMOS-FET(4d)のソースを出力回路を構成する
nチャンネルMOS-FET(10)のゲートに接続する。また
本例に於いてはMOS-FET(4d)のソースを初期化回路を
構成するnチャンネルMOS-FET(4e)のドレインに接続
し、このMOS-FET(4e)のソースを接地し、このMOS-FET
(4e)のゲートを第2のバスサイクルクロック入力端子
(4c)に接続し、このMOS-FET(4d)のソースとMOS-FET
(10)のゲートとの接続点(ノード)(4f)を第2のバ
スサイクルパルスQ2のハイレベル“1"の期間ローレベ
ル“0"とする如くする。 また(4h)は制御回路よりの第2図Dに示す如く第2
の制御信号C2と同様の第4の制御信号C4が供給される
第4の制御信号入力端子を示し、この第4の制御信号入
力端子(4h)よりの第4の制御信号C4をインバータ回
路(4i)を介してnチャンネルMOS-FET(4j)のドレイ
ンに供給し、このMOS-FET(4j)のソースをインバータ
回路(4l)を介してMOS-FET(4d)のゲートに接続し、
また第1のバスサイクルクロック入力端子(8)をイン
バータ回路(4k)を介してMOS-FET(4j)のゲートに接
続する。従ってこの場合MOS-FET(4d)は第2図Eに示
す如く第1のバスサイクルクロックパルスQ0の第n番
目、第(n+2)番目のサイクルの立下りより導通し
(ハイレベル“1")、次の第(n+1)番目、第(n+
3)番目のサイクルの立下りで不導通(ローレベル
“0")となる。また、MOS-FET(10)のソースを接地
し、このMOS-FET(10a)のドレインをゲートを構成する
nチャンネルMOS-FET(10a)のソースに接続し、このMO
S-FET(10a)のドレインを内部データバス(1)に接続
し、このMOS-FET(10a)のゲートをアンド回路(10b)
の出力端子に接続し、このアンド回路(10b)の一方の
入力端子(10c)に制御回路よりの第2図Cに示す如き
第1の制御信号C1と同様の第3の制御信号C3を供給す
ると共にこのアンド回路(10b)の他方の入力端子に第
1のバスサイクルクロック入力端子(8)よりの第1の
バスサイクルクロックパルスQ0を供給する如くする。
従って、このMOS-FET(10a)は第1のバスサイクルクロ
ックパルスQ0がハイレベル“1"の期間オンとなる。本
例はその他は従来のマイクロコンピュータと同様に構成
する。 本例は上述の如く構成されているので第n番目のバス
サイクル時にこの第n番目のバスサイクルの前半の第2
のバスサイクルクロックパルスQ2がハイレベル“1"の
期間にMOS-FET(4e)がオンとなりノード(4f)はロー
レベル“0"となりALU(4)は初期化される。次にこの
第n番目のバスサイクルの後半の第1のバスサイクルク
ロックパルスQ0のハイレベル“1"の期間にALUの入力ゲ
ートを構成するMOS-FET(9)がオンとなり、このとき
中央処理装置の内部レジスタ(図示せず)のデータがAL
U(4)に入力され演算処理され、その後MOS-FET(4d)
がオンとなる第2図Eに示す如き第1のバスサイクルク
ロックパルスQ0の第n番目のバスサイクルの立下りよ
り第(n+1)番目の立下りの期間T0で且つ第2のバ
スサイクルクロックパルスQ2がローレベル“0"の期間
にこの演算結果がノード(4f)にダイナミックラッチさ
れる。 次の第(n+1)番目のバスサイクルのこのMOS-FET
(4d)のオン期間T0で且つ第1のバスサイクルクロッ
クパルスQ0のハイレベル“1"の期間にMOS-FET(10a)
がオンとなり、このALU(4)の演算結果のデータがこ
のMOS-FET(10a)、内部データバス(1)、トランスミ
ッションゲート(3)、外部データバス(2)及びバッ
ファ回路(5a)を介して出力端子(5)に出力されるこ
とになる。 ここでノード(4f)は第2のバスサイクルクロックパ
ルスQ2のハイレベル“1"の期間にディスチャージされ
て初期化即ちローレベル“0"となっているのでこのノー
ド(4f)の手前のトランスミッションゲートを構成する
MOS-FET(4d)がオンとなったときはこのノード(4f)
はローレベル“0"からローレベル“0"あるいはローレベ
ル“0"からハイレベル“1"の動きをするためMOS-FET(1
0a)がオンして内部データバス(1)にデータを乗せる
ときにALU(4)の結果が決まる以前に内部データバス
(1)のプリチャージ状態が不定値でディスチャージさ
れることはない。この為上述第(n+1)バスサイクル
でノード(4f)のデータにより直接に内部及び外部デー
タバス(1)及び(2)をドライブして出力端子(5)
にデータを出力でき上述第n番目及び第(n+1)番目
の2つのバスサイクルでALU(4)にデータを供給する
と共にその演算結果のデータを外部データバス(2)に
出力することができ2バスサイクルタイムで上述処理を
行うことができる。従って本例に依れば書き込み命令実
行時のバスサイクル数を少なくでき、この実行時間を短
縮することができる。また本例に依れば内部データバス
(1)及び外部データバス(2)を同一タイミングで、
プリチャージ、データ転送しているので中央処理装置の
内部データバス(1)から外部データバス(2)に入出
力する各種のバスの入出力ラッチ及びドライバーをなく
すことができ、それだけハードウエア量を削減できる利
益がある。 尚、本発明は上述実施例に限ることなく本発明の要旨
を逸脱することなくその他種々の構成が取り得ることは
勿論である。 〔発明の効果〕 本発明に依れば書き込み命令実行時のバスサイクル数
を少なくできるので、この実行時間を短縮することがで
きる利益があると共に中央処理装置の内部データバス
(1)から外部データバス(2)に入出力すること各種
のバスの入出力ラッチ及びドライバーをなくすことがで
きそれだけハードウエア量を削減できる利益がある。
ンピュータに関する。 〔発明の概要〕 本発明は種々の機器の制御用に用いられるマイクロコ
ンピュータに関し、中央処理装置の内部データバスと外
部データバスとをトランスミッションゲートを介して接
続すると共にこの内部データバス及び外部データバスを
同一タイミングでプリチャージ、データ転送する様にし
たマイクロコンピュータに於いて、この中央処理装置の
内部データバスと算術論理ユニットとの初期化をバスサ
イクル毎に行う様にすることにより、書き込み命令実行
時のバスサイクル数を少なくして実行時間を短縮すると
共にハードウェア量を削減する様にしたものである。 〔従来の技術〕 一般にマイクロコンピュータに於いてはこの中央処理
装置に於けるレジスタと算術論理ユニット(ALU)との
間等に内部データバスを介してデータの転送を行ない信
号処理すると共にこの内部データバスより中央処理装置
の外部データバスを介して周辺回路にデータの転送を行
う如くしている。 従来斯るマイクロコンピュータの中央処理装置に於い
ては第3図に示す如くALUに内部レジスタから入力され
たデータはALUで演算処理されて、その結果をテンポラ
リレジスタにラッチされ、この確定したデータが内部デ
ータバスを経由して、出力データラッチにラッチされ、
外部データバスに出力され、このデータ出力端子から出
てチップの外部メモリに書き込む如くしていた。この為
第4図より明らかな如く、第n番目のバスサイクルの前
半で内部レジスタのデータをALUに入力し、この第n番
目のバスサイクルの後半でALUに於いて演算処理すると
共にこのとき内部データバスをプリチャージし、第n+
1番目のバスサイクルの前半でテンポラリレジスタにラ
ッチしてストアし、この第n+1番目バスサイクルの後
半でこのデータを外部データバスに出力し、次の第n+
2番目のバスサイクルの前半で外部メモリに書き込む如
くなされ、即ちALUにデータを入力後、このバスサイク
ルを1サイクルおいて次のサイクルでデータが中央処理
装置の外部に出力され外部メモリに書き込まれていた。
この場合ALUの演算後の結果は第n+1番目のバスサイ
クルの前半で確定しているが、完全に確定した値でない
とプリチャージした内部データバスが破壊し、正しいデ
ータが出力データラッチに入力しないこととなる。この
問題を避けるため完全にバスサイクルにより区切れてデ
ータの転送を行っている。 〔発明が解決しようとする問題点〕 従って従来は中央処理装置の内部レジスタより入力し
たデータをALUで演算処理して外部メモリに書き込むの
に3バスサイクルタイムを要しており、それだけ書込み
命令実行時間が長時間となる不都合があった。 本発明は斯る点に鑑み書き込み命令実行時間を短縮す
ることを目的とする。 〔問題点を解決するための手段〕 本発明マイクロコンピュータは例えば第1図に示す如
く中央処理装置の内部データバス(1)と外部データバ
ス(2)とをトランスミッションゲート(3)を介して
接続すると共に、この内部データバス(1)及び外部デ
ータバス(2)を同一タイミングでプリチャージ、デー
タ転送する様にしたマイクロコンピュータに於いて、こ
の中央処理装置の内部データバス(1)と算術論理ユニ
ットALU(4)との初期化をバスサイクル毎に行う様に
したものである。 〔作用〕 本発明に依れば内部データバス(1)及び外部データ
バス(2)を同一タイミングでプリチャージ、データ転
送する様にすると共に内部データ(1)と算術論理ユニ
ット(4)との初期化をバスサイクル毎に行なっている
ので、算術論理ユニット(4)のデータで内部及び外部
データバス(1)及び(2)を駆動することとなり、第
(n+1)番目のバスサイクルで出力端子にデータを出
力する。 〔実施例〕 以下図面を参照しながら本発明マイクロコンピュータ
の一実施例につき説明しよう。 第1図は本例に依るマイクロコンピュータの中央処理
装置を示し、(1)はこの中央処理装置の内部データバ
スを示し、(2)は外部データバスを示す。この内部デ
ータバス(1)及び外部データバス(2)はnチャンネ
ルMOS-FET(3)より構成されたトランスミッションゲ
ートを介して接続されている。このトランスミッション
ゲートを構成するMOS-FET(3)のゲートをアンド回路
(3a)の出力側に接続し、このアンドゲート回路(3a)
の一方の入力端子(3b)にマイクロコンピュータを構成
する制御回路よりの後述する第2図Cに示す如き第1の
制御信号C1を提供すると共にこのアンド回路(3a)の
他方の入力端子に第2図Aに示す如く後述する第1のバ
スサイクルクロックパネルQ0を第1図のバスサイクル
クロック入力端子(8)より供給する。この外部データ
バス(2)をバッファ回路(5a)を介して出力端子
(5)に接続する。この内部データバス(1)及び外部
データバス(2)を夫々プリチャージ回路(6)及び
(7)を介してプリチャージ電圧供給端子VDに夫々接
続する。このプリチャージ回路(6)及び(7)は夫々
の制御信号入力端子(6a)及び(7a)に供給される後述
する第2図Bに示す如き第2のバスサイクルクロックパ
ルスQ2のハイレベル“1"の期間に同時にこの内部及び
外部データバス(1)および(2)をプリチャージ例え
ばハイレベル“1"にする如くする。 本例に於いては第2図A及びBに示す如き第1及び第
2のバスサイクルクロックパルスQ0およびQ2を使用す
る。この第1及び第2のバスサイクルクロックパルスQ
0及びQ2の周期は同一(バスサイクルタイム)である
が、第1のバスサイクルクロックパルスQ0のハイレベ
ル“1"の期間は第2のバスサイクルクロックパルスQ2
のローレベル“0"の期間に対応し、第2のバスサイクル
クロックパルスQ2のハイレベル“1"の期間は第1のバ
スサイクルクロックパルスQ0のローレベル“0"の期間
に対応する如くする。また第1の制御信号C1は第1の
バスサイクルクロックパルスQ0の第(n−1)番目、
第(n+1)番目のバスサイクルに於ける立上りで夫々
立上り(ハイレベル“1"となり)、夫々次の第n番目、
第(n+2)番目…のバスサイクルに於ける立上りで立
下がる(ローレベル“0"となる)信号とする。従ってこ
のトランスミッシュンゲート(3)は第1のバスサイク
ルクロックパルスQ0のハイレベル“1"の期間オンとな
る。 また内部データバス(1)をALUの入力ゲートを構成
するnチャンネルMOS-FET(9)のドレインに接続し、
このMOS-FET(9)のソースを算術演算及び論理演算を
行う算術論理ユニットALU(4)の入力端子に接続す
る。このMOS-FET(9)のゲートをアンド回路(9a)の
出力側に接続し、このアンド回路(9a)の一方の入力端
子(9b)に第2図Dに示す如きこのマイクロコンピュー
タを構成する制御回路よりの第2の制御信号C2を供給
すると共にこのアンド回路(9a)の他方の入力端子に第
1のバスサイクルクロック入力端子(8)よりの第2図
Aに示す如き、第1のバスサイルクロックパルスQ0を
供給する。この場合第2の制御信号C2は第2図Dに示
す如く第1のバスサイクルクロックパルスQ0の第n番
目、第(n+2)番目のバスサイクルに於ける立上りで
夫々立上り(ハイレベル“1"となり)、夫々次の第(n
+1)番目、第(n+3)番目のバスサイクルに於ける
立上りで夫々立下がる(ローレベル“0"となる)信号と
する。従ってこのMOS-FET(9)は第1のバスサイクル
クロックパルスQ0のハイレベル“1"の期間オンとな
る。 また本例に於いてはこのALU(4)のALU本体(4a)の
出力端子をノア回路(4b)の一方の入力端子に接続する
と共に、このノア回路(4b)の他方の入力端子を第2の
バスサイクルクロックパルスQ2が供給される第2のバ
スサイクルクロック入力端子(4c)に接続する。このノ
ア回路(4b)の出力端子をトランスミッションゲートを
構成するnチャンネルMOS-FET(4d)のドレインに接続
し、このMOS-FET(4d)のソースを出力回路を構成する
nチャンネルMOS-FET(10)のゲートに接続する。また
本例に於いてはMOS-FET(4d)のソースを初期化回路を
構成するnチャンネルMOS-FET(4e)のドレインに接続
し、このMOS-FET(4e)のソースを接地し、このMOS-FET
(4e)のゲートを第2のバスサイクルクロック入力端子
(4c)に接続し、このMOS-FET(4d)のソースとMOS-FET
(10)のゲートとの接続点(ノード)(4f)を第2のバ
スサイクルパルスQ2のハイレベル“1"の期間ローレベ
ル“0"とする如くする。 また(4h)は制御回路よりの第2図Dに示す如く第2
の制御信号C2と同様の第4の制御信号C4が供給される
第4の制御信号入力端子を示し、この第4の制御信号入
力端子(4h)よりの第4の制御信号C4をインバータ回
路(4i)を介してnチャンネルMOS-FET(4j)のドレイ
ンに供給し、このMOS-FET(4j)のソースをインバータ
回路(4l)を介してMOS-FET(4d)のゲートに接続し、
また第1のバスサイクルクロック入力端子(8)をイン
バータ回路(4k)を介してMOS-FET(4j)のゲートに接
続する。従ってこの場合MOS-FET(4d)は第2図Eに示
す如く第1のバスサイクルクロックパルスQ0の第n番
目、第(n+2)番目のサイクルの立下りより導通し
(ハイレベル“1")、次の第(n+1)番目、第(n+
3)番目のサイクルの立下りで不導通(ローレベル
“0")となる。また、MOS-FET(10)のソースを接地
し、このMOS-FET(10a)のドレインをゲートを構成する
nチャンネルMOS-FET(10a)のソースに接続し、このMO
S-FET(10a)のドレインを内部データバス(1)に接続
し、このMOS-FET(10a)のゲートをアンド回路(10b)
の出力端子に接続し、このアンド回路(10b)の一方の
入力端子(10c)に制御回路よりの第2図Cに示す如き
第1の制御信号C1と同様の第3の制御信号C3を供給す
ると共にこのアンド回路(10b)の他方の入力端子に第
1のバスサイクルクロック入力端子(8)よりの第1の
バスサイクルクロックパルスQ0を供給する如くする。
従って、このMOS-FET(10a)は第1のバスサイクルクロ
ックパルスQ0がハイレベル“1"の期間オンとなる。本
例はその他は従来のマイクロコンピュータと同様に構成
する。 本例は上述の如く構成されているので第n番目のバス
サイクル時にこの第n番目のバスサイクルの前半の第2
のバスサイクルクロックパルスQ2がハイレベル“1"の
期間にMOS-FET(4e)がオンとなりノード(4f)はロー
レベル“0"となりALU(4)は初期化される。次にこの
第n番目のバスサイクルの後半の第1のバスサイクルク
ロックパルスQ0のハイレベル“1"の期間にALUの入力ゲ
ートを構成するMOS-FET(9)がオンとなり、このとき
中央処理装置の内部レジスタ(図示せず)のデータがAL
U(4)に入力され演算処理され、その後MOS-FET(4d)
がオンとなる第2図Eに示す如き第1のバスサイクルク
ロックパルスQ0の第n番目のバスサイクルの立下りよ
り第(n+1)番目の立下りの期間T0で且つ第2のバ
スサイクルクロックパルスQ2がローレベル“0"の期間
にこの演算結果がノード(4f)にダイナミックラッチさ
れる。 次の第(n+1)番目のバスサイクルのこのMOS-FET
(4d)のオン期間T0で且つ第1のバスサイクルクロッ
クパルスQ0のハイレベル“1"の期間にMOS-FET(10a)
がオンとなり、このALU(4)の演算結果のデータがこ
のMOS-FET(10a)、内部データバス(1)、トランスミ
ッションゲート(3)、外部データバス(2)及びバッ
ファ回路(5a)を介して出力端子(5)に出力されるこ
とになる。 ここでノード(4f)は第2のバスサイクルクロックパ
ルスQ2のハイレベル“1"の期間にディスチャージされ
て初期化即ちローレベル“0"となっているのでこのノー
ド(4f)の手前のトランスミッションゲートを構成する
MOS-FET(4d)がオンとなったときはこのノード(4f)
はローレベル“0"からローレベル“0"あるいはローレベ
ル“0"からハイレベル“1"の動きをするためMOS-FET(1
0a)がオンして内部データバス(1)にデータを乗せる
ときにALU(4)の結果が決まる以前に内部データバス
(1)のプリチャージ状態が不定値でディスチャージさ
れることはない。この為上述第(n+1)バスサイクル
でノード(4f)のデータにより直接に内部及び外部デー
タバス(1)及び(2)をドライブして出力端子(5)
にデータを出力でき上述第n番目及び第(n+1)番目
の2つのバスサイクルでALU(4)にデータを供給する
と共にその演算結果のデータを外部データバス(2)に
出力することができ2バスサイクルタイムで上述処理を
行うことができる。従って本例に依れば書き込み命令実
行時のバスサイクル数を少なくでき、この実行時間を短
縮することができる。また本例に依れば内部データバス
(1)及び外部データバス(2)を同一タイミングで、
プリチャージ、データ転送しているので中央処理装置の
内部データバス(1)から外部データバス(2)に入出
力する各種のバスの入出力ラッチ及びドライバーをなく
すことができ、それだけハードウエア量を削減できる利
益がある。 尚、本発明は上述実施例に限ることなく本発明の要旨
を逸脱することなくその他種々の構成が取り得ることは
勿論である。 〔発明の効果〕 本発明に依れば書き込み命令実行時のバスサイクル数
を少なくできるので、この実行時間を短縮することがで
きる利益があると共に中央処理装置の内部データバス
(1)から外部データバス(2)に入出力すること各種
のバスの入出力ラッチ及びドライバーをなくすことがで
きそれだけハードウエア量を削減できる利益がある。
【図面の簡単な説明】
第1図は本発明マイクロコンピュータの一実施例の要部
を示す構成図、第2図,第3図及び第4図は夫々本発明
の説明に供する線図である。 (1)は内部データバス、(2)は外部データバス、
(3)はトランスミッションゲート、(4)はALU、
(5)出力端子、(6)及び(7)は夫々プリチャージ
回路である。
を示す構成図、第2図,第3図及び第4図は夫々本発明
の説明に供する線図である。 (1)は内部データバス、(2)は外部データバス、
(3)はトランスミッションゲート、(4)はALU、
(5)出力端子、(6)及び(7)は夫々プリチャージ
回路である。
Claims (1)
- (57)【特許請求の範囲】 1.中央処理装置の内部データバスと、 外部データバスと、 前記内部データバス及び前記外部データバス間に接続さ
れデータを転送する転送ゲートと、 前記内部データバスをプリチャージする第1のプリチャ
ージ手段と、 前記外部データバスをプリチャージする第2のプリチャ
ージ手段と、 前記第1及び第2のプリチャージ手段を同一タイミング
でプリチャージする同時プリチャージ手段と、 前記内部データバスから供給されたデータを演算する算
術論理ユニットと、 前記算術論理ユニットをバスサイクル毎に初期化する初
期化手段とを具備することを特徴とするマイクロコンピ
ュータ。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP62117507A JP2745507B2 (ja) | 1987-05-14 | 1987-05-14 | マイクロコンピユータ |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP62117507A JP2745507B2 (ja) | 1987-05-14 | 1987-05-14 | マイクロコンピユータ |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS63282554A JPS63282554A (ja) | 1988-11-18 |
JP2745507B2 true JP2745507B2 (ja) | 1998-04-28 |
Family
ID=14713468
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP62117507A Expired - Lifetime JP2745507B2 (ja) | 1987-05-14 | 1987-05-14 | マイクロコンピユータ |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2745507B2 (ja) |
Family Cites Families (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5622123A (en) * | 1979-08-01 | 1981-03-02 | Fujitsu Ltd | Internal bus forming system for single chip function element |
JPS6075960A (ja) * | 1983-09-30 | 1985-04-30 | Toshiba Corp | バスライン駆動回路 |
-
1987
- 1987-05-14 JP JP62117507A patent/JP2745507B2/ja not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
JPS63282554A (ja) | 1988-11-18 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US4414547A (en) | Storage logic array having two conductor data column | |
KR960004567B1 (ko) | 반도체 메모리 장치의 데이타 출력 버퍼 | |
JP3759645B2 (ja) | 同期型半導体記憶装置 | |
JPS5925254B2 (ja) | デイジタル・デ−タ処理装置 | |
US6542569B2 (en) | Memory device command buffer apparatus and method and memory devices and computer systems using same | |
JPS5824879B2 (ja) | 条件付き予備充電回路 | |
US5636161A (en) | Eprom bit-line interface for implementing programming, verification and testing | |
JP3287990B2 (ja) | バースト長さ検出回路 | |
JP2583521B2 (ja) | 半導体集積回路 | |
JP2000036192A (ja) | 半導体集積回路 | |
USRE41441E1 (en) | Output buffer having inherently precise data masking | |
JPH05265946A (ja) | 遷移ベースワイヤード「オア」バス回路 | |
US3976892A (en) | Pre-conditioning circuits for MOS integrated circuits | |
JP2745507B2 (ja) | マイクロコンピユータ | |
EP0208287B1 (en) | Direct memory access controller | |
JP2000231426A (ja) | バス駆動回路 | |
US4918657A (en) | Semiconductor memory device provided with an improved precharge and enable control circuit | |
JPH01196790A (ja) | 半導体メモリ装置 | |
JP2000132962A (ja) | 命令語発生装置及び半導体記憶素子 | |
US5325515A (en) | Single-component memory controller utilizing asynchronous state machines | |
JPH0573703A (ja) | 半導体集積回路装置 | |
JP2001344977A (ja) | 半導体記憶装置 | |
US6693453B1 (en) | Re-programmable logic array | |
KR100224675B1 (ko) | 출력 버퍼 회로 | |
JPH0585051B2 (ja) |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
EXPY | Cancellation because of completion of term | ||
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080213 Year of fee payment: 10 |